KR100713722B1

KR100713722B1 - 고주파 회로

Info

Publication number: KR100713722B1
Application number: KR1019980045324A
Authority: KR
Inventors: 가즈마사 고하마
Original assignee: 소니 가부시끼 가이샤
Priority date: 1997-10-30
Filing date: 1998-10-28
Publication date: 2008-01-22
Also published as: DE69820392T2; EP0913939B1; DE69820392D1; US6563366B1; EP0913939A2; JPH11136111A; KR19990037440A; EP0913939A3

Abstract

입력단자와 출력단자 사이에 접속되고, 게이트전극이 저항소자를 거쳐 제어단자에 접속되고, 게이트전극의 실효 게이트부가 복수로 분할되어 이루어지는 스위칭용 트랜지스터를 갖는 고주파 회로가 개시된다. 상기 복수의 실효 게이트부 중 최소한 2개의 실효 게이트부의 한쪽 단에 대하여 공히 근접하는 위치에 게이트와 소스 또는 드레인 사이에서의 용량에 병렬로 부가되는 부가용량이 배설된다. 바람직하게는 출력단자와 기준전압의 공급선 사이에 동일하게 부가용량을 구비한 단락용 트랜지스터를 갖는다.

Description

고주파 회로

본 발명은 셀룰러 전화기와 같은 휴대기기 등에 내장되어 저전압구동이 가능한 고주파 스위치를 갖는 고주파 회로에 관한 것이다.

근년에, 셀룰러 전화, 퍼스널통신으로 대표되는 이동통신의 발전에는 놀라운 바가 있다. 예를 들면, 일본국에 있어서는 종래부터의 800MHz대(帶)의 아날로그 셀룰러폰에 추가하여 새롭게 800MHz대 및 1.5GHz대의 디지털 셀룰러폰(PCD)이 실용화되고, 수년전부터는 "퍼스널 핸디폰 시스템(PHS)" 이 서비스를 시작하였다. 특히 최근에는, 최신 디지털 변조기술을 이용한 차세대 디지털통신의 개발이 세계적 규모로 활발해지게 되어, 이동 통신분야는 날로 활발해지고 있다.

이러한 이동통신, 특히 디지털통신 시스템은 준 마이크로파대(quasi-microwave band)를 이용하고 있는 경우가 많다. 따라서, 이들 시스템의 휴대단말 내에서 사용되는 고주파신호 스위칭용 스위치회로(고주파 스위치회로)로서 우수한 고주파특성 뿐 아니라 저 전압 구동이 가능한 스위치회로에 대한 요구가 강하다.

휴대단말은 다루는 신호가 기가(G) Hz대에 이르기 때문에, 우수한 고주파특성을 나타내는 GaAs FET를 사용하는 스위치회로가, 휴대단말 내의 고주파신호의 스위칭용으로 사용되기 시작하였다.

고주파 스위치회로의 기본단위인 스위칭용 FET가 도 1에 도시된다. 이 도 1에 나타낸 스위칭용 FET는 그것의 게이트에 높은 저항치의 저항소자 Rg가 접속되어 있다. 그 결과, 상기 스위칭용 FET의 등가회로는 온(ON)상태에서는 수 옴(Ω)의 온 저항 Ron, 오프상태에서는 수백 fF의 차단용량(cut-off capacitance)으로서 나타낼 수 있다. 오프상태의 차단용량은 게이트와 소스 또는 드레인 사이의 직렬용량(본 예에서는 공히 Cg로 나타냄)과 소스 및 드레인 사이의 용량 Cds을 병렬로 연결시킨 합성용량이다. 게이트에 고저항소자 Rg가 접속된 FET는 이와 같이 온상태와 오프상태에서 명확히 저항특성과 용량특성을 나타내므로, 준 마이크로파대용 스위치회로의 기본단위로서 우수한 특성을 갖고 있다.

도 2에 스위칭용 FET의 게이트 바이어스 상태의 임피던스변화를 모식도로 나타낸다.

스위칭용 FET의 드레인과 소스 사이의 임피던스 Zds는 게이트 바이어스 전압 Vg가 핀치오프(pinch-off) 전압 Vp 이하일 때 충분히 크고, 역으로 게이트 바이어스 전압 Vg가 상기 FET가 턴온하는 게이트전압(이하, "턴온 전압"으로 칭함) Vf 부근일 때에 충분히 낮게 된다. 따라서, 이 FET를 스위칭용으로 사용하는 경우, 상기 FET가 온일 때의 게이트바이어스 전압 Vg(on)은 턴온 전압 Vf보다 큰 전압으로 설정되고, 반면에 상기 FET가 오프일 때의 게이트 바이어스 전압 Vg(off)는 핀치오프 전압 Vp보다 충분히 낮은 전압으로 설정된다.

이러한 스위칭용 FET가 큰 전력(큰 진폭)의 RF 신호를 다루는 경우는, 왜곡(distortion) 등의 신호 열화(劣化)의 문제가 생긴다. 큰 전력 입력시의 이러한 왜곡 문제는 휴대단말과 같이 구동전압을 가능한 한 작게 하지 않으면 안되는 경우에, 게이트 바이어스 전압인 Vg(on)과 Vg(off) 사이의 전압차를 크게 할 수 없다는 사실에 관계된다. 즉, 저전압구동 기능에 기인한 게이트 바이어스 전압인 Vg(on)과 Vg(off) 사이의 전압차가 축소화 경향에도 불구하고 Vg(on)가 턴온 전압 Vf 밑으로 떨어지지 않도록 보장하기 위해서는 Vg(off)와 핀치오프 전압 Vp의 마진을 좁히는 것이 필요하고, 그 결과 오프상태에서 신호 왜곡이 쉽게 발생한다.

도 2에 나타낸 바와 같이, 오프상태의 FET에 RF신호가 가해지면, 게이트 바이어스 전압이 Vg(off)를 중심으로 RF신호에 따라 변조를 받게 된다. RF신호가 큰 진폭을 가질 때에는 변조의 정도가 크게 되고, 어느 한계를 초과하면 도 2에 나타낸 바와 같이, 변조된 게이트 바이어스 전압 Vg가 핀치오프 전압 Vp보다 커지고, 마침내 상기 FET는 핀치오프 상태, 즉 오프상태에 있지 않게 되는 결과, 출력전압의 파형이 왜곡하게 된다.

이러한 큰 전력 입력시의 신호 왜곡을 완화하기 위해서, 복수의 FET가 직렬접속된 다단(multi-stage)구성의 고주파 스위치회로가 통상적으로 사용된다.

도 3은 3단 구성의 FET 스위치회로를 예시한다.

이 FET 스위치회로(100)에서는, 스위칭용 FET부(101)와 상기 스위칭용 FET부(101)의 출력과 공통전압의 공급선(V_SS선(103))과의 사이에 접속되고, 스위칭용 FET부(101)의 오프시의 출력노드를 공통전압에서 유지하는 단락용(短絡用) FET부(102)로 구성되고, 각각이 다단구성으로 되어 있다.

스위칭용 FET부(101)에서는 그 고주파신호의 입력단자 Tin과 출력단자 Tout과의 사이에 3개의 FET(1-1)∼FET(1-3)가 직렬접속되고, 각 FET 의 게이트가 각각 고저항소자 Rg를 거쳐 공통의 제어신호 입력단자 Tcl에 접속되어 있다. 마찬가지로, 단락용 FET부(102)에서는 상기 고주파신호의 출력단자 Tout과 VSS선(103)과의 사이에 3개의 FET(2-1)∼FET(2-3)이 직렬접속되고, 각 FET의 게이트가 각각 고저항소자 Rg를 거쳐 공통의 제어신호 입력단자 Tc2에 접속되어 있다.

이러한 구성의 고주파 스위치회로(100)는 그것의 온상태에 있어서, 스위칭용 FET(1-1)∼FET(1-3)가 모두 온하고, 단락용 FET(2-1)∼FET(2-3)가 모두 오프한다. 또 상기 고주파 스위치회로(100)가 오프상태로 시프트할 때에는 스위칭용 FET(1-1)∼FET(1-3)이 모두 오프하는 한편, 단락용 FET(2-1)∼FET(2-3) 모두가 온상태로 시프트하고, 예를 들면 오프상태의 스위칭용 FET(1-1)∼FET(1-3)에서 신호성분의 적은 누설이 있더라도 이것을 공통전위로 제거하고 입출력 사이의 확실한 고주파절연을 달성할 수 있다. 즉, 스위칭용 FET(1-1)∼FET(1-3)는 단락용 FET(2-1)∼FET(2-3)와 결합됨으로써, 온일 때의 신호 로스(loss)를 수반하지 않고 오프시에 우수한 절연(isolation) 특성을 얻을 수 있다.

각 FET부를 다단접속으로 함으로써, 그 단수에 따라 입력하는 RF신호전압이 분압된다. 각 단의 FET는 어느 것이나 정도의 차가 있고 RF 변조를 받지만, 입력신호전압이 분압됨으로써 1단 구성의 경우에 비하여 왜곡이 어렵게 된다. 따라서, FET부를 다단접속으로 한 스위치회로는 그것의 최대 취급전력이 증대하고, 큰 전력의 입력시에 왜곡 특성(distortion tolerance)이 향상된다

다음에, 이 다단구성의 고주파 스위치회로의 최대 취급전력을 온일 때의 등가회로를 참조하면서 더욱 상세히 설명한다.

도 4는 상기 도 3에 나타낸 고주파 스위치회로(100)가 온일 때, 즉 스위칭용 FET부(101)가 온 상태, 차단용 FET부(102)가 오프상태일 때의 등가회로이다. 또한, 등가회로를 나타내지 않는 상기 스위치회로(100)가 오프일 때에는, 스위칭용 FET부(101)와 단락용 FET부(102)의 상태(온/오프)가 도 4와는 역으로 된다. 두 가지 경우에 모두 다단구성의 FET부의 한쪽이 오프상태인 때, 그 출력신호의 왜곡이 문제로 되므로 여기서는 도 4와 같이 오프상태에 있는 단락용 FET부(102)를 예로 하여 설명한다.

전술한 바와 같이, 저전압 구동시에는 오프 상태의 FET부(도 4에는 단락용 FET부(102))가 그것의 최대 취급전력을 결정한다. 입력단자 Tin에 전압진폭이 V_RE인 RF신호가 인가되고, 그것의 스위칭용 FET부(101)에서의 감쇠가 무시할 수 있고, 또 단락용 FET부(102)에서의 FET(2-1)∼FET(2-3)의 사이즈가 동일하다고 가정한다. 이 때 RF신호가 단락용 FET부(102)에 인가되면, 그것의 FET(2-1)∼FET(2-3)의 각 게이트와 드레인 또는 소스 사이에 각각 평균치가 V_RF/6인 전압 vrfn(n+1,2,…,6)이 인가된다. 이 전압 vrfn이 각 게이트를 RF변조하는 전압진폭이므로, 이 전압 인가에 의해 FET(2-1)∼FET(2-3)의 어느 하나가 핀치오프상태를 벗어나면, 즉 vrfn＞Vp-Vg(off) 로 되면, 그 순간에 핀치오프상태를 벗어나는 단락용 FET로부터 공통선 V_SS로 전류가 누설하여 전력손실이 발생한다. 그 결과, 출력단자 Tout에 나타나는 RF신호가 진폭의 피크 측에서 왜곡하게 된다.

일반적으로, n단(段)의 FET를 직렬접속한 스위치회로의 최대 취급전력 Pmax는 부하(負荷) 임피던스를 Zo로 하면, 다음 식으로 표시된다.

[수학식 1]

최대 취급전력 Pmax를 증가시키기 위하여는 상기 (1)식에서 n을 늘리고, Vp를 높게 설정하거나, Vg(off)를 낮게 설정하는 것이 고려된다. 그러나 저전압구동을 전제로 하는 휴대용 단말 내의 사용에 있어서는 앞에서 언급한 바와 같이 Vg(off)를 매우 낮게 설정할 수 없고, Vp를 높게 설정하면 FET의 온 저항 Ron이 증가하여 스위치 온일 때의 손실(이 단락용 FET에서는 누설 신호성분의 접지손실) 증가에 이어지므로 바람직하지 않다. 또한, FET의 단수 n을 늘리는 경우, 1단 구성과 동일한 온 저항 Ron을 실현하기 위해서는 각 FET가 1단 구성의 FET의 n배의 게이트폭으로 할 필요가 있다. 단순히 FET를 단수 n을 늘리는 것만으로도 전유(專有)면적의 증가는 불가피하며, 각 FET의 게이트폭을 n배로 할 필요가 있다. 따라서 스위치회로의 전유면적이 커지고, 칩 면적증대에 따른 코스트 상승으로 이어진다.

이상과 같이, 고주파 스위치회로의 저전압 구동에 수반하는 최대 취급전력의 향상은 스위칭특성의 열화 또는 코스트 상승과의 사이에서 트레이드오프의 관게로 된다.

본 발명의 목적은 이른바 인터디지털 게이트구조와 같은 실효 게이트부가 복수로 분할되어 이루어지는 FET를 저 전압 구동의 큰 전력용 스위치로서 가지고, 상기 FET의 동작이 안정하여 신호 왜곡 제거성능이 좋은 고주파 회로를 제공하는 것이다.

전술한 종래기술의 문제점을 해결하고, 상기 목적을 달성하기 위해, 본 발명의 고주파 회로는, 소스전극과 드레인전극의 어느 한쪽이 고주파신호의 입력단자측에, 다른 쪽이 고주파신호의 출력단자측에 각각 접속되고, 게이트전극이 저저항소자를 거쳐 제어단자에 접속되고, 상기 게이트전극의 실효 게이트부가 복수로 분할되어 이루어지는 스위칭용 트랜지스터를 갖는 고주파 회로로서, 상기 복수의 실효 게이트부 중 최소한 2개의 실효 게이트부의 한쪽 단에 대하여 공히 근접하는 위치에 배치되고, 상기 스위칭용 트랜지스터의 게이트와 소스 및 드레인간 용량에 병렬로 부가되는 부가용량(additional capacitance element)을 갖는 것을 특징으로 한다.

바람직하게는, 상기 출력단자와 기준전압의 공급선과의 사이에 상기 스위칭용 트랜지스터의 도통시에 비도통상태로 유지되고, 상기 스위칭용 트랜지스터가 비도통으로 될 때에 도통상태로 시프트하는 단락용 트랜지스터를 추가로 갖는다.

상기 스위칭용과 동일하게 이 단락용 트랜지스터에 부가용량을 형성해도 된다.

상기 스위칭용 트랜지스터, 단락용 트랜지스터의 최소한 한쪽에 있어서, 상기 실효 게이트부의 분할에 의해 형성되는 복수의 단위 트랜지스터에 대하여 그 전체에 상기 부가용량을 형성해도 된다. 대안으로서, 큰 특성 개선효과가 얻어질 수 있는 어느 하나의 단위 트랜지스터의 적절한 위치(예를 들면, 직렬접속의 양단부에 위치하는 단위 트랜지스터의 게이트와 소스 또는 드레인간)에 상기 부가용량을 구비시켜도 된다.

이 부가용량은 이른바 MIM 커패시터(Metal-Insulator-Metal Capacitor)로 구성해도 된다. 구체적으로 부가용량은 상기 복수의 실효 게이트부 중 최소한 2개의 실효 게이트부를 연결하는 게이트전극의 연결부분을 한쪽의 커패시터전극으로 하고, 층간절연막을 거쳐 상기 연결부분과 겹치는 소스 또는 드레인의 전극부분을 다른 쪽의 커패시터 전극으로 하면 된다.

이상과 같이 구성되는 고주파 회로에서는 내장의 스위칭용 트랜지스터가 온일 때 차단용 트랜지스터가 오프한다. 상기 스위치회로가 스위치 온 상태일 때는 그 출력측이 충분히 큰 용량을 거쳐 접지되는 고주파적으로는 오픈으로 된 채, 입력한 고주파신호를 거의 손실이 없이 출력할 수 있다.

한편, 스위칭용 트랜지스터가 온에서 오프로, 차단용 트랜지스터가 오프에서 온으로 천이하면, 이 스위치회로가 스위치 오프하고, 그것의 입력측 및 출력측이 충분히 큰 차단용량(cut-off capacitance)에 의해 고주파 절연되고, 출력측은 작은 저항을 거쳐 접지된다. 따라서, 스위칭용 트랜지스터에서 신호가 누설되어도 이것을 접지전위로 피할 수 있고, 그 결과 입출력간의 높은 절연특성이 얻어진다.

특히, 본 발명의 고주파 회로에서는 스위칭용 및 차단용의 적어도 어느 하나의 트랜지스터에 있어서, 복수로 분할된 상기 실효 게이트부의 연결부분의 근접위치에 부가용량이 배설되어 있으므로, 각 단위 트랜지스터에서 본 임피던스, 즉 부가용량 및 접속선의 인덕턴스 등의 밸런스가 취해지고, 그 기생성분 자체도 작다. 그 결과, 스위칭용 또는 차단용 트랜지스터의 동작이 안정하게 된다.

이와 같이 부가용량이 밸런스 좋게 배설됨으로써, 상기 단위 트랜지스터의 신호 왜곡을 일으키지 않는 인가전압의 한계치가 상승한다. 따라서, 왜곡을 발생시킬 정도로 큰 진폭의 신호가 인가되어도, 그 한계치가 상승한 부가용량을 갖는 단위 트랜지스터 또는 부가용량이 없는 단위 트랜지스터의 인가전압의 한계치의 어느 하나에 도달하기까지는 파형의 왜곡을 일으키지 않고, 진폭이 큰 고주파신호를 출력하는 것이 가능하게 된다. 즉, 상기 스위치회로 전체로서 대전력 왜곡특성이 향상한다. 또한, 이러한 대전력 왜곡특성의 향상은 다루는 고주파신호의 세기(대전력)을 유지한 상태로 더한층 저전압 구동화의 여지가 생기는 것을 의미한다.

상기 및 그 밖의 본 발명의 목적과 특징은 첨부하는 도면을 참조하여 제시하는 바람직한 실시예를 통하여 더욱 명백해질 것이다.

[발명의 실시형태]

이하에서 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.

본 발명의 고주파 회로는 FET구성의 고주파 스위치회로를 갖는다. 이 고주파 스위치회로를 구성하는 FET의 종류가 한정되지는 않으나, 예를 들면 GaAs 기판에 형성된 접합형 또는 쇼트키(Schottky) 게이트형의 FET는 우수한 고주파특성을 가지므로 특히 적합하다.

이하에서 접합 게이트형 GaAs FET에서 구성한 경유를 예로 하여 본 발명에 따른 회로에 내장된 고주파 스위치회로를 도면을 참조하면서 상세히 설명한다.

스위칭특성 등의 다른 요소를 별로 희생하지 않고 상기 최대 취급전력의 향상을 달성하기 위해서는 대전력 왜곡특성의 향상을 목적으로 하여 때때로 FET에 부가용량을 접속시킨다.

도 5는 부가용량(additional capacitance element)을 형성함으로써 대 전력 왜곡특성의 향상을 꾀한 스위치회로의 예를 나타낸다. 도 6에는 이 용량부가형 스위치회로가 온일 때의 등가회로를 나타낸다.

도 5에 나타낸 스위치회로에서는 스위칭용 FET(1-1)의 신호입력단자와 게이트간, FET(1-3)의 신호출력단자와 게이트간에 각각 부가용량 Cadd가 접속되어 있다. 또, 단락용 FET(2-1)의 출력단자 Tout에 접속된 단자와 게이트간 및 FET(2-3)의 공통선 V_SS에 접속된 단자와 게이트간에 각각 부가용량 Cadd가 접속되어 있다.

따라서, 상기 스위치회로 온일 때의 등가회로(도 6)에서는 단락용 FET(2-1)의 드레인과 게이트간 용량 및 단락용 FET(2-3)의 소스와 게이트간 용량이 각각 통상의 용량치보다 큰 값(Cg+Cadd)으로 설정되고, 이 부부의 임피던스가 다른 게이트간 용량보다 낮아져서, 이부분에 분압인가된 전압 vrf1, vrf6가 다른 게이트간 용량 Cg에 인가된 전압 vrf2～vrf5 보다 낮아진다. 인가전압량의 변화는 상기 용량이 부가된 FET(2-1)와 FET(2-3)의 채널을 닫고, 도 2에 점선으로 나타낸 바와 같이 이 부분에서 변조전압의 진폭이 겉보기 저감과 동일한 효과를 갖는다. 따라서 FET(2-1)와 FET(2-3)의 대전력 왜곡특성(power distortion tolerance)이 향상하고, 다른 FET(2-2)에 인가전압의 여유(extra margin)가 생겨서 전체로서 상기 스위치회로에 큰 전력이 입력되어도 RF신호가 왜곡되기 어렵게 된다.

그런데, 한정된 면적에서 게이트폭을 크게 할 수 있는 FET로서, 실효(實效) 게이트부를 복수로 분할하여 병행으로 배치한, 이른바 인터디지털(inter-digital) 게이트구조의 FET가 고주파 회로의 분야에서 많이 사용되고 있다.

도 7은 용량이 부가된 인터디지털 게이트구조의 FET의 평면도이다. 또 도 8은 도 7에 나타낸 FET의 등가회로도이다.

인터디지털 게이트 FET에 대하여 용량을 부가하는 경우, 도 7에 나타낸 바와 같이, 상기 FET의 예로는 드레인 전극(104)과 게이트전극(106) 사이에 용량 Cadd가 외부에 장착된다. 이것은 패턴 설계에 있어서 스탠다드 셀 및 라이브러리로서 사용되는 인터디지털 FET의 기존의 컴퍼넌트와 반대로 외부적으로 용량을 형성하면, 새로 일체형 컴퍼넌트를 제공할 필요가 없고, 따라서 뒤에 용량치를 변경하는 것이 비교적 용이하기 때문이다. 이와 같은 외부 설치의 용량부가는 통상의 모놀리식 마이크로웨이브 IC(Monolithic Microwave IC; MMIC)의 설계에 있어서는 주위의 빈 공간을 이용하여 일반적으로 행해지고 있다.

그러나, 이와 같이 외부 설치로 용량이 부가된 스위칭용 FET에서는 부가용량 Cadd로부터 게이트부의 각 단위게이트 G1, G2, G3, 및 G4까지의 거리가 다르다. 또 각 실효 게이트부 G1, G2, G3, 및 G4로부터 부가용량 Cadd까지의 거리자체가 길고, 그 게이트 인출선 폭이 신호주파수에 대하여 가늘기 때문에 실효 게이트부와 부가용량 Cadd 사이에 기생성분(寄生成分), 특히 인덕턴스 성분이 부가된다.

이러한 각 단위 게이트와 부가용량 및 기생 인덕턴스와의 관계를 등가회로 상에서 나타내면 도 8과 같이 된다.

이 등가회로로부터 명백한 바와 같이, 각 단위 FET와 부가용량 Cadd의 관계가 일정하지 않다. 또한 이것에 게이트 인출선에 의한 인덕턴스 성분의 부가적인 차이가 있고, 따라서 각 단위 FET에서 볼 때 임피던스가 더욱 크게 변한다. 그 결과, 종래의 부가용량 부착 스위칭용 FET에서는 동작이 불안정하게 되기 쉽고, 또 용량 부가에 의한 대전력 왜곡특성의 개선효과도 감소되어 출력신호의 왜곡이 기대한 만큼 감소될 수 없다고 하는 불이익이 있었다.

이하에서, 상기 문제점을 해결하기 위한 수단을 설명한다.

도 9(A)는 본 발명에 의한 제2 실시예의 고주파 스위치회로의 회로도이다. 도 9(B)는 부가용량 장착 단위 트랜지스터(FET(1-1))의 평면도, 도 10은 도 9(B)의 A-A선에 따른 단면도, 도 11은 부가용량이 없는 단위 트랜지스터(FET(1-2))의 평면도, 도 12는 부가용량을 가진 단위 트랜지스터의 등가회로도이다.

도 9(A)에 나타낸 고주파 스위치회로(1)에서는 RF신호의 입력단자 Tin과 출력단자 Tout의 사이에 형성된 스위칭용 FET부(2)와, 상기 스위칭용 FET부(2)의 출력(출력단자 Tout)과 공통전압의 공급선(V_SS 선(3))과의 사이에 접속되고, 스위칭용 FET부(2)의 오프시의 출력노드를 공통전압 V_SS에 접속하는 단락용 FET부(4)로 구성되고, 각각이 3단의 FET구성과 같은 다단구성으로 되어 있다.

구체적으로, 스위칭용 FET부(2)에서는 RF신호의 입력단자 Tin과 출력단자 Tout의 사이에 3개의 FET(1-1)∼FET(1-3)이 직렬접속되고, 각 FET의 게이트가 각각 고저항소자 Rg를 거쳐 공통인 제어신호 입력단자 Tc1에 접속되어 있다. 마찬가지로, 단락 회로용 FET부(102)에 있어서도, 3개의 FET(2-1) 내지 FET(2-3)가 출력 단자 Tout과 Vss 라인(3) 사이에 직렬로 접속되어 있고, 상기 FET의 게이트들은 고저항소자 Rg를 거쳐 공통인 제어신호 입력 단자 Tc2에 접속되어 있다.

이들 단위 트랜지스터 열(列), 즉 FET(1-1)∼FET(1-3)가 직렬접속된 단위 트랜지스터 열과, FET(2-1)∼FET(2-3)가 직렬접속된 단위 트랜지스터 열에 있어서, 그 양단부에 위치하는 단위 트랜지스터 각각에 부가용량 Cadd가 접속되어 있다. 구체적으로는 FET(1-1), FET(1-3), FET(2-1), 및 FET(2-3)의 게이트전극과 외측의 소스 또는 드레인전극과의 사이에 부가용량 Cadd가 접속되어 있다. 이들 FET를 "부가용량을 가진 단위 FET"라 창한다.

상기 이외의 단위 FET, 즉 FET(1-2) 및 FET(2-2)에는 부가용량 Cadd가 접속되어 있지 않고, 이것들을 "부가용량 없는 단위 FET"라 칭한다.

부가용량 장착 단위 FET는 도 9(B)에 FET(1-1)로 나타낸 바와 같이, 이른바 인터디지털 게이트구조를 갖는다. 즉 반절연성의 GaAs 기판은 그 표면영역에 예를 들면 이온주입에 의해 불순물이 도입되어 도전화된 활성영역(10)을 구비하고, 그 활성영역(10) 내에 연재(延在)하는 게이트전극부분(실효 게이트부)가 복수로 분할되어 있다. 도시된 예의 단위 FET에서는 각각 가늘고 긴 4개의 실효 게이트부 G1∼G4가 병렬로 등간격으로 형성되어 있다. 실효 게이트부 G1∼G4끼리의 각 분리된 스페이스내 및 외측의 영역에는 각 실효 게이트부와 약간의 거리를 두고, 드레인전극부 D1, D2, 및 D3와 소스전극부 S1 및 S2가 교대로 배치되어 있다. 즉, 드레인전극부, 소스전극부 및 실효 게이트부가 D1, G1, S1, G2, D2, G3, S2, G4, 및 D3의 순으로 배치되어 있다.

소스전극부 S1 및 S2는 활성영역(10)의 한쪽의 외측에서 공통으로 접속되고, 이에 따라 소스전극(12)이 구성되어 있다. 이 FET(1-1)에서의 소스전극(12)은 도 9(A)의 FET(1-2)에 접속된다.

드레인전극부 D1∼D3는 활성영역(10)의 다른쪽의 외측에서 공통으로 접속되고, 이에 따라 드레인전극(14)이 구성되어 있다. 이 FET(1-1)에서의 드레인전극(14)은 도 9(A)의 입력단자 Tin에 접속된다.

실효 게이트부 G1∼G4는 드레인전극부 D1∼D3의 연결부분의 아래에서 공통으로 접속되어 FET외부로 인출되고, 이에 따라 게이트전극(16)이 구성되어 있다.

도 9(B)에서는 오믹(ohmic)전극은 도시를 생략하고 있다.

이 FET(1-1)로 표시되는 각 FET부의 양단의 FET에서, 드레인전극(14)의 연결부분과 게이트전극(16)의 연결부분이 서로 중첩되어 배치되고, 이 부분에 부가용량 Cadd가 형성되어 있다. 이 부분을 도 10의 단면을 예로 보면, GaAs기판(18) 상에 게이트전극(16), 층간절연막(20), 드레인전극(14)이 순서대로 적층되고, 이에 따라 게이트전극(16)을 하부전극, 층간절연막(20)을 커패시터절연막, 게이트전극(16)에 중첩한 드레인전극(14)의 부분을 상부전극으로 하는 부가용량 Cadd가 형성되어 있다. 부가용량 Cadd의 값은 층간절연막 두께와 유전율 뿐 아니라 게이트전극(16)의 연결부분의 폭에 의해 결정되고, 이로써 상기 연결부분은 게이트전극(16)의 인출부(lead out portion)보다 약간 폭이 넓게 형성되어 있다.

이와 같이 배치된 부가용량 Cadd는 도 12에 나타낸 바와 같이, 각 실효 게이트부 G1∼G4를 게이트전극으로 하는 4개의 FET₀가 병렬접속되고 그것의 각 게이트와 드레인단자 사이에 대략 Cadd/4 정도의 용량이 각각 삽입되어 있는 것과 등가이다. 단, 실제로는 이들의 용량은 앞에서 설명한 바와 같이 드레인과 게이트의 2개의 전극 사이에 절연막을 끼워서 일체로 형성되고, 그러면서도 종래에는 기생용량으로 되도록 하는 드레인과 게이트간 용량을 적극적으로 이용한 것이므로, 이 부가용량 Cadd은 준 마이크로파대에서 거의 집중 정수적(定數的)으로 해석될 수 있다.

제1 실시예에서, 앞의 도 7 및 도 8에 나타낸 바와 같이, 기생용량을 가능한 한 저감하기 위해 게이트전극의 연결부 및 인출부를 가늘고 길게 한다. 따라서, 기생 인덕턴스 성분이 언밸런스하게 부가되어 있었다. 이에 대하여 본 예에서는, 커패시터의 하부전극에서 게이트가 직접 인출된 구성을 하고 있고, 그 용량치를 확보하기 위해 선폭도 비교적 넓으므로, 기생 인덕턴스 등의 기생성분이 거의 발생하지 않는다.

한편, 부가용량 없는 단위 FET는 도 11에 나타낸 바와 같이, 기생용량을 가능한 한 저감하기 위해 게이트전극(16)의 연결부분이 드레인전극(14)의 연결부분과 겹치지 않는다. 게이트전극(16)의 연결부분은 드레인전극(14)의 외측에 배치해도 되지만, 도 11의 예에서는 드레인전극(14)의 내측에 배치되어 있다. 따라서 부가용량 없는 단위 FET는 다소의 기생용량을 갖지만 도 9(B)에 나타낸 바와 같이 큰 부가용량 Cadd를 갖지는 않는다.

다음에, 이와 같은 구성의 고주파 스위치회로(1)의 동작에 관하여 설명한다. 또한 본 예의 고주파 스위치회로(1)의 기본동작은, 제1 실시예와 동일하다. 따라서 도 6에 나타낸 등가회로가 본 예에 있어서도 그대로 적용될 수 있다.

도 6에 나타낸 바와 같이, 고주파 스위치회로(1)가 온일 때, 스위칭용 FET(1-1)∼FET(1-3)가 모두 온하고, 단락용 FET(2-1)∼FET(2-3)가 모두 오프한다. 또 상기 고주파 스위치회로(1)가 차단될 때는, 스위칭용 FET(1-1)∼FET(1-3)가 모드 오프하는 한편, 단락용 FET(2-1)∼FET(2-3)가 모두 온 상태로 천이한다. 오프상태인 스위칭용 FET(1-1)∼FET(1-3)에 신호성분의 약간의 누설이 있더라도 이것은 공통전위 VSS로 제거되어 입출력간의 확실한 고주파절연을 달성할 수 있다.

또, 각 FET부를 다단접속으로 함으로써 그 단의 수에 대응하여 입력하는 RF신호전압이 분압되고, 그 결과 스위치회로의 최대 취급 전력이 증대하고, 큰 전력 입력시의 왜곡특성(distortion tolerance)이 향상하는 것도 종래와 동일하다.

또한, 용량을 부가하면 대전력 왜곡특성이 향상하는 것도 종래와 동일하다. 즉, 상기 스위치회로(1)가 온일 때의 등가회로(도 6)에서는 단락용 FET(2-1)의 드레인과 게이트간 용량, 단락용 FET(2-3)의 소스와 게이트간 용량이 각각 통상의 용량치보다 큰 값(Cg + Cadd)으로 설정된다. 그 결과, 이 부분의 임피던스가 다른 게이트간 용량 Cg보다 낮아지고, 이 부분에 분압인가된 전압 vrf1, vrf6가 다른 게이트간 용량 Cg에 인가된 전압 vrf2～vrf5보다 낮아진다. 이 인가된 전압량의 변화는 상기 용량 Cadd가 부가된 FET(2-1) 및 FET(2-3)의 채널을 닫고, 이 부분에서 변조전압의 진폭이 겉보기에 저감한 것과 동일한 효과를 가져온다. 따라서, FET(2-1) 및 FET(2-3)의 대전력 왜곡특성이 향상하고, 다른 FET(2-2)에 인가전압에 큰 마진이 생기고, 전체로서 상기 스위치회로에 큰 전력이 입력되어도 RF신호가 왜곡되기 어렵게 된다.

여기에서 등가회로를 나타내지 않으나, 동일하게 하여 상기 스위치회로(1)가 오프일 때, 즉 스위칭용 FET부(2)가 오프상태에 있을 때, 그 입출력 단자측에 가까운 FET(1-1) 및 FET(1-3)에 부가용량 Cadd가 제공됨으써 RF신호가 왜곡되기 어렵게 된다. 결과적으로 이 효과가 상기 스위치 온 시의 왜곡 저감효과에 추가되어 상기 고주파 스위치회로(1)의 대전력 왜곡특성이 향상된다.

특히, 본 예의 고주파 스위치회로(1)에서는 스위칭용 FET부(2), 차단용 FET부(4)를 구성하는 각 단위 트랜지스터가 인터디지털 게이트구조를 갖고, 그 복수로 분할된 실효 게이트부 G1∼G4의 연결부분의 근접위치에 부가용량 Cadd가 배설되어 있으므로, 각 실효 게이트부 G1∼G4에서 본 임피던스, 즉 부가용량 Cadd의 값 및 접속선의 인덕턴스 등의 밸런스가 취해지고, 그 기생성분 자체도 작다. 따라서 그 부가용량을 가진 FET(1-1), FET(1-3), FET(2-1), 및 FET(2-3)의 동작이 안정한 것으로 되고 전체의 스위치회로 동작도 안정하게 된다.

이 동작안정에 의해 상술한 다단구성 및 용량부가에 의해 얻어진 대 전력 왜곡특성의 향상을 해치는 일이 없이, 저전압구동에서 큰 전력용의 스위치회로로서 매우 우수한 특성이 얻어진다. 또한, 이 대전력 왜곡특성의 향상은 다루는 고주파신호의 세기(큰 전력)를 유지한 상태로 더욱 저전압에 의한 구동의 가능성을 의미한다.

또한, 부가용량 Cadd가 게이트전극(16)과 드레인전극(14)을 사용하여 드레인전극의 배치영역 내에 형성되어 있으므로 용량을 부가할 때의 면적증가가 없이 저코스트를 실현할 수 있다.

도 13은 도 9에 나타낸 본 예의 고주파 스위치회로(1)에 있어서, 2차와 3차의 고조파(harmonics) 및 출력전력 대(對) 입력전력특성의 시뮬레이션 결과이다.

이 도 13에서 명확한 바와 같이, 고조파(2차 3차의 고조파)의 증가, 입력전력에 대한 출력전력의 저하(전력손실)가 나타나기 시작하는 입력전력이 부가용량 Cadd의 증가에 수반하여 커지는 것을 알 수 있다. 즉, 이 시뮬레이션에서 사용한 부가용량치(∼0.4pF)의 범위 내에서는 부가용량치가 클수록 대 전력 왜곡특성이 양호하게 되는 것이 밝혀졌다.

또한, 상기 설명에서는 FET부(2, 4)를 3단구성으로 하였으나, 이 단수 n에 한정되는 것은 아니다. 일반적으로, n단의 직렬접속 FET를 기본 블록으로 갖는 고주파 스위치회로의 최대 취급전력 Pmax가 각 블록 양단의 FET의 내전력특성(耐電力特性)으로 결정되는 것으로 가정하는 경우, Pmax는 다음 식으로 표현될 수 있다.

[수학식 2]

상기 식에서, 기본 블록인 각 FET부(2, 4)의 온 저항 Ron이 충분히 낮고, 각 FET부(2, 4) 양단의 FET의 내전력특성에 의한 한계에 도달할 때까지는 FET부의 단수 n을 높게 한 편이 최대 취급전력 Pmax가 향상하여 바람직한 것을 알 수 있다.

상기 설명에서는 각 FET부(2, 4) 양단의 FET(1-1), FET(1-3), FET(2-1), 및 FET(2-3)에 부가용량 Cadd를 형성한 경우를 설명하였다.

그러나, 큰 진폭의 RF신호가 입력된 경우 등, 중간의 FET(도 6에서는 FET(2-2))에서도 신호왜곡이 발생할 수 있으므로, 이 부분에 부가용량 Cadd를 형성하는 것은 전체의 대전력 왜곡특성 향상에 기여하는 것이다. 따라서, 본 발명에서 부가용량 Cadd를 형성하는 단위 FET의 위치 및 그 수에 한정하지는 않는다. 물론, 도시된 예와 같이 드레인측이 아니고 각 단위 FET의 소스와 게이트 사이에 부가용량 Cadd를 형성해도 되고, 또한 상기 FET는 접합 트랜지스터(JFET) 대신에 MESFET, HEMT 나아가서는 절연게이트형이 사용될 수 있다.

본 발명의 고주파 회로에서는 그 고주파 스위치회로의 기본 블록인 각 트랜지스터 열을 구성하는 부가용량을 가진 단위 트랜지스터에 있어서, 부가용량을 밸런스 좋게 배치시킴으로써 스위칭동작이 안정된다. 그 결과, 종래에는 언밸런스하게 용량이 부가되어 단위 트랜지스터가 불안정하게 동작함으로써 감쇠된 효과 즉 다단구성으로 하여 용량부가를 마련하는 것 자체의 효과를 본 발명에서는 충분히 인출하고, 이상(理想)에 가깝게 우수한 대 전력 왜곡특성을 실현하는 것이 가능해진다. 이 대전력 왜곡특성의 향상은 더욱 저전압화의 여지를 확대한다.

또한 용량부가에 수반하는 칩 면적의 증가는 전혀 없고, 제조공정의 증가를 수반하지 않으므로 코스트업은 전혀 없다.

이상과 같이, 본 발명을 이용하면, 구동전압이 낮고 저 코스트이면서 큰 전력을 취급할 수 있는 고주파 회로를 실현하는 것이 가능하게 된다.

본 발명은 이상의 실리예에 한정되지 않으며, 특허청구의 범위 내에서의 변형을 포함한다.

도 1은 고주파 스위치회로의 기본단위인 스위칭용 FET의 구성과, 그 동작시의 등가회로를 나타내는 도면이고;

도 2는 종래의 해결과제의 설명에 사용한 스위칭용 FET의 게이트 바이어스상태를 나타내는 도면이고;

도 3은 종래의 3단 구성의 FET 스위치회로를 예시하는 회로도이고;

도 4는 도 3에 나타낸 고주파 스위치회로가 온일 때, 즉 스위칭용 FET부가 온상태, 차단용 FET부가 오프상태일 때의 등가회로이고;

도 5는 부가용량을 형성함으로써 대 전력 왜곡특성의 향상을 도모한 스위치회로 예를 나타내는 도면이고;

도 6은 도 5의 용량부가형 스위치회로가 온일 때의 등가회로이고;

도 7은 도 5의 용량부가형의 예로서, 빗 모양 게이트구조의 FET를 나타내는 평면도이고;

도 8은 도 7에 나타낸 FET의 등가회로도이고;

도 9의 (A)는 본 실시형태에 의한 고주파 스위치회로의 회로도이고;

도 9의 (B)는 부가용량 장착 단위 트랜지스터(FET(1-1))의 평면도이고;

도 10은 도 9(B)의 A-A선에 따른 단면도이고;

도 11은 부가용량이 없는 단위 트랜지스터(FET(1-2))의 평면도이고;

도 12는 부가용량을 가진 단위 트랜지스터의 등가회로도이고;

도 13은 도 9에 나타낸 본 예의 고주파 스위치회로(1)에 있어서, 2차와 3차의 고조파 및 출력전력 대(對) 입력전력특성의 시뮬레이션 결과이다.

<도면의 주요부분에 대한 부호의 설명>

1…고주파 스위치회로, 2…스위칭용 FET부, 3…공통전위 V_SS의 공급선, 4…차단용 FET부, 10…활성영역, 12…소스전극, 14…드레인전극, 16…게이트전극, 18…GaAs 기판, 20…층간절연막, FET(1-1)∼FET(1-3)…스위칭용 단위 FET, FET(2-1)∼FET(2-3)…차단용 단위 FET, Rg…고저항소자, Cadd…부가용량, G1∼G4…실효 게이트부.

Claims

스위칭용 트랜지스터를 가지는 고주파 회로로서,

상기 스위칭용 트랜지스터의 소스전극과 드레인전극의 어느 한 쪽이 고주파신호의 입력단자측에, 다른 쪽이 고주파신호의 출력단자측에 각각 접속되고, 상기 스위칭용 트랜지스터의 게이트 전극이 저항소자를 통해 제어단자에 접속되며,

상기 게이트 전극의 실효(實效) 게이트부는 복수로 분할되어 있고, 상기 소스 전극 및 상기 드레인 전극은 빗살형상으로 서로 교대로 엇갈려 배치됨으로써 인터디지털 게이트 구조를 이루며,

상기 복수의 실효 게이트부 중 적어도 2개의 실효 게이트부의 연결부분에 근접하여 배치되고, 상기 스위칭용 트랜지스터의 상기 게이트 전극과 상기 소스 전극 사이 또는 상기 게이트 전극과 상기 드레인 전극 사이에 형성된 용량에, 상기 전극들 사이에 병렬로 연결되어 부가용량을 추가하는 부가용량소자를 가지며,

상기 부가용량소자는 상기 게이트 전극과, 상기 소스 전극 또는 상기 드레인 전극 중의 하나를 물리적으로 중첩시킴으로써 형성되는 것을 특징으로 하는 고주파 회로.
제1항에 있어서, 상기 출력단자와 기준전압의 공급선과의 사이에, 상기 스위칭용 트랜지스터의 도통시에 비도통상태로 유지되고, 상기 스위칭용 트랜지스터가 비도통으로 될 때에는 도통상태로 시프트하는 단락용(短絡用) 트랜지스터 회로를 더 가지는 고주파 회로.
제2항에 있어서, 상기 단락용 트랜지스터는, 그 게이트 전극의 실효 게이트부가 복수의 섹션으로 분할되고,

상기 단락용 트랜지스터의 복수의 실효 게이트부 중, 적어도 2개의 실효 게이트부의 연결부분에 근접하여 배치되고, 상기 스위칭용 트랜지스터의 상기 게이트전극과 상기 소스 전극 사이 또는 상기 게이트 전극과 상기 드레인 전극 사이에 형성된 용량에, 상기 전극들 사이에 병렬로 연결되어 부가용량을 추가하는 부가용량소자를 가지는 고주파 회로.
제1항에 있어서, 상기 스위칭용 트랜지스터는, 게이트를 공통으로 접속하여 직렬로 접속된 복수의 스위칭용 단위 트랜지스터로 구성되고, 상기 복수의 스위칭용 단위 트랜지스터 중 적어도 하나가 상기 부가용량소자를 가지는 고주파 회로.
제2항에 있어서, 상기 단락용 트랜지스터 회로는, 게이트를 공통으로 접속하여 직렬로 접속된 복수의 단락용 단위 트랜지스터로 구성되어 있는 고주파 회로.
제4항에 있어서, 상기 직렬접속된 단위 트랜지스터 열(列)의 양 단부에 위치하는 스위칭용 단위 트랜지스터의 게이트와 소스 또는 드레인 간에, 상기 부가용량소자가 접속되어 있는 고주파 회로.
제5항에 있어서, 상기 복수의 단락용 단위 트랜지스터는, 적어도 하나가 상기 부가용량소자를 가지는 고주파 회로.
제7항에 있어서, 상기 직렬접속된 단위 트랜지스터 열의 양 단부에 위치하는 단락용 단위 트랜지스터의 게이트와 소스 또는 드레인 간에, 상기 부가용량소자가 접속되어 있는 고주파 회로.
제1항에 있어서, 상기 스위칭용 트랜지스터의 부가용량소자는, 2개의 금속층 간에 절연막을 개재시켜 이루어지는 고주파 회로.
제3항에 있어서, 상기 단락용 트랜지스터의 부가용량소자는, 2개의 금속층 간에 절연막을 개재시켜 이루어지는 고주파 회로.
제9항에 있어서, 상기 스위칭용 트랜지스터의 부가용량소자는, 상기 복수의 실효 게이트부 중, 그 최소한 2개의 실효 게이트부를 연결하는 게이트전극의 연결부분을 한쪽의 커패시터전극으로 하고, 층간절연막을 통해 상기 연결부분과 겹치는 소스 또는 드레인의 전극부분을 다른 쪽의 커패시터전극으로 하는 고주파 회로.
제10항에 있어서, 상기 단락용 트랜지스터의 부가용량소자는, 상기 복수의 실효 게이트부 중, 적어도 2개의 실효 게이트부를 연결하는 게이트전극의 연결부분을 한쪽의 커패시터전극으로 하고, 층간절연막을 통해 상기 연결부분과 겹치는 소스 또는 드레인의 전극부분을 다른 쪽의 커패시터전극으로 하는 고주파 회로.
제2항에 있어서, 상기 스위칭용 트랜지스터와 상기 단락용 트랜지스터가, 동일 반도체기판에 형성되어 있는 고주파 회로.
제13항에 있어서, 상기 반도체기판이 갈륨비소로 이루어지는 고주파 회로.
제1항에 있어서, 상기 스위칭용 트랜지스터가 접합형 전계효과 트랜지스터인 고주파 회로.
제2항에 있어서, 상기 단락용 트랜지스터가 접합형 전계효과 트랜지스터인 고주파 회로.