DE112018001517T5 - Halbleitervorrichtung und modul - Google Patents

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Kenji Noguchi
Toshiyuki Koimori
Hiroaki Nagano
Masaya Uemura
Megumi Nakayama
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Abstract

[Problem] Bereitstellen einer Halbleitervorrichtung, mit der es möglich ist, die Stehspannung zu verbessern, während die Chipfläche minimiert wird. [Lösung] Es wird eine Halbleitervorrichtung bereitgestellt, die mit folgendem ausgestattet ist: einem ersten Anschluss, dem ein Hochfrequenzsignal zugeführt wird; einem zweiten Anschluss, von dem das Hochfrequenzsignal ausgegeben wird; einem ersten, einem zweiten und einem dritten Schalterelement, die zwischen dem ersten Anschluss und dem zweiten Anschluss elektrisch in Reihe verbunden sind; einem ersten Kondensator, der zwischen dem ersten Anschluss und einem ersten Knoten zwischen dem ersten Schalterelement und dem zweiten Schalterelement bereitgestellt ist; und einem zweiten Kondensator, der zwischen dem ersten Anschluss und einem zweiten Knoten zwischen dem zweiten Schalterelement und dem dritten Schalterelement bereitgestellt ist. Die Kapazität des ersten Kondensators ist größer als die Kapazität des zweiten Kondensators.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung betrifft eine Halbleitereinrichtung und ein Modul.
  • STAND DER TECHNIK
  • Ein Hochfrequenzschalter zum Schalten von Hochfrequenzsignalen wird bei dem Frontend eines portablen Endgerätes, wie etwa eines portablen Telefons, das in einem Mobilkommunikationssystem verwendet wird, bereitgestellt. Als ein Schalterelement eines solchen Hochfrequenzschalters wurde ein Verbindungs(wie etwa GaAs)-basierter Feldeffekttransistor (FET) verwendet. Zudem beginnt in letzter Zeit auch eine Verwendung eines siliciumbasierten FET, der ein Silicium-auf-Isolator(SOI)-Substrat verwendet, das mit Peripherieschaltkreisen (z. B. einem Frequenzumwandlungsschaltkreis und dergleichen), einschließlich siliciumbasierter Vorrichtungen, vereinigt werden kann, als das oben beschriebene Schalterelement.
  • Bei dem Hochfrequenzschalter werden mehrere der oben erwähnten verbindungsbasierten oder siliciumbasierten FETs als die Schalterelemente verwendet und wird eine mehrstufige Konfiguration, bei der die mehreren FETs elektrisch in Reihe verbunden sind, eingesetzt, um eine gewünschte Stehspannung sicherzustellen. Ein Beispiel für den Hochfrequenzschalter, der eine solche mehrstufige Konfiguration einsetzt, ist eine in Patentdokument 1 unten offenbarte Halbleitereinrichtung.
  • LITERATURLISTE
  • PATENTDOKUMENT
  • Patentdokument 1: Japanische Patentanmeldung, Offenlegungs-Nr. H11-136111
  • KURZDARSTELLUNG DER ERFINDUNG
  • DURCH DIE ERFINDUNG ZU LÖSENDE PROBLEME
  • Falls jedoch die mehrstufige Konfiguration, bei der die mehreren FETs in Reihe verbunden sind, eingesetzt wird, wird die Stehspannung verbessert, aber die Chipfläche des Hochfrequenzschalters wird vergrößert, wodurch es erschwert wird, die Zunahme der Herstellungskosten zu unterdrücken. Ferner wird, selbst wenn die oben beschriebene mehrstufige Konfiguration eingesetzt wird, eine hohe Spannung lokal an einen speziellen FET angelegt und der FET, an den die hohe Spannung angelegt wird, wird wahrscheinlich beschädigt. Dementsprechend wurde die Verbesserung der Stehspannung durch die mehrstufige Konfiguration beschränkt.
  • Entsprechend schlägt die vorliegende Offenbarung eine neuartige und verbesserte Halbleitereinrichtung und ein Modul bereit, die zum Verbessern einer Stehspannung in der Lage sind, während die Vergrößerung einer Chipfläche unterdrückt wird.
  • LÖSUNGEN DER PROBLEME
  • Gemäß der vorliegenden Offenbarung ist eine Halbleitereinrichtung bereitgestellt, die Folgendes beinhaltet: einen ersten Anschluss, an den ein Hochfrequenzsignal geliefert wird; einen zweiten Anschluss, an dem das Hochfrequenzsignal ausgegeben wird; ein erstes, zweites und drittes Schalterelement, die zwischen dem ersten Anschluss und dem zweiten Anschluss elektrisch in Reihe verbunden sind; einen ersten Kondensator, der zwischen dem ersten Anschluss und einem ersten Knoten zwischen dem ersten Schalterelement und dem zweiten Schalterelement bereitgestellt ist; und einen zweiten Kondensator, der zwischen dem ersten Anschluss und einem zweiten Knoten zwischen dem zweiten Schalterelement und dem dritten Schalterelement bereitgestellt ist, wobei die Kapazität des ersten Kondensators größer als die Kapazität des zweiten Kondensators ist.
  • Des Weiteren ist gemäß der vorliegenden Offenbarung eine Halbleitereinrichtung bereitgestellt, die Folgendes beinhaltet: einen ersten Anschluss, an den ein Hochfrequenzsignal geliefert wird; einen zweiten Anschluss, an dem das Hochfrequenzsignal ausgegeben wird; mehrere Schalterelemente, die zwischen dem ersten Anschluss und dem zweiten Anschluss elektrisch in Reihe verbunden sind; und mehrere Kondensatoren, die jeweils zwischen dem ersten Anschluss und jedem Knoten zwischen zwei der Schalterelemente, die aneinander angrenzen, bereitgestellt sind, wobei die Kapazitäten der jeweiligen Kondensatoren beginnend von dem ersten Anschluss sequenziell in der Reihenfolge der Schalterelemente, die mit den Kondensatoren verbunden sind, kleiner werden.
  • Zudem ist gemäß der vorliegenden Offenbarung ein Hochfrequenzmodul bereitgestellt, das Folgendes beinhaltet: eine Halbleitereinrichtung, die Folgendes beinhaltet: einen ersten Anschluss, an den ein Hochfrequenzsignal geliefert wird; einen zweiten Anschluss, an dem das Hochfrequenzsignal ausgegeben wird; ein erstes, zweites und drittes Schalterelement, die zwischen dem ersten Anschluss und dem zweiten Anschluss elektrisch in Reihe verbunden sind; einen ersten Kondensator, der zwischen dem ersten Anschluss und einem ersten Knoten zwischen dem ersten Schalterelement und dem zweiten Schalterelement bereitgestellt ist; und einen zweiten Kondensator, der zwischen dem ersten Anschluss und einem zweiten Knoten zwischen dem zweiten Schalterelement und dem dritten Schalterelement bereitgestellt ist, wobei die Kapazität des ersten Kondensators größer als die Kapazität des zweiten Kondensators ist; und wenigstens eine Hochfrequenzkomponente, eine Signalverarbeitungseinrichtung und eine Arithmetikeinrichtung.
  • EFFEKTE DER ERFINDUNG
  • Wie oben beschrieben, ist es gemäß der vorliegenden Offenbarung möglich, eine Halbleitereinrichtung und ein Modul bereitzustellen, die zum Verbessern der Stehspannung in der Lage sind, während die Vergrößerung der Chipfläche unterdrückt wird.
  • Es wird angemerkt, dass die oben beschriebenen Effekte nicht notwendigerweise beschränkt sind und ein beliebiger der Effekte, die in dieser Beschreibung gezeigt sind, oder andere Effekte, die aus dieser Beschreibung verstanden werden, zusammen mit den oben beschriebenen Effekten oder anstelle der oben beschriebenen Effekte genutzt werden können.
  • Figurenliste
    • 1 ist ein Schaltbild einer Halbleitereinrichtung 10 gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2 ist eine Draufsicht der Halbleitereinrichtung 10 gemäß der gleichen Ausführungsform.
    • 3 ist eine Draufsicht einer Halbleitereinrichtung 10a gemäß einem Modifikationsbeispiel der Ausführungsform der vorliegenden Offenbarung.
    • 4 ist eine Querschnittansicht der Halbleitereinrichtung 10 gemäß der gleichen Ausführungsform.
    • 5 ist ein Graph, der Werte von Spannungen zeigt, die an FETs 100 der jeweiligen Stufen einer Halbleitereinrichtung 10 gemäß Beispiel 1 angelegt werden.
    • 6 ist ein Graph, der Werte von Spannungen zeigt, die an FETs 100 der jeweiligen Stufen einer Halbleitereinrichtung 10a gemäß Beispiel 2 angelegt werden.
    • 7 ist ein Schaltbild einer Halbleitereinrichtung 90 gemäß einem Vergleichsbeispiel.
    • 8 ist ein Graph, der Werte von Spannungen zeigt, die an die FETs 900 der jeweiligen Stufen der Halbleitereinrichtung 90 gemäß dem Vergleichsbeispiel angelegt werden.
    • 9 ist ein äquivalentes Schaltbild der Halbleitereinrichtung 90 gemäß dem Vergleichsbeispiel.
  • AUSFÜHRUNGSWEISE DER ERFINDUNG
  • Nachfolgend werden bevorzugte Ausführungsformen der vorliegenden Offenbarung unter Bezugnahme auf die begleitenden Zeichnungen ausführlich beschrieben. Es wird angemerkt, dass bei dieser Beschreibung und den Zeichnungen Bestandteile mit im Wesentlichen den gleichen funktionellen Konfigurationen mit den gleichen Bezugszeichen bezeichnet werden, um redundante Erklärungen wegzulassen.
  • Des Weiteren werden bei dieser Beschreibung und den Zeichnungen mehrere Bestandteile, die im Wesentlichen die gleichen oder ähnliche funktionale Konfigurationen aufweisen, in manchen Fällen durch das Hinzufügen unterschiedlicher Ziffern nach den gleichen Bezugszeichen unterschieden werden. Falls es jedoch nicht notwendig ist, insbesondere jeden der mehreren Bestandteile mit im Wesentlichen den gleichen oder ähnlichen funktionalen Konfigurationen zu unterscheiden, werden nur die gleichen Bezugszeichen verwendet. Zudem werden ähnliche Bestandteile in unterschiedlichen Ausführungsformen unterschieden, indem in manchen Fällen unterschiedliche Buchstaben nach den gleichen Bezugszeichen hinzugefügt werden. Falls es jedoch nicht notwendig ist, jeden der Bestandteile besonders zu unterscheiden, werden nur die gleichen Bezugszeichen verwendet.
  • Ferner sind die Zeichnungen, auf die in der folgenden Beschreibung verwiesen wird, Zeichnungen, die der Erklärung und dem Verständnis der vorliegenden Offenbarung dienen, und die Formen, Abmessungen, Verhältnisse und dergleichen, die in den Zeichnungen gezeigt sind, sind in manchen Fällen der Klarheit halber verschieden von den tatsächlichen. Zudem können die Gestaltungen einer Halbleitereinrichtung und dergleichen, die in den Zeichnungen gezeigt sind, wie erforderlich geändert werden, indem die folgende Beschreibung und bekannte Technologien berücksichtigt werden. Des Weiteren entspricht in der folgenden Beschreibung die vertikale Richtung der laminierten Strukturen der Halbleitereinrichtung und dergleichen der relativen Richtung eines Falls, in dem die Fläche des Substrats, auf der Elemente, wie etwa Transistoren, bereitgestellt sind, oben ist, und ist verschieden von der vertikalen Richtung der laminierten Struktur der Halbleitereinrichtung in manchen Fällen, zum Beispiel, wenn die Halbleitereinrichtung in ein Halbleitergehäuse eingebunden ist.
  • In der folgenden Beschreibung bedeuten die mathematischen Ausdrücke (z. B. lineare und exponentielle Ausdrücke) von Werten für Schaltkreiselemente und dergleichen und die Ausdrücke der Formen der laminierten Filme in einer Halbleitereinrichtung nicht nur die gleichen Werte als mathematisch definierte Werte oder geometrisch definierte Formen, sondern schließen auch einen Fall, in dem es einen industriell akzeptablen Unterschied oder dergleichen in dem Herstellungsprozess der Halbleitereinrichtung gibt, und Formen ähnlich jenen Formen ein.
  • Ferner verweist ein „Gate“ in der folgenden Beschreibung auf eine Gate-Elektrode eines Feldeffekttransistors (FET). Ein „Drain“ verweist auf eine „Drain“-Elektrode oder ein „Drain“-Gebiet des FET und eine „Source“ verweist auf eine Source-Elektrode oder ein Source-Gebiet des FET.
  • In der folgenden Beschreibung in bedeutet zudem in der Schaltkreiskonfiguration der Halbleitereinrichtung „Verbindung“, mehrere Elemente elektrisch zu verbinden, außer es ist etwas anderes spezifiziert. Außerdem schließt „Verbindung“ in der folgenden Beschreibung nicht nur einen Fall ein, bei dem die mehreren Elemente direkt und elektrisch verbunden sind, sondern auch einen Fall, bei dem die mehreren Elemente durch andere Elemente indirekt und elektrisch verbunden sind.
  • Es ist zu beachten, dass die Beschreibung in der folgenden Reihenfolge gegeben wird.
    • 1. Hintergrund des Erzeugens der Ausführungsformen gemäß der vorliegenden Offenbarung
    • 2. Ausführungsformen gemäß der vorliegenden Offenbarung
    • 2.1. Schaltkreiskonfiguration
    • 2.2. Planare Struktur
    • 2.3. Querschnittsstruktur
    • 2.4. Beispiele
    • 3. Zusammenfassung
    • 4. Ergänzung
  • <<Hintergrund des Erzeugens der Ausführungsformen gemäß der vorliegenden Offenbarung>>
  • Ausführungsformen gemäß der vorliegenden Offenbarung, die nachfolgend beschrieben sind, betreffen einen Hochfrequenzschalter, der in einer Endgeräteeinrichtung, wie etwa einem portablen Telefon, verwendet wird, und betreffen insbesondere einen Hochfrequenzschalter, der in einem Kommunikationsendgerät verwendet wird, das Hochfrequenzsignale mit einer Frequenz von 3 GHz oder weniger überträgt und sendet. Jedoch sind die Ausführungsformen gemäß der vorliegenden Offenbarung nicht auf die Anwendung solcher Vorrichtungen beschränkt und können auf andere Vorrichtungen angewandt werden. Bevor die Ausführungsformen gemäß der vorliegenden Offenbarung beschrieben werden, wird zuerst der Hintergrund des Erzeugens der vorliegenden Ausführungsformen durch die Erfinder beschrieben.
  • Wie zuvor beschrieben, wird das oben erwähnte Kommunikationsendgerät mit dem Hochfrequenzschalter versehen, der Hochfrequenzsignale schaltet. Bei einem solchen Hochfrequenzschalter wird ein Feldeffekttransistor (FET) als ein Schalterelement verwendet und wird eine mehrstufige Konfiguration, bei der mehreren FETs elektrisch in Reihe verbunden sind, eingesetzt, um eine gewünschte Stehspannung sicherzustellen. Nachfolgend wird die Schaltkreiskonfiguration einer Halbleitereinrichtung 90 (nachfolgend wird diese Halbleitereinrichtung 90 als Halbleitereinrichtung 90 gemäß einem Vergleichsbeispiel bezeichnet), die von den Erfindern untersucht wurde, unter Bezugnahme auf 7 beschrieben. 7 ist ein Schaltbild der Halbleitereinrichtung 90 gemäß dem Vergleichsbeispiel.
  • Wie in 7 gezeigt, ist eine mehrstufige Konfiguration bereitgestellt, bei der mehrere FETs 900 zwischen einem ersten Anschluss (z. B. einem Eingangsanschluss) 902, an den ein Hochfrequenzsignal geliefert wird, und einem zweiten Anschluss (z. B. einem Ausgangsanschluss oder einem Masseanschluss) 904, der das Hochfrequenzsignal ausgibt, elektrisch in Reihe verbunden sind. Insbesondere sind, wie in 7 gezeigt, die mehreren FETs 900 durch Verbinden der Sources und Drains der zwei FETs 900, die aneinander angrenzen, in Reihe verbunden. Zudem sind die Gates der jeweiligen FETs 900 elektrisch miteinander verbunden und mit einem dritten Anschluss (z. B. einem Steueranschluss) 906 verbunden. Es wird angemerkt, dass 10 FETs 900 in 7 verbunden sein sollen, obwohl die Veranschaulichung weggelassen ist. Mit anderen Worten wird angenommen, dass die Halbleitereinrichtung 90 gemäß dem Vergleichsbeispiel eine mehrstufige Konfiguration aus 10 Stufen der FETs 900 aufweist.
  • Des Weiteren zeigt das Schaltbild aus 7 schematisch ein Beispiel für die Schaltkreiskonfiguration der Halbleitereinrichtung 90 gemäß dem Vergleichsbeispiel als einen Hochfrequenzschalter und diese Halbleitereinrichtung 90 ist nicht darauf beschränkt, die Schaltkreiskonfiguration aus 7 zu haben. Zum Beispiel kann bei der Halbleitereinrichtung 90 ein (nicht gezeigtes) Widerstandselement zwischen dem Gate von jedem der FETs 900 und dem dritten Anschluss 906 bereitgestellt sein und in 7 nicht gezeigte andere Elemente können an einer beliebigen Stelle bereitgestellt sein.
  • Bei der Halbleitereinrichtung 90 gemäß dem Vergleichsbeispiel wurde die Stehspannung der Halbleitereinrichtung 90 verbessert, indem die mehrstufige Konfiguration, wie in 7 gezeigt, eingesetzt wurde. Mit anderen Worten sind die FETs 900 bei der Halbleitereinrichtung 90 gemäß dem Vergleichsbeispiel in mehreren Stufen gestapelt und die Stehspannungen dieser FETs 900 werden synthetisiert, um die Stehspannung der Halbleitereinrichtung 90 zu verbessern. Durch das Verbessern der Stehspannung der Halbleitereinrichtung 90 auf diese Weise können die in der Halbleitereinrichtung 90 bereitgestellten FETs 900 weniger wahrscheinlich beschädigt werden, falls die an den ersten Anschluss 902 angelegte Spannung hoch ist.
  • Falls jedoch die mehrstufige Konfiguration eingesetzt wird, wird die Stehspannung wie oben erwähnt verbessert, aber die Chipfläche der Halbleitereinrichtung 90 wird vergrößert, wodurch es erschwert wird, die Zunahme der Herstellungskosten zu unterdrücken. Zudem wird gemäß der Untersuchung der Erfinder, selbst wenn die mehrstufige Konfiguration eingesetzt wird, lokal eine hohe Spannung an einen spezielle FET 900 in der Halbleitereinrichtung 90 angelegt und dieser FET 900 befindet sich in einem Zustand, dass er wahrscheinlich beschädigt wird. Dementsprechend wurde herausgefunden, dass die Verbesserung der Stehspannung durch die mehrstufige Konfiguration begrenzt ist. Mit anderen Worten wird bei der Halbleitereinrichtung 90 gemäß dem Vergleichsbeispiel die Stehspannung der Halbleitereinrichtung 90 nicht einfach der zusätzliche Wert der Stehspannungen der mehreren FETs 900. Daher konnte die Stehspannung der Halbleitereinrichtung 90 nicht linear erhöht worden sein (eine Zunahmemenge konnte nicht konstant gewesen sein), selbst wenn die Stapelzahl des FET 900 einfach erhöht wurde.
  • Nachfolgend wird die Grenze der Verbesserung der Stehspannung durch die mehrstufige Konfiguration, die von den Erfindern untersucht wurde, mit Bezugnahme auf 8 beschrieben. 8 ist ein Graph, der Werte von Spannungen zeigt, die an den FET 900 der jeweiligen Stufen der Halbleitereinrichtung 90 gemäß dem Vergleichsbeispiel angelegt werden und in denen die Ergebnisse, die durch die Erfinder unter Verwendung eines Schaltkreissimulators erhalten wurden, grafisch dargestellt sind. Insbesondere gibt die horizontale Achse in 8 die Stapelzahl des FET 900 an und gibt die vertikale Achse die angelegte Spannung an. Es wird angemerkt, dass die Stapelzahl des FET 900 jedem der FETs 900 so zugewiesen wird, dass die Zahl sequenziell von der Seite des ersten Anschlusses 902 zu der Seite des zweiten Anschlusses 904 zunimmt.
  • Wie in 8 gezeigt, sind die Spannungen, die an die FETs 900 der jeweiligen Stufen der Halbleitereinrichtung 90 gemäß dem Vergleichsbeispiel angelegt werden, ungleichmäßig. Insbesondere nehmen die Spannungen bei den FETs 900 der ersten bis vierten Stufe mit zunehmender Stapelzahl ab. Mit anderen Worten wird näher an dem ersten Anschluss 902, an den ein Hochfrequenzsignal geliefert wird, eine höhere Spannung an den FET 900 angelegt (in 8 ist weiter nach links näher an dem ersten Anschluss 902). Andererseits wird weiter von dem ersten Anschluss 902 entfernt eine niedrigere Spannung an den FET 900 angelegt (in 8 ist weiter nach rechts weiter von dem ersten Anschluss 902 entfernt). Dann werden im Wesentlichen konstante Spannungen an die FETs 900 der sechsten bis zehnten Stufe angelegt. Daher kann gesehen werden, dass sich die FETs 900 nahe dem ersten Anschluss 902 (z. B. die FETs 900 der ersten bis dritten Stufe) in einem Zustand befinden, dass sie wahrscheinlich beschädigt werden, da die hohen Spannungen lokal an diese angelegt werden.
  • Weil die an den FET 900 jeder Stufe angelegte Spannung nicht gleichmäßig ist, mit anderen Worten es einen FET 900 gibt, an den eine hohe Spannung lokal angelegt wird, gibt es Begrenzungen bezüglich des Zustands dieses FET 900, und die Stehspannung der Halbleitereinrichtung 90 weist nicht einfach einen zusätzlichen Wert der Stehspannungen der mehreren FETs 900 auf. Daher kann bei der Halbleitereinrichtung 90 gemäß dem Vergleichsbeispiel die Stehspannung der Halbleitereinrichtung 90 nicht linear erhöht werden, selbst wenn die Stapelzahl des FET einfach erhöht wird. Dementsprechend wurde herausgefunden, dass die effektive Verbesserung der Stehspannung durch die mehrstufige Konfiguration begrenzt ist.
  • Wie in 8 gezeigt, wird in Betracht gezogen, dass der Grund dafür, dass die Spannungen, die an die FETs 900 der jeweiligen Stufen in der Halbleitereinrichtung 90 angelegt werden, nicht gleichmäßig sind, in den parasitären Kapazitäten der jeweiligen FETs 900 begründet liegt. Nachfolgend werden die parasitären Kapazitäten der jeweiligen FETs 900 unter Bezugnahme auf 9 beschrieben. 9 ist ein äquivalentes Schaltbild der Halbleitereinrichtung 90 gemäß dem Vergleichsbeispiel. Insbesondere ist jeder der FETs 900 bei dem äquivalenten Schaltbild aus 9 durch ein Kondensatorsymbol angegeben. Zudem ist die parasitäre Kapazität von jedem der FETs 900 bei dem äquivalenten Schaltkreis auf 9 als eine parasitäre Kapazität 910 veranschaulicht.
  • Wie in 9 gezeigt, weisen die FETs 900 der jeweiligen Stufen die parasitären Kapazitäten 910 zwischen ihnen selbst und dem mit Masse verbundenen Substrat auf. Des Weiteren sind, weil der Betrag jeder der parasitären Kapazitäten 910 durch die Struktur, die Größe, die Anordnung auf dem Substrat und dergleichen von jedem der FETs 900 definiert ist, die Beträge der mehreren parasitären Kapazitäten 910 oft nicht die gleichen. Mit anderen Worten sind die Beträge der mehreren parasitären Kapazitäten 910 ungleichmäßig. Aufgrund solcher ungleichmäßigen parasitären Kapazitäten erscheinen die FETs 900 der jeweiligen Stufen als FETs 900 mit ungleichmäßigen Charakteristiken von Eingangshochfrequenzsignalen, selbst wenn die FETs 900 der jeweiligen Stufen die gleiche Struktur und Größe aufweisen. Weil die Kapazitäten der FETs 900 ungleichmäßig sind, werden die an die FETs 900 der jeweiligen Stufen angelegten Spannungen als ungleichmäßig angenommen.
  • Entsprechend ist es denkbar, die Vorrichtungsstruktur, die Anordnung und dergleichen von jedem der FETs 900 basierend auf der oben erwähnten Annahme zu entwickeln, um die parasitären Kapazitäten 910 gleichmäßig zu machen, wobei die an die FETs 900 angelegten Spannungen der jeweiligen Stufen gleichmäßig gemacht werden. Falls die an die FETs 900 angelegten Spannungen der jeweiligen Stufen gleichmäßig gemacht werden können, gibt es keinen FET 900, an den lokal eine hohe Spannung angelegt wird. Dementsprechend gibt es keine Begrenzung der Stehspannung der Halbleitereinrichtung 90 von dem FET 900, an den die hohe Spannung lokal angelegt wird. Infolgedessen kann die Stehspannung der Halbleitereinrichtung 90 durch Erhöhen der Stapelzahl des FET 900 linear erhöht werden. Mit anderen Worten kann die Stehspannung durch die mehrstufige Konfiguration effektiv verbessert werden.
  • Jedoch ist es schwierig, die parasitären Kapazitäten 910 durch die Vorrichtungsgestaltung und dergleichen, wie oben erwähnt, auf einen bestimmten Wert zu steuern. Da es Begrenzungen der Struktur und Anordnung der FETs 900 gibt, wird zudem die Flexibilität der Vorrichtungsgestaltung vermindert. Dementsprechend kann nicht gesagt werden, dass das oben erwähnte Vorrichtungsgestaltungsverfahren eine zu bevorzugende Lösung ist.
  • Unter solchen Umständen haben die Erfinder intensive Untersuchungen ausgeführt, um eine Halbleitereinrichtung zu erhalten, die zum Verbessern der Stehspannung in der Lage ist, während die Vergrößerung der Chipfläche unterdrückt wird. Dann haben die Erfinder eine Ausführungsform der vorliegenden Offenbarung erzeugt, die anschließend beschrieben ist. Insbesondere ist es gemäß der Ausführungsform der vorliegenden Offenbarung möglich, eine Halbleitereinrichtung bereitzustellen, die zum Verbessern der Stehspannung in der Lage ist, während die Vergrößerung der Chipfläche unterdrückt wird. Nachfolgend werden die Einzelheiten der Ausführungsform der vorliegenden Offenbarung, die durch die vorliegenden Erfinder erschaffen wurden, beschrieben.
  • «2. Ausführungsformen gemäß der vorliegenden Offenbarung»
  • <Schaltkreiskonfiguration>
  • Zuerst wird die Schaltkreiskonfiguration einer Halbleitereinrichtung 10 gemäß der Ausführungsform der vorliegenden Offenbarung unter Bezugnahme auf 1 beschrieben. 1 ist ein Schaltbild einer Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform.
  • Wie in 10 gezeigt, ist bei der Halbleitereinrichtung 7 gemäß der vorliegenden Ausführungsform eine mehrstufige Konfiguration bereitgestellt, bei der mehrere Feldeffekttransistoren (FETs) (Schalterelemente) 100 zwischen einem ersten Anschluss (z. B. einem Eingangsanschluss) 102, an den ein Hochfrequenzsignal geliefert wird, und einem zweiten Anschluss (z. B. einem Ausgangsanschluss oder einem Masseanschluss) 104, der das Hochfrequenzsignal ausgibt, elektrisch in Reihe verbunden sind. Mit anderen Worten ist eine mehrstufige Konfiguration auch bei der vorliegenden Ausführungsform, wie bei der Halbleitereinrichtung 90 gemäß dem oben erwähnten Vergleichsbeispiel bereitgestellt. Insbesondere sind, wie in 1 gezeigt, bei der vorliegenden Ausführungsform 10 FETs 100a bis j (manche sind in den Zeichnungen nicht gezeigt) so bereitgestellt, dass der FET (erstes Schalterelement) 100a der ersten Stufe, der FET (zweites Schalterelement) 100b der zweiten Stufe, der FET (drittes Schalterelement) 100c der dritten Stufe und so weiter von der Seite des ersten Anschlusses 102 zu der Seite des zweiten Anschlusses 104 bereitgestellt sind. Des Weiteren sind, wie bei dem oben erwähnten Vergleichsbeispiel, die mehreren FETs 100a bis j bei der vorliegenden Ausführungsform durch Verbinden der Sources und Drains von zwei FETs 100, die aneinander angrenzen, in Reihe verbunden. Zudem sind die Gates der jeweiligen FETs 100a bis j elektrisch miteinander verbunden und mit einem dritten Anschluss (z. B. einem Steueranschluss) 106 verbunden.
  • Es wird angemerkt, dass bei der vorliegenden Ausführungsform die Halbleitereinrichtung 10 nicht darauf beschränkt ist, die 10 FETs 100a bis j, wie in 1 gezeigt, aufzuweisen und nicht speziell beschränkt ist, so lange die Halbleitereinrichtung 10 zwei oder mehr FETs 100 aufweist.
  • Des Weiteren ist im Gegensatz zu der Halbleitereinrichtung 90 gemäß dem in 7 gezeigten Vergleichsbeispiel bei der Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform jeder der mehreren Kondensatoren 108 zwischen dem ersten Anschluss 102 und jedem Knoten, der zwischen zwei FETs 100, die aneinander angrenzen, positioniert ist, bereitgestellt. Es wird angemerkt, dass die oben beschriebenen Kondensatoren 108 zwischen dem ersten Anschluss 102 und sämtlichen Knoten, die zwischen zwei FETs 100, die aneinander angrenzen, positioniert sind, bereitgestellt sein kann oder nur zwischen dem ersten Anschluss 102 und manchen Knoten bereitgestellt sein kann. Zudem wird die Kapazität von jedem der Kondensatoren 109 so gewählt, dass die Spannungen, die an die FETs 100a bis j der jeweiligen Stufen angelegt werden, gleichmäßig werden. Es wird angemerkt, dass neun Kondensatoren 108 in 1 bereitgestellt sein sollen, obwohl manche in der Zeichnung weggelassen sind.
  • Bei der vorliegenden Ausführungsform wird, selbst wenn die FETs 100a bis j der jeweiligen Stufen aufgrund der parasitären Kapazitäten 910 ungleichmäßige Charakteristiken von dem Hochfrequenzsignal zu haben scheinen, bewirkt, dass die FETs 100a bis j gleichmäßige Charakteristiken von dem oben beschriebenen Hochfrequenzsignal zu haben scheinen, indem die oben beschriebenen Kondensatoren 108 bereitgestellt werden. Da die Charakteristiken der FETs 100a bis j der jeweiligen Stufen gleichmäßig werden, können daher gemäß der vorliegenden Ausführungsform die an die FETs 100 der jeweiligen Stufen angelegten Spannungen gleichmäßig gemacht werden. Infolgedessen gibt es keinen FET 100, an den lokal eine hohe Spannung angelegt wird. Dementsprechend gibt es keine Begrenzung der Stehspannung der Halbleitereinrichtung 10 durch den FET 100, an den die hohe Spannung lokal angelegt wird und die Stehspannung kann gemäß der bereitgestellten Stapelzahl effektiv verbessert werden. Da eine gewünschte Stehspannung ohne Verwendungen vieler FETs 100 erhalten werden kann, ist es des Weiteren gemäß der vorliegenden Ausführungsform möglich, die Vergrößerung der Chipfläche der Halbleitereinrichtung 10 zu vermeiden und eine Zunahme der Herstellungskosten zu unterdrücken.
  • Insbesondere wird die Kapazität von jedem der Kondensatoren 108 bei der vorliegenden Ausführungsform bevorzugt mit zunehmender Stapelzahl (d. h. der Reihenfolge beginnend von dem ersten Anschluss 102) der FETs 100a bis j, die mit diesen Kondensatoren 108 verbunden sind, sequenziell kleiner. Unter Bezugnahme auf 1 zur Erklärung ist insbesondere die Kapazität des Kondensators (ersten Kondensators) 108a, der zwischen dem ersten Anschluss 102 und einem Knoten (ersten Knoten) zwischen dem FET 100a und dem FET 100b bereitgestellt ist, größer als die Kapazität des Kondensators (zweiten Kondensators) 108b, der zwischen dem ersten Anschluss 102 und einem Knoten (zweiten Knoten) zwischen dem FET 100b und dem FET 100c bereitgestellt ist. Ferner ist die Kapazität des Kondensators 108b größer als die Kapazität des Kondensators 108c, der zwischen dem ersten Anschluss 102 und einem Knoten zwischen dem FET 100c und dem FET 100d bereitgestellt ist.
  • Wie in der oben erwähnten 8 gezeigt ist, nehmen die an die FETs 100 der jeweiligen Stufen angelegten Spannungen mit zunehmender Stapelzahl der FETs 100a bis j ab. Entsprechend werden die Kapazitäten der Kondensatoren 108, die mit den FETs 100 der jeweiligen Stufen verbunden sind, sequenziell reduziert, um den Übergang der oben beschriebenen Spannungen mit zunehmender Stapelzahl der FETs 100a bis j zu bewältigen. Dementsprechend können die an die FETs 100 der jeweiligen Stufen angelegten Spannungen gleichmäßig gemacht werden, indem die Kapazitäten der jeweiligen Kondensatoren 108 mit zunehmender Stapelzahl der FETs 100a bis j, die mit diesen Kondensatoren 108 verbunden sind, sequenziell reduziert werden.
  • Zudem können die Kapazitäten der jeweiligen Kondensatoren 108 bei der vorliegenden Ausführungsform sequenziell mit zunehmender Stapelzahl der FETs 100a bis j, die mit diesen Kondensatoren verbunden sind, linear reduziert werden, aber es ist mehr zu bevorzugen, die Kapazitäten der Kondensatoren 108 sequenziell exponentiell zu reduzieren. Wie in der oben erwähnten 8 gezeigt ist, werden, da die an die FETs 100 der jeweiligen Stufen angelegten Spannungen sequenziell exponentiell mit zunehmender Stapelzahl der FETs 100a bis j abnehmen, die Kapazitäten der Kondensatoren 108, die mit den FETs 100 der jeweiligen Stufen verbunden sind, sequenziell reduziert, wie oben erwähnt ist, um den Übergang der Spannungen zu bewältigen. Mit anderen Worten können die an die FETs 100 der jeweiligen Stufen angelegten Spannungen gleichmäßiger gemacht werden, indem die Kapazitäten der jeweiligen Kondensatoren 108 mit zunehmender Stapelzahl der FETs 100a bis j, die mit diesen Kondensatoren 108 verbunden sind, sequenziell exponentiell reduziert wird.
  • Es wird angemerkt, dass die Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform durch mehrere Einheiten mit der in 1 gezeigten Schaltkreiskonfiguration als eine Einheit konfiguriert sein kann. Außerdem kann die Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform Elemente und dergleichen beinhalten, die in 1 nicht gezeigt sind.
  • <Planare Struktur>
  • Als Nächstes wird die planare Struktur der Halbleitereinrichtung 10 mit der in 1 gezeigten Schaltkreiskonfiguration unter Bezugnahme auf 2 beschrieben. 2 ist eine Draufsicht der Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform und ist insbesondere eine Draufsicht, die einen Teil der Halbleitereinrichtung 10 zeigt.
  • Wie in 2 gezeigt, weist die Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform die mehreren FETs 100 auf, die auf einem Halbleitersubstrat 200 bereitgestellt sind. Das Halbleitersubstrat 200 ist zum Beispiel ein Siliciumsubstrat, ein SiGe-Substrat, ein SOI-Substrat, in dem ein Isolationsfilm (als BOX-Schicht (BOX: Burried OXide - vergrabenes Oxidschicht) bezeichnet) aus SiO2 oder dergleichen in ein Siliciumsubstrat eingefügt ist, ein Verbindungshalbleitersubstrat oder dergleichen und ist nicht speziell beschränkt. Es wird angemerkt, dass das Halbleitersubstrat 200 bevorzugt ein Substrat mit hohem Widerstand ist, um die parasitären Kapazitäten 910 der FETs 100 zu verringern und die Hochfrequenzcharakteristiken dieser FETs 100 zu verbessern. Des Weiteren soll bei der folgenden Beschreibung ein SOI-Substrat als das Halbleitersubstrat 200 der Halbleitereinrichtung 10 verwendet werden.
  • Wie in 2 gezeigt, ist ein aktives Gebiet 202 auf dem Halbleitersubstrat 200 bereitgestellt. In diesem aktiven Gebiet 202 sind 10 FETs 100a bis j so bereitgestellt, dass sie entlang der vertikalen Richtung in 2 angeordnet sind. Insbesondere sind auf dem aktiven Gebiet 202 mehrere Source-/Drain-Elektroden 300a bis k, die sich in der horizontalen Richtung in 2 erstrecken, als die Elektroden der jeweiligen FETs 100a bis j bei vorbestimmten Intervallen entlang der vertikalen Richtung in 2 bereitgestellt. Zudem sind die FETs 100a bis j, die aneinander angrenzen, durch Teilen einer Source-/Drain-Elektrode 300 elektrisch in Reihe verbunden.
  • Ferner ist in 2 ein Elektrodenpad 310 für den ersten Anschluss 102, an den ein Hochfrequenzsignal geliefert wird, auf der oberen Seite des aktiven Gebiets 202 bereitgestellt. Die Source-/Drain-Elektrode 300a des FET 100a der ersten Stufe ist durch eine Verdrahtungsschicht 320, die auf dem Halbleitersubstrat 200 bereitgestellt ist, elektrisch mit dem oben beschriebenen Elektrodenpad 310 verbunden.
  • Des Weiteren ist in 2 ein Elektrodenpad 312 für den zweiten Anschluss 104, von dem ein Hochfrequenzsignal ausgegeben wird, auf der unteren Seite des aktiven Gebiets 202 bereitgestellt. Die Source-/Drain-Elektrode 300k des FET 100j der zehnten Stufe ist durch die Verdrahtungsschicht 320, die auf dem Halbleitersubstrat 200 bereitgestellt ist, elektrisch mit dem oben beschriebenen Elektrodenpad 312 verbunden.
  • Dann ist bei der Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform ein Metallfilm 306 durch einen (nicht gezeigten) Isolationsfilm oberhalb der Source-/Drain-Elektroden 300a bis k der jeweiligen FETs 100a bis j bereitgestellt. Dieser Metallfilm 306 ist so bereitgestellt, dass er mit jeder der Source-/Drain-Elektroden 300a bis k, die durch den Isolationsfilm darunter positioniert sind, überlappt, wodurch Parallelplattenkondensatoren gebildet werden. Mit anderen Worten überlappen der Metallfilm 306 und jede der Source-/Drain-Elektroden 300a bis k einander durch den Isolationsfilm, um jeden der Kondensatoren 108 in 1 zu bilden. Insbesondere bilden die Source-/Drain-Elektrode 300b, die durch den FET 100a der ersten Stufe und den FET 100b der zweiten Stufe geteilt wird, und ein Teil des Metallfilms 306, der diese Source-/Drain-Elektrode 300b überlappt, den Kondensator 108a in 1. Des Weiteren bilden die Source-/Drain-Elektrode 300c, die durch den FET 100b der zweiten Stufe und den FET 100c der dritten Stufe geteilt wird, und ein Teil des Metallfilms 306, der diese Source-/Drain-Elektrode 300c überlappt, den Kondensator 108b in 1. Zudem ist der Metallfilm 306 elektrisch mit der Verdrahtungsschicht 320 an dem oberen Endteil in der Zeichnung verbunden und dementsprechend ist der Metallfilm 306 elektrisch mit dem Elektrodenpad 310 für den ersten Kanal 102 verbunden.
  • Bei der vorliegenden Ausführungsform können, wie zuvor beschrieben, die an die FETs 100 der jeweiligen Stufen angelegten Spannungen gleichmäßig gemacht werden, indem die mehreren Kondensatoren 108 unter Verwendung des Metallfilms 306 bereitgestellt werden. Da die mehreren Kondensatoren 108 durch Bereitstellen des Metallfilms 306 oberhalb jeder der Source-/Drain-Elektroden 300 gebildet werden können, müssen ferner gemäß der vorliegenden Ausführungsform die Struktur und die Anordnung der FETs 100 nicht geändert werden, weil die Kondensatoren 108 auf diese Weise bereitgestellt werden. Mit anderen Worten ist es bei der vorliegenden Ausführungsform möglich, die drastische Änderung der Schaltkreiskonfiguration und der Layoutkonfiguration der Halbleitereinrichtung zu vermeiden, weil die Schaltkreiskonfiguration und die Layoutkonfiguration der existierenden Halbleitereinrichtung so verwendet werden können, wie sie sind. Außerdem kann gemäß der vorliegenden Ausführungsform die Flexibilität der Vorrichtungsgestaltung der FETs 100 und dergleichen wie bevor beibehalten werden.
  • Insbesondere weist der Metallfilm 306 bei der vorliegenden Ausführungsform eine solche Form auf, dass die Bereiche, die die Source-/Drain-Elektroden 300a bis 300k der jeweiligen FETs 100 überlappen, mit zunehmender Stapelzahl der FETs 100a bis 100j, die unter diesem Metallfilm 306 positioniert sind, sequenziell kleiner werden. Daher weist der in 2 gezeigte Metallfilm 306 eine solche Form auf, dass sie sich von oben nach unten in der Zeichnung verschmälern. Insbesondere ist, wie in 2 gezeigt, die Fläche des Teils (ersten Metallfilms) des Metallfilms 306, der die Source-/Drain-Elektrode 300b überlappt, die durch den FET 100a der ersten Stufe und den FET 100b der zweiten Stufe geteilt wird, größer als die Fläche des Teils (zweiten Metallfilms) des Metallfilms 306, der mit der Source-/Drain-Elektrode 300c überlappt, die durch den FET 100b der zweiten Stufe und den FET 100c der dritten Stufe geteilt wird. Zudem ist die Fläche des Teils des Metallfilms 306, der die Source-/Drain-Elektrode 300c überlappt, die durch den FET 100b der zweiten Stufe und den FET 100c der dritten Stufe geteilt wird, größer als die Fläche des Teils des Metallfilms 306, der mit der Source-/Drain-Elektrode 300d überlappt, die durch den FET 100c der dritten Stufe und den FET 100d der vierten Stufe geteilt wird. Durch Formen des Metallfilms 306 auf diese Weise ist es möglich, die mehreren Kondensatoren 108 zu bilden, deren Kapazitäten mit zunehmender Stapelzahl der verbundenen FETs 100a bis j sequenziell kleiner werden.
  • Zum Beispiel kann der Metallfilm 306 die Form eines rechtwinkligen gleichschenkligen Dreiecks aufweisen, wie in 2 gezeigt ist. Dieses rechtwinklige gleichschenklige Dreieck weist einen rechten Winkel 330 auf, der mit dem rechten Ende der Source-/Drain-Elektrode 300a des FET 100a der ersten Stufe überlappt. Eine Seite 340a, die diesen rechten Winkel 330 einschließt, erstreckt sich entlang der Source-/Drain-Elektrode 300a des FET 100a der ersten Stufe und die andere Seite 340b erstreckt sich entlang den rechten Enden der Source-/Drain-Elektroden 300a bis k der mehreren FETs 100a bis j in der vertikalen Richtung in der Zeichnung. Mit anderen Worten weist der Metallfilm 306 in 2 eine solche Form auf, dass die Bereiche, die die Source-/Drain-Elektroden 300 der jeweiligen FETs 100 überlappen, mit zunehmender Stapelzahl der FETs 100a bis 100j, die unter diesem Metallfilm 306 positioniert sind, linear kleiner werden. Durch Formen des Metallfilms 306 auf diese Weise ist es möglich, die mehreren Kondensatoren 108 zu bilden, deren Kapazitäten mit zunehmender Stapelzahl der verbundenen FETs 100a bis j sequenziell linear kleiner werden. Es wird angemerkt, dass in 2 der Metallfilm 306 des rechtwinkligen gleichschenkligen Dreiecks mit den Source-/Drain-Elektroden 300a bis h von der Source-/Drain-Elektrode 300a des FET 100a der ersten Stufe bis zu der Source-/Drain-Elektrode 300h überlappen, die von dem FET 100q der siebten Stufe und dem FET 100h der achten Stufe geteilt wird. Jedoch ist der Metallfilm 306 gemäß der vorliegenden Ausführungsform nicht auf die wie in 2 gezeigte Größe beschränkt und kann zum Beispiel mit den Source-/Drain-Elektroden 300a bis j von der Source-/Drain-Elektrode 300a des FET 100a der ersten Stufe zu der Source-/Drain-Elektrode 300j überlappen, die von dem FET 100i der neunten Stufe und dem FET 100j der zehnten Stufe geteilt wird.
  • Zudem wird ein Modifikationsbeispiel des Metallfilms 306 unter Bezugnahme auf 3 beschrieben. 3 ist eine Draufsicht einer Halbleitereinrichtung 10a gemäß dem Modifikationsbeispiel der vorliegenden Ausführungsform. Ein in 3 gezeigter Metallfilm 306a weist die Form eines rechtwinkligen gleichschenkligen Dreiecks ähnlich dem Metallfilm 306 in 2 auf, aber weist eine Form auf, bei der die Hypotenuse dieses gleichschenkligen Dreiecks durch einen Polygonzug 308 ersetzt ist. Insbesondere weist dieser Polygonzug 308 eine Form auf, die einer exponentiellen Kurve folgt. Durch Formen des Metallfilms 306a auf diese Weise ist es möglich, mehrere Kondensatoren 108 zu bilden, deren Kapazitäten mit zunehmender Stapelzahl der verbundenen FETs 100a bis j sequenziell exponentiell kleiner werden.
  • Es wird angemerkt, dass der Polygonzug 308 in 3 ein Polygonzug ist, bei dem zwei gerade Linien kombiniert sind, aber bevorzugt ist dieser Polygonzug 308 eine exponentielle Kurve oder ein Polygonzug mit einer Form, die durch diese Kurve approximiert wird. Auf diese Weise kann der Metallfilm 306a in 3 eine solche Form aufweisen, dass die Bereiche, die die Source-/Drain-Elektroden 300 der jeweiligen FETs 100 überlappen, mit zunehmender Stapelzahl der FETs 100a bis 100j, die unter diesem Metallfilm 306a positioniert sind, exponentiell kleiner werden. Infolgedessen ist es möglich, die mehreren Kondensatoren 108 zu bilden, deren Kapazitäten mit zunehmender Stapelzahl der verbundenen FETs 100a bis j sequenziell exponentiell kleiner werden, so dass die an die FETs 100 der jeweiligen angelegten Spannungen gleichmäßiger gemacht werden können. Jedoch gibt es aufgrund der auf den Herstellungsprozess der Halbleitereinrichtung 10 angewandten Gestaltungsregeln und der Verarbeitungsgenauigkeiten Einschränkungen bezüglich der Form des verarbeitbaren Metallfilms 306a. Dementsprechend ist es zu bevorzugen, den Metallfilm 306a mit dem Polygonzug unter Berücksichtigung der Herstellungskosten und der Herstellungszeit unter diesen Einschränkungen so nahe wie möglich an einer exponentiellen Kurve zu formen.
  • Es wird angemerkt, dass der Metallfilm 306 nicht darauf beschränkt ist, als der integrierte Metallfilm, wie in 2 und 3 gezeigt, gebildet zu werden und durch mehrere der Metallfilme 306 für die Source-/Drain-Elektroden 300 der FETs 100a bis j beabstandet gebildet werden kann. Insbesondere können zum Beispiel die mehreren Metallfilme 306 bei der gleichen Ebene in der laminierten Struktur positioniert sein, die auf das Halbleitersubstrat 200 laminiert ist, und können jeweils eine gürtelartige Form aufweisen, die sich entlang der Richtung erstreckt, in der sich die oben beschriebenen Source-/Drain-Elektroden 300a bis k erstrecken. Des Weiteren ist es zu bevorzugen, die Längen der mehreren Metallfilme 306 mit zunehmender Stapelzahl der FETs 100a bis j, die unter den jeweiligen Metallfilmen 306 positioniert sind, sequenziell in der Längsrichtung zu verkürzen. Mit anderen Worten können die mehreren Metallfilme 306 Formen wie ein Histogramm aufweisen, die sich entlang der Source-/Drain-Elektroden 300a bis k der jeweiligen FETs 100a bis j erstrecken und mit zunehmender Stapelzahl der FETs 100a bis j, die unter den jeweiligen Metallfilmen positioniert sind, sequenziell verkürzt werden. In diesem Fall ist jeder der Metallfilme 306 durch eine (nicht gezeigte) Verdrahtungsschicht, einen (nicht gezeigten) Kontakt-Via oder dergleichen elektrisch mit einem Elektrodenpad 310 für einen ersten Anschluss 102 verbunden. Da solche mehrere Metallfilme 306 bei der gleichen Schicht in der laminierten Struktur, die auf das Halbleitersubstrat 200 laminiert ist, positioniert sind, können die Metallfilme 306 in demselben Prozess gebildet werden, so dass die Zunahme der Herstellungskosten der Halbleitereinrichtung 10 unterdrückt werden kann. Zudem können solche mehrere gürtelartigen Metallfilme 306 so miteinander gekoppelt sein, dass sie ein schrittweise integrierter Metallfilm sind.
  • Wie oben beschrieben, sind die Form und Größe des Metallfilms 306 gemäß der vorliegenden Ausführungsform nicht auf jene in 2 und 3 gezeigten beschränkt und der Metallfilm 306 kann eine unterschiedliche Form aufweisen, so lange die Kondensatoren 108 gebildet werden können, die dazu in der Lage sind, die an die FETs 100 der jeweiligen Stufen angelegten Spannungen gleichzumachen.
  • Ferner können die Metallfilme 306 und 306a in 2 und 3 durch einen Metallfilm gebildet werden, der auf der äußersten Oberfläche der laminierten Struktur des Halbleitersubstrats 200 bereitgestellt ist. Dieser auf der äußersten Oberfläche gebildete Metallfilm kann durch zum Beispiel eine Umverdrahtungsschicht (RDL: Rewiring Layer) gebildet sein, die einen Anschluss (z. B. einen Löthügel oder dergleichen), der außerhalb des Gehäuses bereitgestellt ist, das die Halbleitereinrichtung 10 einschließt, mit dem Elektrodenpad 310 oder dergleichen der Halbleitereinrichtung 10 verbindet. Des Weiteren ist der Metallfilm 306 nicht darauf beschränkt, durch den auf der äußersten Oberfläche der laminierten Struktur auf dem Halbleitersubstrat 200 gebildeten Metallfilm gebildet zu werden, und kann durch einen Metallfilm gebildet werden, der bei einer Schicht in der Mitte der laminierten Struktur positioniert ist. Falls die FETs 100 miniaturisiert sind und sich die parasitären Kapazitäten 910 der jeweiligen FETs 100 entsprechend ändern, müssen insbesondere die Kapazitäten der Kondensatoren 108, die dafür vorgesehen sind, die an die FETs 100 angelegten Spannungen gleichmäßig zu machen, in manchen Fällen gemäß den Änderungen der parasitären Kapazitäten geändert werden. Die Kapazität von jedem der Kondensatoren 108, die durch jeden der Metallfilme 306 zusammen mit jeder der darunter positionierten Source-/Drain-Elektroden 300 gebildet sind, wird durch einen Überlappungsbereich von jedem der Metallfilme 306 und jeder der Source-/Drain-Elektroden 300, eine dielektrische Konstante des (nicht gezeigten) Isolationsfilms, der sandwichartig zwischen den Metallfilmen 306 und jeder der Source-/Drain-Elektroden 300 eingeschlossen ist, und den Abstand zwischen den Metallfilmen 306 und jeder der Source-/Drain-Elektroden 300 bestimmt. Daher ist der Metallfilm, um die Kapazitäten der Kondensatoren 108 zu ändern, in manchen Fällen bei einer Schicht nahe jeder der Source-/Drain-Elektroden 300 bereitgestellt. In diesen Fällen wird zum Beispiel ein Metallfilm, der bei einer Schicht in der Mitte der oben beschriebenen laminierten Struktur bereitgestellt ist, verwendet.
  • Falls der oben beschriebene Metallfilm 306 mehrere Metallfilme 306 ist, die voneinander beabstandet sind, müssen zudem die mehreren Metallfilme 306 nicht bei der gleichen Schicht in der laminierten Struktur bereitgestellt sein, die auf das Halbleitersubstrat laminiert ist. In diesem Fall wird der Überlappungsbereich von jedem der Metallfilme 306 und jeder der Source-/Drain-Elektroden 300 unter Berücksichtigung des Abstands zwischen dem Metallfilm 306 und der entsprechenden Source-/Drain-Elektrode 300 bestimmt.
  • Es wird angemerkt, dass die Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform durch mehrere Einheiten mit der in den Draufsichten aus 2 und 3 gezeigten planaren Struktur als eine Einheit konfiguriert sein kann. Ferner ist die Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform nicht auf die in den Draufsichten aus 2 und 3 gezeigte planare Struktur beschränkt und kann andere Elemente oder dergleichen beinhalten.
  • <Querschnittsstruktur>
  • Als Nächstes wird die Querschnittsstruktur der Halbleitereinrichtung 10 in 2 unter Bezugnahme auf 4 beschrieben. 4 ist eine Querschnittsansicht der Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform, die dem Querschnitt eines Falls entspricht, in dem die Halbleitereinrichtung 10 entlang der Linie A-A' in 2 abgeschnitten ist.
  • Wie in 4 gezeigt, weist die Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform die mehreren FETs 100 auf, die auf einer Fläche des Halbleitersubstrats 200 bereitgestellt sind. Es wird angermerkt, dass jeder der FETs 100 hier ein n-Typ-FET sein soll. Jedoch keiner der FETs 100 bei der vorliegenden Ausführungsform darauf beschränkt, ein n-Typ-FET zu sein, und kann ein p-Typ-FET sein.
  • Wie zuvor beschrieben, ist das Halbleitersubstrat 200 zum Beispiel ein Siliciumsubstrat, ein SiGe-Substrat, ein SOI-Substrat, ein Verbindungshalbleitersubstrat oder dergleichen und ist speziell beschränkt. Es wird angemerkt, dass bei der folgenden Beschreibung das Halbleitersubstrat 200 ein SOI-Substrat sein soll. Daher ist bei dem in 4 gezeigten Halbleitersubstrat 200 eine BOX-Schicht einschließlich eines Isolationsfilms aus SiO2 oder dergleichen auf einem Stützsubstrat 216, das Silicium beinhaltet, bereitgestellt.
  • Zudem ist das aktive Gebiet 202, das Silicium beinhaltet, bei einem Oberflächenschichtteil der BOX-Schicht 218 bereitgestellt. Das aktive Gebiet 202 fungiert als ein Source-/Drain-Gebiet und ein Kanalgebiet von jedem der FETs 100. Insbesondere ist das aktive Gebiet 202 mit aktiven n-Typ-Gebieten 204 bereitgestellt, in die n-Typ-Fremdstoffe (z. B. Phosphor (P), Arsen (As) oder dergleichen) eingeführt sind. Die aktiven n-Typ-Gebiete 204 sind in vorbestimmten Intervallen beabstandet. Ein Gebiet, das sandwichartig zwischen den aktiven n-Typ-Gebieten 204 eingeschlossen ist, wird mit aktiven p-Typ-Gebieten 206 versehen, in die p-Typ-Fremdstoffe (z. B. Bor (B) oder dergleichen) eingeführt sind. Es wird angemerkt, dass die oben beschriebenen aktiven n-Typ-Gebiete 204 den Source-/Drain-Gebieten der jeweiligen FETs 100 entsprechen und die oben beschriebenen aktiven p-Typ-Gebiete 206 den Kanalgebieten der jeweiligen FETs 100 entsprechen.
  • Gate-Elektroden 304 sind durch Isolationsfilme 208, die durch Siliciumoxidfilme oder dergleichen gebildet sind, auf den oben beschriebenen aktiven p-Typ-Gebieten 206 bereitgestellt. Die Gate-Elektroden 304 beinhalten zum Beispiel Polysiliciumfilme oder dergleichen, die Fremdstoffe und dergleichen enthalten. Es wird angemerkt, dass die Gate-Elektroden 304 nicht auf solche Polysiliciumfilme beschränkt sind und Metallfilme aus Titan (Ti), Platin (Pt), Gold (Au) oder dergleichen, Metallnitridfilme aus TiN oder dergleichen oder Silicidfilme, was eine Verbindung aus Silicium und einem anderen Material ist, beinhalten können.
  • Ferner wird ein Isolationsfilm 210, der durch einen Siliciumoxidfilm oder dergleichen gebildet wird, so bereitgestellt, dass die Oberfläche des Halbleitersubstrats 200 und der Gate-Elektroden 304 bedeckt wird. Des Weiteren sind Kontakt-Vias 212, die den Isolationsfilm 210 durchdringen, auf den oben beschriebenen aktiven n-Typ-Gebieten 204 bereitgestellt. In den Kontakt-Vias 212 sind Metallfilme aus Wolfram (W) oder dergleichen eingebettet.
  • Dann werden die Source-/Drain-Elektroden 300, die elektrisch mit den Kontakt-Vias 212 verbunden sind, auf dem Isolationsfilm 210 bereitgestellt. Die Source-/Drain-Elektroden 300 beinhalten zum Beispiel Metallfilme aus Kupfer (Cu) oder dergleichen.
  • Ferner wird ein Isolationsfilm 214, der durch einen Siliciumoxidfilm, ein Harz aus Polyimid oder dergleichen gebildet wird, bereitgestellt, um den Isolationsfilm 210 und die Source-/Drain-Elektroden 300 zu bedecken. Zudem wird der Metallfilm 306 oberhalb der Source-/Drain-Elektroden 300 und auf dem Isolationsfilm 214 bereitgestellt. Dieser Metallfilm 306 wird durch zum Beispiel Plattieren mit einem Metallfilm aus Cu, Au, Nickel (Ni), Aluminium (Al) oder dergleichen gebildet. Wie zuvor beschrieben, wird der Metallfilm 306 so bereitgestellt, dass er mit den Source-/Drain-Elektroden 300 überlappt, wodurch die Parallelplattenkondensatoren 108 gebildet werden. Des Weiteren ist ein Endteil des Metallfilms 306 zum Beispiel durch die Kontakt-Vias 212 mit der Verdrahtungsschicht 320 verbunden und durch die Kontakt-Vias 212 und die Verdrahtungsschicht 320 elektrisch mit dem Elektrodenpad 310 für den ersten Anschluss 102 verbunden.
  • Es wird angemerkt, dass die Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform nicht darauf beschränkt ist, die in 4 gezeigte Querschnittsstruktur aufzuweisen, und mit (nicht gezeigten) anderen Schichten versehen sein kann. Zudem wurde die Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform als die FETs 100, die auf dem SOI-Substrat in der obigen Beschreibung bereitgestellt sind, aufweisend beschrieben, aber sie ist nicht darauf beschränkt und kann zum Beispiel Verbindungs(wie etwa GaAs)-basierte FETs aufweisen. Ferner ist das Material jeder oben erwähnten Schicht der Halbleitereinrichtung 10 beispielhaft und das existierende Material, das in der Halbleitereinrichtung 10 verwendet wird, kann für jede oben beschriebene Schicht verwendet werden. Des Weiteren werden die Form, Dicke und dergleichen jeder Schicht bevorzugt wie angemessen gemäß den für die Halbleitereinrichtung 10 erforderten Charakteristiken gewählt.
  • Zudem kann die Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform durch Verwenden eines Verfahrens, einer Einrichtung und Bedingungen, die zum Herstellen einer allgemeinen Halbleitereinrichtung und eines Halbleitergehäuses verwendet werden, hergestellt werden. Zum Beispiel kann die Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform durch Verwenden eines Sputter-Verfahrens, eines Chemische-Gasphasenabscheidung(CVD)-Verfahrens, eines Fotolithografieverfahrens, eines Ätzverfahrens, eines Chemisch-mechanisches-Polieren(CMP)-Verfahrens, einer Metallplattierung und dergleichen wie angemessen hergestellt werden. Mit anderen Worten kann die Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform einfach und kostengünstig hergestellt werden, indem der existierende Halbleitereinrichtungsherstellungsprozess verwendet wird.
  • <Beispiele>
  • Die Einzelheiten der einen Ausführungsform der vorliegenden Offenbarung wurden oben beschrieben. Als Nächstes wird die eine Ausführungsform der vorliegenden Offenbarung spezieller gezeigt, indem spezielle Beispiele gezeigt werden. Es wird angemerkt, dass die unten gezeigten Beispiele lediglich Beispiele für die eine Ausführungsform der vorliegenden Offenbarung sind und die eine Ausführungsform der vorliegenden Offenbarung nicht auf die folgenden Beispiele beschränkt ist.
  • Die Spannungswerte, die an die FETs 100 der jeweiligen Stufen in den Halbleitereinrichtungen 10 und 10a aus Beispiel 1 und Beispiel 2, die der Ausführungsform der vorliegenden Offenbarung entsprechen, und in einer Halbleitereinrichtung 90 eines Vergleichsbeispiels angelegt wurden, wurden untersucht. Nachfolgend werden die Halbleitereinrichtungen 10, 10a und 90 gemäß den Beispielen 1 und 2 und dem Vergleichsbeispiel beschrieben.
  • (Beispiel 1)
  • Beispiel 1 ist die Halbleitereinrichtung 10, wie in 2 gezeigt. Insbesondere weist die Halbleitereinrichtung 10 gemäß Beispiel 1 eine mehrstufige Konfiguration aus 10 FETs 100 auf und weist einen Metallfilm 306 auf, der oberhalb der Source-/Drain-Elektroden 300 dieser FETs 100 platziert ist und die Form eines rechtwinkligen gleichschenkligen Dreiecks aufweist, wie in 2 gezeigt ist. Zudem überlappt dieser Metallfilm 306 die Source-/Drain-Elektroden 300a bis h von der Source-/Drain-Elektrode 300a des FET 100a der ersten Stufe bis zu der Source-/Drain-Elektrode 300h, die von dem FET 100q der siebten Stufe und dem FET 100h der achten Stufe geteilt wird.
  • (Beispiel 2)
  • Beispiel 2 ist die Halbleitereinrichtung 10a, wie in 3 gezeigt. Insbesondere ist Beispiel 2 Beispiel 1 ähnlich, mit der Ausnahme, dass ein Metallfilm 306a eine Form aufweist, die sich von jener des Metallfilms 306 aus Beispiel 1 unterscheidet. Mit anderen Worten weist der Metallfilm 306a der Halbleitereinrichtung 10a gemäß Beispiel 2 die Form eines rechtwinkligen gleichschenkligen Dreiecks ähnlich jener des Metallfilms 306 aus Beispiel 1 auf, aber weist eine Form auf, bei der die Hypotenuse des rechtwinkligen gleichschenkligen Dreiecks durch einen Polygonzug 308 ersetzt ist. Der Polygonzug 308 ist ein Polygonzug, bei dem zwei gerade Linien kombiniert sind, und weist eine Form auf, die einer exponentiellen Kurve folgt. Insbesondere schneiden sich die oben beschriebenen zwei geraden Linien des Polygonzugs 308 bei den Koordinaten, die von der Spitze eines rechten Winkels 330 des oben beschriebenen rechtwinkligen gleichschenkligen Dreiecks um eine Länge, die 30 % der Länge von Seiten 340a und 340b entspricht, die den rechten Winkel 330 einschließen, in der X-Richtung und der X-Richtung parallelverschoben sind.
  • <Vergleichsbeispiel>
  • Die Halbleitereinrichtung 90 gemäß dem Vergleichsbeispiel ist jener des Beispiels 1 ähnlich, mit der Ausnahme, dass der Metallfilm 306 aus Beispiel 1 nicht bereitgestellt ist.
  • Die Werte der an die FETs 100 und 900 angelegten Spannungen der jeweiligen Stufen in den Halbleitereinrichtungen 10, 10a und 90 gemäß dem oben erwähnten Beispiel 1, Beispiel 2 und Vergleichsbeispiel wurden unter Verwendung eines Schaltkreissimulators untersucht. Diese Ergebnisse werden unter Bezugnahme auf die 5, 6 und 8 beschrieben. 5 ist ein Graph, der die Spannungswerte zeigt, die an die FETs 100 der jeweiligen Stufen der Halbleitereinrichtung 10 gemäß dem Beispiel 1 angelegt werden, und 6 ist ein Graph, der die Spannungswerte zeigt, die an die FETs 100 der jeweiligen Stufen der Halbleitereinrichtung 10a gemäß dem Beispiel 2 angelegt werden. Des Weiteren ist 8 ein Graph, der die Spannungswerte zeigt, die an die FETs 900 der jeweiligen Stufen der Halbleitereinrichtung 90 gemäß dem Vergleichsbeispiel angelegt werden. Insbesondere gibt die horizontale Achse in 5, 6 und 8 die Stapelzahl des FET 900 an und gibt die vertikale Achse die angelegte Spannung an. Es wird angemerkt, dass die Stapelzahl des FET 100 (900) jedem der FETs 100 (900) so zugewiesen wird, dass die Zahl sequenziell von der Seite eines ersten Anschlusses 102 (902) zu der Seite eines zweiten Anschlusses 104 (904) zunimmt. Zudem sind die Skalen für die vertikalen und horizontalen Achsen aus 5, 6 und 8 auf das gleiche Intervall festgelegt, so dass die Zeichnungen miteinander verglichen werden können.
  • Bei Beispiel 1, wie in 5 gezeigt, ändern sich die Spannungen gemäß der Stapelzahl des FET 100 und eine Spannungsdifferenz zwischen dem FET 100 der ersten Stufe, an den die höchste Spannung angelegt wird, und den FET 100 der vierten Stufe, an den die niedrigste Spannung angelegt wird, ist geringer als die Spannungsdifferenz bei dem Vergleichsbeispiel in 8. Auch bei Beispiel 2, wie in 6 gezeigt, ändern sich ferner, ähnlich dem Beispiel 1, die Spannungen gemäß der Stapelzahl des FET 100 und eine Spannungsdifferenz zwischen dem FET 100 der zehnten Stufe, an den die höchste Spannung angelegt wird, und den FET 100 der vierten Stufe, an den die niedrigste Spannung angelegt wird, ist geringer als die Spannungsdifferenz bei dem Vergleichsbeispiel in 8. Mit anderen Worten kann gesagt werden, dass die an die FETs 100 der jeweiligen Stufen angelegten Spannungen in Beispielen 1 und 2 gleichmäßiger als jene des Vergleichsbeispiels gemacht werden. Daher wurde herausgefunden, dass die an die FETs 100 der jeweiligen Stufen angelegten Spannungswerte gleichmäßig gemacht werden können, indem der Metallfilm 306 oder 306a bereitgestellt wird, mit anderen Worten, indem die Kondensatoren 108 bereitgestellt werden.
  • «3. Zusammenfassung»
  • Wie oben beschrieben, ist bei der Halbleitereinrichtung 10 gemäß der Ausführungsform der vorliegenden Offenbarung jeder der mehreren Kondensatoren 108 zwischen dem ersten Anschluss 102 und jedem Knoten, der zwischen zwei aneinander angrenzenden FETs 100 positioniert ist, bereitgestellt und ist die Kapazität von jedem der Kondensatoren 108 auf einen geeigneten Wert festgelegt. Dementsprechend können die an die FETs 100 der jeweiligen Stufen angelegten Spannung gleichmäßig gemacht werden. Daher gibt es gemäß der vorliegenden Ausführungsform keinen FET 100, an den lokal eine hohe Spannung angelegt wird. Dementsprechend gibt es keine Begrenzung der Stehspannung der Halbleitereinrichtung 10 von dem FET 100, an den eine hohe Spannung lokal angelegt wird und die Stehspannung kann gemäß der Stapelzahl des FET 100 effektiv verbessert werden. Da eine gewünschte Stehspannung ohne Verwendungen vieler FETs 100 erhalten werden kann, ist es des Weiteren gemäß der vorliegenden Ausführungsform möglich, die Vergrößerung der Chipfläche der Halbleitereinrichtung 10 zu vermeiden und eine Zunahme der Herstellungskosten zu unterdrücken.
  • Zudem wird die Kapazität von jedem der Kondensatoren 108 bei der vorliegenden Ausführungsform bevorzugt mit zunehmender Stapelzahl der FETs 100, die mit diesen Kondensatoren 108 verbunden sind, sequenziell kleiner. Auf diese Weise können die an die FETs 100 der jeweiligen Stufen angelegten Spannung gleichmäßig gemacht werden. Ferner werden gemäß der vorliegenden Ausführungsform die Kapazitäten der Kondensatoren 108, die mit den FETs 100 der jeweiligen Stufen verbunden sind, bevorzugt sequenziell reduziert, um den Übergang der Spannungen mit zunehmender Stapelzahl des FET zu bewältigen.
  • Da die oben beschriebenen mehreren Kondensatoren 108 durch Bereitstellen des Metallfilms 306 oberhalb der Source-/Drain-Elektroden 300 der jeweiligen FETs 100 gebildet werden können, müssen bei der vorliegenden Ausführungsform die Struktur und die Anordnung der FETs 100 nicht geändert werden, weil die Kondensatoren 108 auf diese Weise bereitgestellt werden. Mit anderen Worten ist es bei der vorliegenden Ausführungsform möglich, die drastische Änderung der Schaltkreiskonfiguration und der Layoutkonfiguration der Halbleitereinrichtung zu vermeiden, weil die Schaltkreiskonfiguration und die Layoutkonfiguration der existierenden Halbleitereinrichtung so verwendet werden können, wie sie sind. Außerdem kann gemäß der vorliegenden Ausführungsform die Flexibilität der Vorrichtungsgestaltung der FETs 100 und dergleichen wie bevor beibehalten werden.
  • Zudem kann die Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform durch Verwenden eines Verfahrens, einer Einrichtung und Bedingungen, die zum Herstellen einer allgemeinen Halbleitereinrichtung und eines Halbleitergehäuses verwendet werden, hergestellt werden. Mit anderen Worten kann die Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform einfach und kostengünstig hergestellt werden, indem der existierende Halbleitereinrichtungsherstellungsprozess verwendet wird.
  • Zudem können die Kapazitätswerte der Kondensatoren 109 bei der vorliegenden Ausführungsform geeignet gemacht werden, indem der Überlappungsbereich des oben beschriebenen Metallfilms 306 und jeder der Source-/Drain-Elektroden 300 der FETs 100 geeignet festgelegt werden.
  • Ferner kann gemäß der vorliegenden Ausführungsform der Durchgangsverlust des Hochfrequenzsignals in der Halbleitereinrichtung 10 verringert werden. Der oben beschriebene Durchgangsverlust korreliert mit dem synthetischen Wert der EIN-Widerstände (der Widerstände, wenn sich die FETs 100 in dem EIN-Zustand befinden) der jeweiligen FETs 100, die in der Halbleitereinrichtung 10 bereitgestellt sind, und dem synthetischen Wert der AUS-Kapazitäten (der Kapazitäten, wenn sich die FETs 100 in dem AUS-Zustand befinden). Da es nicht notwendig ist, die Stapelzahl des FET 100 stark zu erhöhen, kann bei dieser Ausführungsform eine Zunahme des synthetischen Wertes der EIN-Widerstände und der AUS-Widerstände der mehreren FETs 100 der Halbleitereinrichtung 10 unterdrückt werden. Infolgedessen kann der Durchgangsverlust des Hochfrequenzsignals in der Halbleitereinrichtung 10 verringert werden. Zudem können die an die FETs 100 der jeweiligen Stufen angelegten Spannungen gemäß der vorliegenden Ausführungsform durch Bereitstellen der Kondensatoren 108 gleichmäßig gemacht werden und stabilisiert werden, so dass die Verzerrungscharakteristiken des Hochfrequenzsignals verbessert werden können.
  • Es wird angemerkt, dass, wie zuvor beschrieben, die Halbleitereinrichtung 10 gemäß der Ausführungsform der vorliegenden Offenbarung auf eine Endgeräteeinrichtung angewandt werden kann, wie etwa ein portables Telefon, ein Personal-Handyphone-System(PHS)-Telefon, ein Smartphone, eine Persönlicher-digitaler-Assistent(PDA)-Einrichtung mit einer Kommunikationsfunktion, eine Persönlicher-Computer-Einrichtung vom Tablet-Typ, eine Persönlicher-Computer-Einrichtung vom Notebook-Typ und dergleichen. Bevorzugt kann die Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform auf eine Endgeräteeinrichtung angewandt werden, die eine Drahtloskommunikation unter Verwendung einer Frequenz von 3 GHz oder weniger durchführt.
  • Des Weiteren kann die Halbleitereinrichtung 10 gemäß der vorliegenden Ausführungsform zusammen mit einem Demultiplexer (Duplexer), einem Filter, einem Verstärker, einer Hochfrequenzkomponente, wie etwa einem Frequenzwandler, einer Signalverarbeitungseinrichtung, wie etwa eines Basisbandschaltkreises, einer Arithmetikeinrichtung, wie etwa einer zentralen Verarbeitungseinheit (CPU) und dergleichen auf demselben Substrat montiert sein. Alternativ dazu kann die Halbleitereinrichtung 10 zusammen mit der oben erwähnten Hochfrequenzkomponente, Signalverarbeitungseinrichtung, Arithmetikeinrichtung und dergleichen in dasselbe Modul eingebunden sein.
  • «4. Ergänzung»
  • Obwohl die bevorzugten Ausführungsformen der vorliegenden Offenbarung zuvor ausführlich unter Bezugnahme auf die begleitenden Zeichnungen beschrieben wurden, ist der technische Umfang der vorliegenden Offenbarung nicht auf diese Beispiele beschränkt. Es ist offensichtlich, dass ein Durchschnittsfachmann im Bereich der vorliegenden Offenbarung zu verschiedenen Änderungsbeispielen oder Modifikationsbeispielen innerhalb des Schutzumfangs der in den Ansprüchen beschriebenen technischen Idee gelangen kann, und es versteht sich, dass diese natürlich ebenfalls innerhalb des technischen Schutzumfangs der vorliegenden Offenbarung liegen.
  • Zudem sind die in dieser Beschreibung beschriebenen Effekte lediglich veranschaulichend oder beispielhaft und sind nicht beschränkt. Das heißt, die Technologie gemäß der vorliegenden Offenbarung kann andere Effekte, die einem Fachmann aus der Beschreibung dieser Spezifikation ersichtlich werden, zusammen mit den oben beschriebenen Effekten oder anstelle der oben beschriebenen Effekte Effekten einsetzen.
  • Es wird angemerkt, dass die folgenden Konfigurationen ebenfalls innerhalb des technischen Schutzumfangs der vorliegenden Offenbarung liegen.
    • (1) Eine Halbleitereinrichtung, die Folgendes beinhaltet:
      • einen ersten Anschluss, an den ein Hochfrequenzsignal geliefert wird;
      • einen zweiten Anschluss, an dem das Hochfrequenzsignal ausgegeben wird;
      • ein erstes, zweites und drittes Schalterelement, die zwischen dem ersten Anschluss und dem zweiten Anschluss elektrisch in Reihe verbunden sind;
      • einen ersten Kondensator, der zwischen dem ersten Anschluss und einem ersten Knoten zwischen dem ersten Schalterelement und dem zweiten Schalterelement bereitgestellt ist; und
      • einen zweiten Kondensator, der zwischen dem ersten Anschluss und einem zweiten Knoten zwischen dem zweiten Schalterelement und dem dritten Schalterelement bereitgestellt ist,
      • wobei die Kapazität des ersten Kondensators größer als die Kapazität des zweiten Kondensators ist.
    • (2) Die Halbleitereinrichtung gemäß (1), wobei der erste Kondensator durch eine Elektrode des ersten Schalterelements, die auf einem Halbleitersubstrat bereitgestellt ist, und einen ersten Metallfilm, der oberhalb einer Elektrode des ersten Schalterelements durch einen Isolationsfilm bereitgestellt ist, gebildet ist, und wobei der zweite Kondensator durch eine Elektrode des zweiten Schalterelements, die auf dem Halbleitersubstrat bereitgestellt ist, und einen zweiten Metallfilm, der oberhalb einer Elektrode des zweiten Schalterelements durch den Isolationsfilm bereitgestellt ist, gebildet ist.
    • (3) Die Halbleitereinrichtung gemäß (2), wobei die Fläche des ersten Metallfilms bei Betrachtung von der Oberseite des Halbleitersubstrats größer als die Fläche des zweiten Metallfilms ist.
    • (4) Die Halbleitereinrichtung gemäß (2) oder (3), wobei der erste und zweite Metallfilm bei derselben Schicht in einer laminierten Struktur positioniert sind, die auf das Halbleitersubstrat laminiert ist.
    • (5) Die Halbleitereinrichtung gemäß (4), wobei der erste und zweite Metallfilm miteinander gekoppelt sind, um einen Metallfilm zu bilden.
    • (6) Die Halbleitereinrichtung gemäß (2), wobei der erste und zweite Metallfilm bei unterschiedlichen Schichten in einer laminierten Struktur positioniert sind, die auf das Halbleitersubstrat laminiert ist.
    • (7) Die Halbleitereinrichtung gemäß einem von (1) bis (6), wobei das erste, zweite und dritte Schalterelement Feldeffekttransistoren sind.
    • (8) Eine Halbleitereinrichtung, die Folgendes beinhaltet:
      • einen ersten Anschluss, an den ein Hochfrequenzsignal geliefert wird;
      • einen zweiten Anschluss, an dem das Hochfrequenzsignal ausgegeben wird;
      • mehrere Schalterelemente, die zwischen dem ersten Anschluss und dem zweiten Anschluss elektrisch in Reihe verbunden sind; und
      • mehrere Kondensatoren, die jeweils zwischen dem ersten Anschluss und jedem Knoten zwischen zwei der Schalterelemente, die aneinander angrenzen, bereitgestellt sind,
      • wobei die Kapazitäten der jeweiligen Kondensatoren beginnend von dem ersten Anschluss sequenziell in der Reihenfolge der Schalterelemente, die mit den Kondensatoren verbunden sind, kleiner werden.
    • (9) Die Halbleitereinrichtung gemäß (8), wobei die Kapazitäten der jeweiligen Kondensatoren beginnend von dem ersten Anschluss sequenziell in der Reihenfolge der Schalterelemente, die mit den Kondensatoren verbunden sind, exponentiell kleiner werden.
    • (10) Die Halbleitereinrichtung gemäß (8) oder (9), wobei die jeweiligen Kondensatoren durch eine Elektrode der jeweiligen Schalterelemente, die auf einem Halbleitersubstrat bereitgestellt sind, und jeweilige Metallfilme, die oberhalb der einen Elektroden der jeweiligen Schalterelement durch einen Isolationsfilm bereitgestellt sind, gebildet sind.
    • (11) Die Halbleitereinrichtung gemäß (10), wobei Überlappungsbereiche der Metallfilme und der jeweiligen Elektroden sequenziell beginnend von dem ersten Anschluss in der Reihenfolge der Schalterelemente für die Elektroden kleiner werden.
    • (12) Die Halbleitereinrichtung gemäß (10) oder (11), wobei die jeweiligen Metallfilme bei derselben Schicht in einer laminierten Struktur positioniert sind, die auf das Halbleitersubstrat laminiert ist.
    • (13) Die Halbleitereinrichtung gemäß (12), wobei die jeweiligen Metallfilme miteinander gekoppelt sind, um einen integrierten Metallfilm zu bilden.
    • (14) Die Halbleitereinrichtung gemäß (13), wobei der integrierte Metallfilm eine Form eines rechtwinkligen Dreiecks aufweist.
    • (15) Die Halbleitereinrichtung gemäß (14), wobei eine Hypotenuse des richtwinkligen Dreiecks ein Polygonzug ist.
    • (16) Die Halbleitereinrichtung gemäß (10), wobei die jeweiligen Metallfilme bei unterschiedlichen Schichten in einer laminierten Struktur positioniert sind, die auf das Halbleitersubstrat laminiert ist.
    • (17) Ein Hochfrequenzmodul, das Folgendes beinhaltet:
      • eine Halbleitereinrichtung, die Folgendes beinhaltet:
        • einen ersten Anschluss, an den ein Hochfrequenzsignal geliefert wird;
        • einen zweiten Anschluss, an dem das Hochfrequenzsignal ausgegeben wird;
        • ein erstes, zweites und drittes Schalterelement, die zwischen dem ersten Anschluss und dem zweiten Anschluss elektrisch in Reihe verbunden sind;
        • einen ersten Kondensator, der zwischen dem ersten Anschluss und einem ersten Knoten zwischen dem ersten Schalterelement und dem zweiten Schalterelement bereitgestellt ist; und
        • einen zweiten Kondensator, der zwischen dem ersten Anschluss und einem zweiten Knoten zwischen dem zweiten Schalterelement und dem dritten Schalterelement bereitgestellt ist,
        • wobei die Kapazität des ersten Kondensators größer als die Kapazität des zweiten Kondensators ist; und
      • wenigstens eine Hochfrequenzkomponente, eine Signalverarbeitungseinrichtung und eine Arithmetikeinrichtung.
  • Bezugszeichenliste
    • 10, 10a,
    90 Halbleitereinrichtung
    100, 100a bis j, 900
    FET
    102, 902
    Erster Anschluss
    104, 904
    Zweiter Anschluss
    106, 906
    Dritter Anschluss
    108, 108a bis c
    Kondensator
    200
    Halbleitersubstrat
    202
    Aktives Gebiet
    204
    Aktives n-Typ-Gebiet
    206
    Aktives p-Typ-Gebiet
    208, 210, 214
    Isolationsfilm
    212
    Kontakt-Via
    216
    Stützsubstrat
    218
    BOX-Schicht
    300, 300a bis k
    Source-/Drain-Elektrode
    304
    Gate-Elektrode
    306, 306a
    Metallfilm
    308
    Polygonzug
    310, 312
    Elektrodenpad
    320
    Verdrahtungsschicht
    330
    Rechter Winkel
    340a, 340b
    Seite
    910
    Parasitäre Kapazität
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP H11136111 [0004]

Claims (17)

  1. Halbleitereinrichtung, die Folgendes umfasst: einen ersten Anschluss, an den ein Hochfrequenzsignal geliefert wird; einen zweiten Anschluss, an dem das Hochfrequenzsignal ausgegeben wird; ein erstes, zweites und drittes Schalterelement, die zwischen dem ersten Anschluss und dem zweiten Anschluss elektrisch in Reihe verbunden sind; einen ersten Kondensator, der zwischen dem ersten Anschluss und einem ersten Knoten zwischen dem ersten Schalterelement und dem zweiten Schalterelement bereitgestellt ist; und einen zweiten Kondensator, der zwischen dem ersten Anschluss und einem zweiten Knoten zwischen dem zweiten Schalterelement und dem dritten Schalterelement bereitgestellt ist, wobei die Kapazität des ersten Kondensators größer als die Kapazität des zweiten Kondensators ist.
  2. Halbleitereinrichtung nach Anspruch 1, wobei der erste Kondensator durch eine Elektrode des ersten Schalterelements, die auf einem Halbleitersubstrat bereitgestellt ist, und einen ersten Metallfilm, der oberhalb einer Elektrode des ersten Schalterelements durch einen Isolationsfilm bereitgestellt ist, gebildet ist, und wobei der zweite Kondensator durch eine Elektrode des zweiten Schalterelements, die auf dem Halbleitersubstrat bereitgestellt ist, und einen zweiten Metallfilm, der oberhalb einer Elektrode des zweiten Schalterelements durch den Isolationsfilm bereitgestellt ist, gebildet ist.
  3. Halbleitereinrichtung nach Anspruch 2, wobei eine Fläche des ersten Metallfilms bei Betrachtung von einer Oberseite des Halbleitersubstrats größer als eine Fläche des zweiten Metallfilms ist.
  4. Halbleitereinrichtung nach Anspruch 2, wobei der erste und zweite Metallfilm bei einer gleichen Schicht in einer laminierten Struktur positioniert sind, die auf das Halbleitersubstrat laminiert ist.
  5. Halbleitereinrichtung nach Anspruch 4, wobei der erste und zweite Metallfilm miteinander gekoppelt sind, um einen Metallfilm zu bilden.
  6. Halbleitereinrichtung nach Anspruch 2, wobei der erste und zweite Metallfilm bei unterschiedlichen Schichten in einer laminierten Struktur positioniert sind, die auf das Halbleitersubstrat laminiert ist.
  7. Halbleitereinrichtung nach Anspruch 1, wobei das erste, zweite und dritte Schalterelement Feldeffekttransistoren sind.
  8. Halbleitereinrichtung, die Folgendes umfasst: einen ersten Anschluss, an den ein Hochfrequenzsignal geliefert wird; einen zweiten Anschluss, an dem das Hochfrequenzsignal ausgegeben wird; mehrere Schalterelemente, die zwischen dem ersten Anschluss und dem zweiten Anschluss elektrisch in Reihe verbunden sind; und mehrere Kondensatoren, die jeweils zwischen dem ersten Anschluss und jedem Knoten zwischen zwei der Schalterelemente, die aneinander angrenzen, bereitgestellt sind, wobei die Kapazitäten der jeweiligen Kondensatoren beginnend von dem ersten Anschluss sequenziell in der Reihenfolge der Schalterelemente, die mit den Kondensatoren verbunden sind, kleiner werden.
  9. Halbleitereinrichtung nach Anspruch 8, wobei die Kapazitäten der jeweiligen Kondensatoren beginnend von dem ersten Anschluss sequenziell in der Reihenfolge der Schalterelemente, die mit den Kondensatoren verbunden sind, exponentiell kleiner werden.
  10. Halbleitereinrichtung nach Anspruch 8, wobei die jeweiligen Kondensatoren durch eine Elektrode der jeweiligen Schalterelemente, die auf einem Halbleitersubstrat bereitgestellt sind, und jeweilige Metallfilme, die oberhalb der einen Elektroden der jeweiligen Schalterelement durch einen Isolationsfilm bereitgestellt sind, gebildet sind.
  11. Halbleitereinrichtung nach Anspruch 10, wobei Überlappungsbereiche der Metallfilme und der jeweiligen Elektroden sequenziell beginnend von dem ersten Anschluss in der Reihenfolge der Schalterelemente für die Elektroden kleiner werden.
  12. Halbleitereinrichtung nach Anspruch 10, wobei die jeweiligen Metallfilme bei einer gleichen Schicht in einer laminierten Struktur positioniert sind, die auf das Halbleitersubstrat laminiert ist.
  13. Halbleitereinrichtung nach Anspruch 12, wobei die jeweiligen Metallfilme miteinander gekoppelt sind, um einen integrierten Metallfilm zu bilden.
  14. Halbleitereinrichtung nach Anspruch 13, wobei der integrierte Metallfilm eine Form eines rechtwinkligen Dreiecks aufweist.
  15. Halbleitereinrichtung nach Anspruch 14, wobei eine Hypotenuse des richtwinkligen Dreiecks ein Polygonzug ist.
  16. Halbleitereinrichtung nach Anspruch 10, wobei die jeweiligen Metallfilme bei unterschiedlichen Schichten in einer laminierten Struktur positioniert sind, die auf das Halbleitersubstrat laminiert ist.
  17. Modul, das Folgendes umfasst: eine Halbleitereinrichtung, die Folgendes beinhaltet: einen ersten Anschluss, an den ein Hochfrequenzsignal geliefert wird; einen zweiten Anschluss, an dem das Hochfrequenzsignal ausgegeben wird; ein erstes, zweites und drittes Schalterelement, die zwischen dem ersten Anschluss und dem zweiten Anschluss elektrisch in Reihe verbunden sind; einen ersten Kondensator, der zwischen dem ersten Anschluss und einem ersten Knoten zwischen dem ersten Schalterelement und dem zweiten Schalterelement bereitgestellt ist; und einen zweiten Kondensator, der zwischen dem ersten Anschluss und einem zweiten Knoten zwischen dem zweiten Schalterelement und dem dritten Schalterelement bereitgestellt ist, wobei die Kapazität des ersten Kondensators größer als die Kapazität des zweiten Kondensators ist; und wenigstens eine Hochfrequenzkomponente, eine Signalverarbeitungseinrichtung und eine Arithmetikeinrichtung.
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