JP2012028977A - 付加容量付電界効果トランジスタ及び半導体スイッチ回路 - Google Patents
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Abstract
【課題】耐入力電力特性の悪化を招くことなく、櫛型ゲート構造の電界効果トランジスタと同等の歪み特性を得ることができるミアンダ形状のマルチゲート構造を有する電界効果トランジスタを提供する。
【解決手段】ミアンダ形状のマルチゲート構造のレイアウト有する電界効果トランジスタにおいて、第1乃至第の3ゲート電極24a〜24cは、ドレイン電極21を構成する分割電極21−1〜21−3とソース電極22を構成する分割電極22−1〜22−3の間に、互いに平行するようにして配設されると共に、第1のゲート電極24aには、ドレイン連結部21aと平行に対向する第1及び第2のドレイン側付加容量電極片25a,25bが突出形成され、また、第3のゲート電極24cには、ソース連結部22aと平行に対向する第1及び第2のソース側付加容量電極片26a,26bが突出形成され、それぞれ付加容量Cadd/2が生ずるようになっている。
【選択図】図1
【解決手段】ミアンダ形状のマルチゲート構造のレイアウト有する電界効果トランジスタにおいて、第1乃至第の3ゲート電極24a〜24cは、ドレイン電極21を構成する分割電極21−1〜21−3とソース電極22を構成する分割電極22−1〜22−3の間に、互いに平行するようにして配設されると共に、第1のゲート電極24aには、ドレイン連結部21aと平行に対向する第1及び第2のドレイン側付加容量電極片25a,25bが突出形成され、また、第3のゲート電極24cには、ソース連結部22aと平行に対向する第1及び第2のソース側付加容量電極片26a,26bが突出形成され、それぞれ付加容量Cadd/2が生ずるようになっている。
【選択図】図1
Description
本発明は、電界効果トランジスタに係り、特に、耐入力電力特性、歪み特性の向上等を図ったものに関する。
近年、世界中のいたる所で通信可能な携帯端末の開発が盛んになってきており、それに伴い、小型、かつ、安価な高周波切替用スイッチの開発が求められている。高周波信号の送信、受信を切り替える高周波用のスイッチに求められる電気的特性としては、低損失、かつ、低電圧動作(低消費電力)、低歪み特性を主たるものとして挙げることができる。
近年の携帯端末における多バンド化に伴い、高周波切替用スイッチの回路規模も大きくなるが、特に、低歪み特性の仕様を満足するのは年々困難になりつつある。先の低損失等の要求を満足するには、高周波信号を切り替える半導体スイッチのパワーハンドリング能力を上げることが有効な手段である。
近年の携帯端末における多バンド化に伴い、高周波切替用スイッチの回路規模も大きくなるが、特に、低歪み特性の仕様を満足するのは年々困難になりつつある。先の低損失等の要求を満足するには、高周波信号を切り替える半導体スイッチのパワーハンドリング能力を上げることが有効な手段である。
一般に、最大パワーハンドリング能力Pmaxと半導体スイッチに使用されている電界効果トランジスタ(FET)の段数(n)、FETのピンチオフ電圧(Vp)、切替電圧(Vctl)との間には、下記する式1に表されるような関係があることが知られている。
Pmax=2{n×(Vp−Vctl)}2/Z0・・・式1
なお、式1において、Z0は、負荷インピーダンスであり、一般的に50Ωである。
つまり、最大パワーハンドリング能力Pmaxを上げるためには、FETの段数nを増加する、ピンチオフ電圧Vpを浅くする、切替電圧Vctlを高くすることが考えられる。
しかしながら、段数nを単純に増加する場合、FETのオン抵抗が増加するため、挿入損失が悪化してしまう。この挿入損失を、段数nを増加する前後で同等とするためには、段数nと同様にFETのゲート幅もn倍にする必要があり、このため、チップ面積は段数増加に伴い更に大きくなり、コストアップを招くこととなる。
つまり、最大パワーハンドリング能力Pmaxを上げるためには、FETの段数nを増加する、ピンチオフ電圧Vpを浅くする、切替電圧Vctlを高くすることが考えられる。
しかしながら、段数nを単純に増加する場合、FETのオン抵抗が増加するため、挿入損失が悪化してしまう。この挿入損失を、段数nを増加する前後で同等とするためには、段数nと同様にFETのゲート幅もn倍にする必要があり、このため、チップ面積は段数増加に伴い更に大きくなり、コストアップを招くこととなる。
また、ピンチオフ電圧Vpを浅くした場合、FETのオン抵抗増加によって挿入損失は悪化するため、極端に浅くすることはできない。
さらに、切替電圧Vctlは、低消費電力を実現する観点からその低電圧化が要求されており、安易に高くすることは出来ない。例えば、切替電圧Vctlを高くする方法としては、昇圧回路を搭載することは有効な手段であるが、昇圧回路分だけチップサイズが大きくなってしまい、チップサイズ増加によるコストアップや、動作電流の増加による消費電力の増加を招くという欠点がある。
さらに、切替電圧Vctlは、低消費電力を実現する観点からその低電圧化が要求されており、安易に高くすることは出来ない。例えば、切替電圧Vctlを高くする方法としては、昇圧回路を搭載することは有効な手段であるが、昇圧回路分だけチップサイズが大きくなってしまい、チップサイズ増加によるコストアップや、動作電流の増加による消費電力の増加を招くという欠点がある。
そのため、FETの段数をさほど増加させることなく、最大パワーハンドリング能力の向上を図る上で、FETのゲート電極とソース電極、又は、ゲート電極とドレイン電極間に付加容量を接続する手法が知られている。
図7には、上述のような付加容量を接続することにより最大パワーハンドリング能力の向上を図った半導体スイッチ回路の構成例が示されており、以下、同図を参照しつつ、この半導体スイッチ回路について説明する。
図7には、上述のような付加容量を接続することにより最大パワーハンドリング能力の向上を図った半導体スイッチ回路の構成例が示されており、以下、同図を参照しつつ、この半導体スイッチ回路について説明する。
この半導体スイッチ回路は、入力端子1と出力端子2との間に、3つのFET5a、5b、5cが直列接続されて設けられる一方、出力端子2とグランドとの間に、3つのFET6a、6b、6cと直流阻止用キャパシタ11が直列接続されて設けられたものとなっている。
また、FET5aのゲートと入力端子1との間には、付加キャパシタ9aが、FET5cのゲートと出力端子2との間には、付加キャパシタ9cが、FET6aのゲートと出力端子2との間には、付加キャパシタ10aが、FET6cのゲートと直流阻止用キャパシタ11との間には、付加キャパシタ10cが、それぞれ接続されて設けられている。
また、FET5aのゲートと入力端子1との間には、付加キャパシタ9aが、FET5cのゲートと出力端子2との間には、付加キャパシタ9cが、FET6aのゲートと出力端子2との間には、付加キャパシタ10aが、FET6cのゲートと直流阻止用キャパシタ11との間には、付加キャパシタ10cが、それぞれ接続されて設けられている。
かかる構成において、第1の制御端子3に電圧信号Vc1として論理値Highに相当する電圧を、第2の制御端子4に電圧信号Vc2として論理値Lowに相当する電圧を、それぞれ印加すると、3つのFET5a、5b、5cがオン状態となる一方、3つのFET6a、6b、6cはオフ状態となり、入力端子1に入力された高周波信号は出力端子2に出力されることとなる。
また、第1の制御端子3に電圧信号Vc1として論理値Lowに相当する電圧を、第2の制御端子4に電圧信号Vc2として論理値Highに相当する電圧を、それぞれ印加すると、3つのFET5a、5b、5cがオフ状態となる一方、3つのFET6a、6b、6cはオン状態となる。その結果、入力端子1から出力端子2へリークする高周波信号は、FET6a、6b、6c、及び、直流阻止用キャパシタ11を介してグランドへ流れ込み、出力端子2への高周波信号のリークが低減されることとなる。
付加キャパシタ9a、9c、10a、10cは、オフ状態にあるFETに、より高いピーク値を有する高周波信号が入力された場合に、FETがオフ状態を維持できなくなることを防止する機能を有しており、耐入力電力の向上を可能とするものである。
このような付加キャパシタを用いた半導体スイッチ回路は、例えば、特許文献1等に開示されている。
このような付加キャパシタを用いた半導体スイッチ回路は、例えば、特許文献1等に開示されている。
上述の半導体スイッチ回路におけるFETをレイアウトする際、通常、ゲート電極を複数に分割して平行に配置した櫛型ゲート構造と称される構造が用いられるのが一般的である。図8には、3段構成のFETに、櫛型ゲート構造を適用したレイアウト例の一部が示されており、以下、同図を参照しつつ、このレイアウトレ例について説明する。
このレイアウト例は、図7に示された半導体スイッチ回路を構成する一つのFET、例えば、5aをレイアウトした場合の例であり、櫛形ゲート電極41は、短冊状に形成された5つの分割ゲートG1〜G5を有し、これら5つの分割ゲートG1〜G5は、一方の端部が連結部41aによって連結されて一体化されたものとなっている。
このレイアウト例は、図7に示された半導体スイッチ回路を構成する一つのFET、例えば、5aをレイアウトした場合の例であり、櫛形ゲート電極41は、短冊状に形成された5つの分割ゲートG1〜G5を有し、これら5つの分割ゲートG1〜G5は、一方の端部が連結部41aによって連結されて一体化されたものとなっている。
そして、連結部41aの適宜な部位から付加容量用電極42が突出形成されて、同様に櫛型に形成されたドレイン電極のドレイン電極用連結部43aの下層側に位置するように設けられ、両者の間には、絶縁部材からなる絶縁層(図示せず)が配設されることで、付加容量Caddが実現されたものとなっている。
なお、図8において、D1、D2、D3は、分割ゲートG1〜G5とほぼ同様な構成を有してなる分割ドレイン電極、S1、S2、S3は、分割ゲートG1〜G5とほぼ同様な構成を有してなる分割ソース電極、Rgは、ゲート抵抗器を、それぞれ示すものとする。
なお、図8において、D1、D2、D3は、分割ゲートG1〜G5とほぼ同様な構成を有してなる分割ドレイン電極、S1、S2、S3は、分割ゲートG1〜G5とほぼ同様な構成を有してなる分割ソース電極、Rgは、ゲート抵抗器を、それぞれ示すものとする。
図9には、上述のようにレイアウトされたFETの等価回路図が示されており、以下、同図を参照しつつ、この等価回路について説明する。
図8に示されたように、付加容量Caddが、分割ドレイン電極D1、D2、D3を一体に連結するドレイン電極用連結部43aに対向するように設けられた場合、各ゲートG1〜G5から付加容量Caddまでの距離が異なり、それによって、付加容量Caddと各ゲートG1〜G5間でのインダクタ成分が生ずることとなる(図9参照)。
したがって、各等価FETa〜FETeから見たインピーダンスもそれぞれ異なるため、付加容量Caddによる耐入力電力特性の改善効果が希釈されてしまうという欠点があった。
図8に示されたように、付加容量Caddが、分割ドレイン電極D1、D2、D3を一体に連結するドレイン電極用連結部43aに対向するように設けられた場合、各ゲートG1〜G5から付加容量Caddまでの距離が異なり、それによって、付加容量Caddと各ゲートG1〜G5間でのインダクタ成分が生ずることとなる(図9参照)。
したがって、各等価FETa〜FETeから見たインピーダンスもそれぞれ異なるため、付加容量Caddによる耐入力電力特性の改善効果が希釈されてしまうという欠点があった。
このような欠点の解決手段としては、図10に示されたように、ゲート電極とドレイン電極(又はゲート電極とソース電極)とで形成される付加容量Caddが、各ゲート電極G1〜G5からほぼ同様な距離で近接するように配置することでインダクタンス成分の減少を図る方法がある。
図11には、図10のレイアウト例の等価回路が示されており、以下、この等価回路ついて説明すれば、上述のように付加容量Caddが各ゲート電極G1〜G5に近接した配置であるため、各ゲート電極G1〜G5におけるインダクタンス成分(図9参照)は、十分小さくなり、等価的に省略した回路とすることができる。また、上述したようにインダクタンス成分が小さくなることと相俟って、各等価FETa〜FETeから見たインピーダンスもほぼ均一となるため、耐入力電力特性の改善が期待できるものとなっている。
図11には、図10のレイアウト例の等価回路が示されており、以下、この等価回路ついて説明すれば、上述のように付加容量Caddが各ゲート電極G1〜G5に近接した配置であるため、各ゲート電極G1〜G5におけるインダクタンス成分(図9参照)は、十分小さくなり、等価的に省略した回路とすることができる。また、上述したようにインダクタンス成分が小さくなることと相俟って、各等価FETa〜FETeから見たインピーダンスもほぼ均一となるため、耐入力電力特性の改善が期待できるものとなっている。
ところで、上述したような櫛型ゲート構造に対して、櫛型ゲート構造からのレイアウトシュリンクとして、ソース電極とドレイン電極間に、ゲート電極を複数本、平行に配置し、ミアンダ形状にしたマルチゲート構造と称される構造がある。
シュリンクの程度としては、n段相当の櫛型ゲート構造のレイアウトをマルチゲート構造にすることで、n−1段相当の櫛型ゲート構造のチップサイズとほぼ同等にすることが可能である。
シュリンクの程度としては、n段相当の櫛型ゲート構造のレイアウトをマルチゲート構造にすることで、n−1段相当の櫛型ゲート構造のチップサイズとほぼ同等にすることが可能である。
このようなチップシュリンクに有効なマルチゲート構造のレイアイウト例が図12に、その等価回路が図13に、それぞれ示されており、以下、これらの図について説明する。
このレイアウト例は、3段の櫛型ゲート構造に相当するトリプルゲートFETの例であり、3本のゲート電極G1〜G3が、ソース電極とドレイン電極との間に、ミアンダ形状をなすように平行に配置されたものとなっている(図12参照)。
このレイアウト例は、3段の櫛型ゲート構造に相当するトリプルゲートFETの例であり、3本のゲート電極G1〜G3が、ソース電極とドレイン電極との間に、ミアンダ形状をなすように平行に配置されたものとなっている(図12参照)。
しかしながら、ミアンダ形状のマルチゲート構造のFETは、櫛形ゲート構造に比して、ゲートから付加容量Caddまでの距離が長くなるため、その分、インダクタンス成分も増え(図13参照)、付加容量Caddの効果が著しく損なわれ、耐入力電力特性が大幅に悪化するという問題がある。
例えば、図14には、櫛型ゲート構造のFETと、ミアンダ形状のマルチゲート構造のFETのそれぞれに、同等の付加容量を接続し、半導体スイッチ回路とした場合の入力電力に対する挿入損失のシミュレーション結果の一例が示されており、以下、同図について説明する。
例えば、図14には、櫛型ゲート構造のFETと、ミアンダ形状のマルチゲート構造のFETのそれぞれに、同等の付加容量を接続し、半導体スイッチ回路とした場合の入力電力に対する挿入損失のシミュレーション結果の一例が示されており、以下、同図について説明する。
まず、図14において、実線の特性線は、図10に示されたレイアウト構成を有する櫛型ゲート構造のFETを用いた半導体スイッチ回路における入力電力に対する挿入損失の変化特性を表しており、点線の特性線は、ミアンダ形状のマルチゲート構造のFETを用いた半導体スイッチ回路における入力電力に対する挿入損失の変化特性を表している。
同図によれば、ミアンダ形状のマルチゲート構造のFETを用いた場合、櫛型ゲート構造のFETを用いた場合と比較して、挿入損失が悪化し始める入力電力が約2dBほど低くなってしまうことが確認できるものとなっている。
同図によれば、ミアンダ形状のマルチゲート構造のFETを用いた場合、櫛型ゲート構造のFETを用いた場合と比較して、挿入損失が悪化し始める入力電力が約2dBほど低くなってしまうことが確認できるものとなっている。
本発明は、上記実状に鑑みてなされたもので、耐入力電力特性の悪化を招くことなく、櫛型ゲート構造の電界効果トランジスタと同等の歪み特性を得ることができるミアンダ形状のマルチゲート構造を有する電界効果トランジスタ及び半導体スイッチ回路を提供するものである。
上記本発明の目的を達成するため、本発明の請求項1に係る発明は、ミアンダ形状に形成されてなるゲート電極と、櫛型状に形成されてなるドレイン電極及びソース電極を有し、前記櫛型状に形成されてなるドレイン電極とソース電極は、それぞれ複数の分割された分割電極を有し、前記ドレイン電極とソース電極のそれぞれの分割電極が交互に位置するように配置されると共に、前記分割電極の配設によって生ずる前記ドレイン電極と前記ソース電極との間隙に、前記ゲート電極が配設されてなり、
前記ドレイン電極の分割電極と分割電極とを連結する部位及びソース電極の分割電極と分割電極と連結する部位に対して、前記ゲート電極の一部を突出形成させて前記部位と対向せしめ、前記ゲート電極の一部と前記ドレイン電極又は前記ソース電極間に付加容量が形成せしめられてなるものである。
前記ドレイン電極の分割電極と分割電極とを連結する部位及びソース電極の分割電極と分割電極と連結する部位に対して、前記ゲート電極の一部を突出形成させて前記部位と対向せしめ、前記ゲート電極の一部と前記ドレイン電極又は前記ソース電極間に付加容量が形成せしめられてなるものである。
本願請求項2に係る発明は、前記請求項1記載の付加容量付き電界効果トランジスタにおいて、前記ドレイン電極の分割電極又は前記ソース電極の分割電極に最も近接するゲート電極の、前記ドレイン電極の分割電極及び前記ソース電極の分割電極の端部近傍の部位を、前記ドレイン電極の分割電極及び前記ソース電極の分割電極の端部側へ突出形成させて前記端部と対向せしめ、前記ゲート電極の一部と前記ドレイン電極又は前記ソース電極間に付加容量が形成せしめられてなることを特徴とする。
本願請求項3に係る発明は、入力端子と出力端子間の高周波経路に一又は直列接続された複数の電界効果トランジスタが配されて、その導通、非導通がゲートへの制御信号の印加によって制御可能に構成されてなる半導体スイッチ回路において、前記電界効果トランジスタとして前記請求項1又は2いずれか記載の付加容量付き電界効果トランジスタを用いてなることを特徴とする。
本発明によれば、ミアンダ形状をマルチゲート構成のレイアウトを有する電界効果トランジスタにおいて、各ゲートから付加容量までの距離を極力短くし、しかも、従来と異なり、付加容量が対称的に設けられるようなレイアウト構成にすることで、ゲート配線の寄生インダクタンス成分を十分小さくでき、各付加容量の値を均等にでき、そのため、等価的に形成される各電界効果トランジスタから見たインピーダンスが等しくなり、付加容量を設けたことによる耐入力電力特性が向上する。
また、櫛型ゲート構造よりもチップサイズを小さくできるので、マルチゲート構造でありながら、ハイパワー入力時にあっても低歪み特性を実現することができるという効果を奏するものである。
また、櫛型ゲート構造よりもチップサイズを小さくできるので、マルチゲート構造でありながら、ハイパワー入力時にあっても低歪み特性を実現することができるという効果を奏するものである。
以下、本発明の実施の形態について、図1乃至図7を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における付加容量付電界効果トランジスタの第1のレイアウト例について、図1を参照しつつ説明する。
本発明の実施の形態における付加容量付電界効果トランジスタは、ミアンダ形状のマルチゲート構成を有してなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における付加容量付電界効果トランジスタの第1のレイアウト例について、図1を参照しつつ説明する。
本発明の実施の形態における付加容量付電界効果トランジスタは、ミアンダ形状のマルチゲート構成を有してなるものである。
本発明の実施の形態における付加容量付電界効果トランジスタのドレイン電極21とソース電極22は、いずれも基本的に同様な形状を有したものとなっている。すなわち、ドレイン電極21は、全体形状が大凡櫛型に形成されると共に、矩形状に形成された第1乃至第3の分割ドレイン電極21−1〜21−3を有してなるものである。また、同様に、ソース電極22も全体形状が大凡櫛型に形成されると共に、矩形状に形成された第1乃至第3の分割ソース電極22−1〜22−3を有してなるものとなっている。
より具体的には、第1乃至第3の分割ドレイン電極21−1〜21−3、及び、第1乃至第3の分割ソース電極22−1〜22−3のいずれも短冊状に形成されてなり、第1乃至第3の分割ドレイン電極21−1〜21−3は、ドレイン連結基部21aの長手軸方向において適宜な間隔を隔て、しかも、互いに平行となるように、かつ、ドレイン連結基部21aの長手軸に対して直交するようにして突出形成されたものとなっている。また、同様に、第1乃至第3の分割ソース電極22−1〜22−3は、ソース連結基部22aの長手軸方向において適宜な間隔を隔て、しかも、互いに平行となるようにソース連結基部22aから同一方向へ突出形成されたものとなっている。
かかるドレイン電極21とソース電極22は、第1乃至第3の分割ドレイン電極21−1〜21−3と、第1乃至第3の分割ソース電極22−1〜22−3が、互いに平行して、交互に位置するように、第1乃至第3の分割ドレイン電極21−1〜21−3の間に、第1乃至第3の分割ソース電極22−1〜22−3が入り込むように配設されたものとなっており、それによって、ドレイン電極21とソース電極22の間には、いわばジグザグ状、換言すれば、ミアンダ状の間隙23が形成され、かかる間隙23には、次述するように第1乃至第3のゲート電極24a〜24cが配設されるものとなっている。
第1乃至第3のゲート電極24a〜24cは、ミアンダ形状に形成されてなり、上述した間隙23において互いにほぼ等間隔となるように配設されたものとなっている。
本発明の実施の形態においては、ドレイン電極21側に第1のゲート電極24aが、ソース電極22側に第3のゲート電極24cが、それぞれ位置するように配置されている。
なお、図1において、「Rg」の表記は、第1乃至第3のゲート電極24a〜24cに接続されるゲート抵抗器を略記したもので、かかるゲート抵抗器を介して外部から制御電圧の印加が可能とされており、この制御電圧によって、電界効果トランジスタの導通、非導通が制御されるようになっている。特に、半導体スイッチ回路においては、かかる制御電圧の印加によって、高周波スイッチとしてのオン、オフが制御されることとなる。
本発明の実施の形態においては、ドレイン電極21側に第1のゲート電極24aが、ソース電極22側に第3のゲート電極24cが、それぞれ位置するように配置されている。
なお、図1において、「Rg」の表記は、第1乃至第3のゲート電極24a〜24cに接続されるゲート抵抗器を略記したもので、かかるゲート抵抗器を介して外部から制御電圧の印加が可能とされており、この制御電圧によって、電界効果トランジスタの導通、非導通が制御されるようになっている。特に、半導体スイッチ回路においては、かかる制御電圧の印加によって、高周波スイッチとしてのオン、オフが制御されることとなる。
本発明の実施の形態における第1のゲート電極24aには、第1乃至第3の分割ドレイン電極21−1〜21−3の連結部であるドレイン連結基部21aに近接する2箇所の部位からドレイン連結基部21a側へ第1及び第2のドレイン側付加容量用電極片25a、25bがそれぞれ矩形状に突出形成されている。これら第1及び第2のドレイン側付加容量用電極片25a、25bは、ドレイン連結基部21aと平行に対向するようにドレイン連結基部21aの下層側に位置するように配設され、ドレイン連結基部21aとの間には、絶縁層(図示せず)が設けられるものとなっている。
この第1及び第2のドレイン側付加容量用電極片25a,25bの面積は、ドレイン側に必要とされる付加容量を、仮に、Caddとすると、その1/2の容量を得るに必要な大きさに設定されるものとなっている。
この第1及び第2のドレイン側付加容量用電極片25a,25bの面積は、ドレイン側に必要とされる付加容量を、仮に、Caddとすると、その1/2の容量を得るに必要な大きさに設定されるものとなっている。
同様に、本発明の実施の形態における第3のゲート電極24cには、第1乃至第3の分割ソース電極22−1〜22−3の連結部であるソース連結基部22aに近接する2箇所の部位からソース連結基部22a側へ第1及び第2のソース側付加容量用電極片26a、26bがそれぞれ矩形状に突出形成されている。これら第1及び第2のソース側付加容量用電極片26a、26bは、ソース連結基部22aと平行に対向するようにソース連結基部22aの下層側に位置するように配設され、ソース連結基部22aとの間には、絶縁層(図示せず)が設けられるものとなっている。
この第1及び第2のソース側付加容量用電極片26a、26bの面積は、ソース側に必要とされる付加容量を、仮に、Caddとすると、その1/2の容量を得るに必要な大きさに設定されるものとなっている。
この第1及び第2のソース側付加容量用電極片26a、26bの面積は、ソース側に必要とされる付加容量を、仮に、Caddとすると、その1/2の容量を得るに必要な大きさに設定されるものとなっている。
かかるレイアウトを有する付加容量付電界効果トランジスタは、図2に示された等価回路で表すことができる。
すなわち、図1に示されたレイアウトを有する付加容量付電界効果トランジスタは、等価的に5つの電界効果トランジスタ(以下、便宜的に「第1乃至第5の等価電界効果トランジスタ」と称する)27−1〜27−5が並列接続されてなるものと見ることができる。
ここで、第1の等価電界効果トランジスタ27−1は、第1の分割ドレイン電極21−1、第1の分割ソース電極22−1及び第1乃至第3のゲート電極24a〜24cによって形成されたと見ることができる等価的な電界効果トランジスタである。
また、第2の等価電界効果トランジスタ27−2は、第2の分割ドレイン電極21−2、第1の分割ソース電極22−1及び第1乃至第3のゲート電極24a〜24cによって形成されたと見ることができる等価的な電界効果トランジスタである。
すなわち、図1に示されたレイアウトを有する付加容量付電界効果トランジスタは、等価的に5つの電界効果トランジスタ(以下、便宜的に「第1乃至第5の等価電界効果トランジスタ」と称する)27−1〜27−5が並列接続されてなるものと見ることができる。
ここで、第1の等価電界効果トランジスタ27−1は、第1の分割ドレイン電極21−1、第1の分割ソース電極22−1及び第1乃至第3のゲート電極24a〜24cによって形成されたと見ることができる等価的な電界効果トランジスタである。
また、第2の等価電界効果トランジスタ27−2は、第2の分割ドレイン電極21−2、第1の分割ソース電極22−1及び第1乃至第3のゲート電極24a〜24cによって形成されたと見ることができる等価的な電界効果トランジスタである。
また、第3の等価電界効果トランジスタ27−3は、第2の分割ドレイン電極21−2、第2の分割ソース電極22−2及び第1乃至第3のゲート電極24a〜24cによって形成されたと見ることができる等価的な電界効果トランジスタである。
また、第4の等価電界効果トランジスタ27−4は、第3の分割ドレイン電極21−3、第2の分割ソース電極22−2及び第1乃至第3のゲート電極24a〜24cによって形成されたと見ることができる等価的な電界効果トランジスタである。
また、第4の等価電界効果トランジスタ27−4は、第3の分割ドレイン電極21−3、第2の分割ソース電極22−2及び第1乃至第3のゲート電極24a〜24cによって形成されたと見ることができる等価的な電界効果トランジスタである。
そして、第5の等価電界効果トランジスタ27−5は、第3の分割ドレイン電極21−3、第3の分割ソース電極22−3及び第1乃至第3のゲート電極24a〜24cによって形成されたと見ることができる等価的な電界効果トランジスタである。
これら第1乃至第5の等価電界効果トランジスタ27−1〜27−5のドレインは、相互に接続される一方、第1乃至第5の等価電界効果トランジスタ27−1〜27−5のソースは、相互に接続されたものとなっている(図2参照)。
これら第1乃至第5の等価電界効果トランジスタ27−1〜27−5のドレインは、相互に接続される一方、第1乃至第5の等価電界効果トランジスタ27−1〜27−5のソースは、相互に接続されたものとなっている(図2参照)。
第1の等価電界効果トランジスタ27−1と第2の等価電界効果トランジスタ27−2の第1のゲートとドレインとの間には、第1のドレイン付加容量28aが接続され、第2の等価電界効果トランジスタ27−2の第1のゲートと第3の等価電界効果トランジスタ27−3の第1のゲートとの間には、インダクタンス成分L1が生じたと等価な回路となっている。
さらに、第3の等価電界効果トランジスタ27−3と第4の等価電界効果トランジスタ27−4の第1のゲートとドレインとの間には、第2のドレイン付加容量28bが接続され、第4の等価電界効果トランジスタ27−4と第5の等価電界効果トランジスタ27−5の間の第1のゲートには、インダクタンス成分L2が生じたと等価な回路となっている。
一方、第1乃至第5の等価電界効果トランジスタ27−1〜27−5の第2のゲート電極24bにおいては、各等価電界効果トランジスタ27−1〜27−5に応じて、インダクタンス成分L3〜L7が順に生じたと等価な回路となっている。
また、第1の等価電界効果トランジスタ27−1と第2の等価電界効果トランジスタ27−2の間の第3のゲートには、インダクタンス成分L8が生じたと等価な回路となっている。
そして、第2の等価電界効果トランジスタ27−2と第3の等価電界効果トランジスタ27−3の第3のゲートとソースとの間には、第1のソース付加容量29aが接続され、第3の等価電界効果トランジスタ27−3と第4の等価電界効果トランジスタ27−4間の第3のゲートには、インダクタンス成分L9が生じたと等価な回路となっている。
また、第1の等価電界効果トランジスタ27−1と第2の等価電界効果トランジスタ27−2の間の第3のゲートには、インダクタンス成分L8が生じたと等価な回路となっている。
そして、第2の等価電界効果トランジスタ27−2と第3の等価電界効果トランジスタ27−3の第3のゲートとソースとの間には、第1のソース付加容量29aが接続され、第3の等価電界効果トランジスタ27−3と第4の等価電界効果トランジスタ27−4間の第3のゲートには、インダクタンス成分L9が生じたと等価な回路となっている。
さらに、第4の等価電界効果トランジスタ27−4と第5の等価電界効果トランジスタ27−5の第3のゲートとソースとの間には、第2のソース付加容量29bが接続され、第5の等価電界効果トランジスタ27−5の第3のゲート電極24cと外部へ接続される端部G3との間には、インダクタンス成分L10が生じたと等価な回路となっている。
一方、先に図1を参照しつつ説明したように、本発明の実施の形態においては、第1の分割ドレイン電極21−1と第1の分割ソース電極22−1の間、第1の分割ソース電極22−1と第2の分割ドレイン電極21−2の間、第2の分割ドレイン電極21−2と第2の分割ソース電極22−2の間、第2の分割ソース電極22−2と第3の分割ドレイン電極21−3の間、及び、第3の分割ドレイン電極21−3と第3の分割ソース電極22−3の間において、それぞれの等価電界効果トランジスタ27−1〜27−5のゲートに対して付加容量Cadd/2が対称に接続され、各等価電界効果トランジスタ27−1〜27−5のゲートから付加容量Cadd/2まで距離ができるだけ短く、等しくなるようにしてあるため、各等価電界効果トランジスタ27−1〜27−5のゲートから付加容量Cadd/2までの間に寄生インダクタンス成分が殆ど無視できる程度となっている(図2参照)。
そして、付加容量Cadd/2が各等価電界効果トランジスタ27−1〜27−5のゲートに対してバランス良く接続されているため、各等価電界効果トランジスタ27−1〜27−5から見たインピーダンスも等しくなり、また、回路の対称性も改善されるため、後述するような半導体スイッチ回路に用いた場合に、回路動作が従来に比して安定したものとなり、耐入力電力特性も向上することとなる。
これに対して、同じトリプルゲート構成のミアンダゲート構造をした電界効果トランジスタにおいて、例えば、先に図12に示されたような従来のレイアウトを採る場合にあっては、付加容量Caddがゲート抵抗器Rg直近に配置されているため、同図のD1とS1の間、S1とD2の間、D2とS2の間、S2とD3の間、及び、D3とS3の間の、それぞれの電界効果トランジスタのゲートから付加容量Caddまでの寄生インダクタンス成分の大きさはそれぞれ異なったものとなっている。
このようなレイアウトの電界効果トランジスタは、既に説明したように図13に示された等価回路として表すことができるが、各々の等価な電界効果効果トランジスタから見たインピーダンスが異なるため、回路の対称性はアンバランスとなり、そのため、これを半導体スイッチ回路に用いた場合、回路動作も不安定なものとなり、耐入力電力特性も悪化してしまうことは良く知られている通りである。
このようなレイアウトの電界効果トランジスタは、既に説明したように図13に示された等価回路として表すことができるが、各々の等価な電界効果効果トランジスタから見たインピーダンスが異なるため、回路の対称性はアンバランスとなり、そのため、これを半導体スイッチ回路に用いた場合、回路動作も不安定なものとなり、耐入力電力特性も悪化してしまうことは良く知られている通りである。
このような回路の対称性の違いが、半導体スイッチ回路における耐入力電力特性へ与える影響について、図3及び図4の特性線図を参照しつつ説明する。
図3において、横軸は入力電力Pin(dBm)を、縦軸は挿入損失Loss(dB)を、それぞれ示しており、実線の特性線は、本発明の実施の形態における付加容量付電界効果トランジスタを用いた半導体スイッチ回路における入力電力に対する挿入損失の変化のシミュレーション結果を、点線の特性線は、図12に示されたレイアウトを有する電界効果トランジスタを用いた半導体スイッチ回路における入力電力に対する挿入損失の変化のシミュレーション結果を、それぞれ表している。
図3において、横軸は入力電力Pin(dBm)を、縦軸は挿入損失Loss(dB)を、それぞれ示しており、実線の特性線は、本発明の実施の形態における付加容量付電界効果トランジスタを用いた半導体スイッチ回路における入力電力に対する挿入損失の変化のシミュレーション結果を、点線の特性線は、図12に示されたレイアウトを有する電界効果トランジスタを用いた半導体スイッチ回路における入力電力に対する挿入損失の変化のシミュレーション結果を、それぞれ表している。
ここで、半導体スイッチ回路としては、本発明の実施の形態における付加容量付電界効果トランジスタを用いる場合、図12に示された従来のレイアウト構成を有する電界効果トランジスタを用いる場合、いずれも基本的に従来同様の回路構成のもので良く、具体的には、例えば、図7に示された回路構成を有する半導体スイッチ回路が好適である。
ここで、図7に示された半導体スイッチ回路について、概括的に説明すれば、この半導体スイッチ回路は、入力端子1と出力端子2との間に、3つのFET5a、5b、5cが直列接続されて設けられる一方、出力端子2とグランドとの間に、3つのFET6a、6b、6cと直流阻止用キャパシタ11が直列接続されて設けられたものとなっている。
ここで、図7に示された半導体スイッチ回路について、概括的に説明すれば、この半導体スイッチ回路は、入力端子1と出力端子2との間に、3つのFET5a、5b、5cが直列接続されて設けられる一方、出力端子2とグランドとの間に、3つのFET6a、6b、6cと直流阻止用キャパシタ11が直列接続されて設けられたものとなっている。
また、FET5aのゲートと入力端子1との間には、付加キャパシタ9aが、FET5cのゲートと出力端子2との間には、付加キャパシタ9cが、FET6aのゲートと出力端子2との間には、付加キャパシタ10aが、FET6cのゲートと直流阻止用キャパシタ11との間には、付加キャパシタ10cが、それぞれ接続されて設けられている。
かかる構成において、第1の制御端子3に電圧信号Vc1として論理値Highに相当する電圧を、第2の制御端子4に電圧信号Vc2として論理値Lowに相当する電圧を、それぞれ印加すると、3つのFET5a、5b、5cがオン状態となる一方、3つのFET6a、6b、6cはオフ状態となり、入力端子1に入力された高周波信号は出力端子2に出力されることとなる。
かかる構成において、第1の制御端子3に電圧信号Vc1として論理値Highに相当する電圧を、第2の制御端子4に電圧信号Vc2として論理値Lowに相当する電圧を、それぞれ印加すると、3つのFET5a、5b、5cがオン状態となる一方、3つのFET6a、6b、6cはオフ状態となり、入力端子1に入力された高周波信号は出力端子2に出力されることとなる。
一方、第1の制御端子3に電圧信号Vc1として論理値Lowに相当する電圧を、第2の制御端子4に電圧信号Vc2として論理値Highに相当する電圧を、それぞれ印加すると、3つのFET5a、5b、5cがオフ状態となる一方、3つのFET6a、6b、6cはオン状態となる。その結果、入力端子1から出力端子2へリークする高周波信号は、FET6a、6b、6c、及び、直流阻止用キャパシタ11を介してグランドへ流れ込み、出力端子2への高周波信号のリークが低減されることとなる。
なお、本発明の実施の形態における付加容量付電界効果トランジスタを用いる場合、図12に示された従来のレイアウト構成の電界効果トランジスタを用いる場合、いずれも電界効果トランジスタ自体が付加容量を有するものであるので、図7における付加キャパシタ9a、9c、10a、10cを別途設ける必要はない。
なお、本発明の実施の形態における付加容量付電界効果トランジスタを用いる場合、図12に示された従来のレイアウト構成の電界効果トランジスタを用いる場合、いずれも電界効果トランジスタ自体が付加容量を有するものであるので、図7における付加キャパシタ9a、9c、10a、10cを別途設ける必要はない。
図3に示されたシミュレーション結果は、かかる回路構成を前提として、次述するような条件の下で得られたものである。
シミュレーションの条件としては、入力高周波信号の周波数1900MHzとして、入力電力の変化範囲を20dBmから40dBmとしてある。
しかして、本発明の実施の形態における付加容量付電界効果トランジスタを用いた半導体スイッチ回路の場合、入力電力が約36.8dBmまで挿入損失の悪化は無いのに対して、従来の電界効果トランジスタを用いた半導体スイッチ回路では、1.8dB低い入力電力が約35.0dBmの付近から挿入損失が悪化し始めるものとなっていることが確認できる(図3参照)。
シミュレーションの条件としては、入力高周波信号の周波数1900MHzとして、入力電力の変化範囲を20dBmから40dBmとしてある。
しかして、本発明の実施の形態における付加容量付電界効果トランジスタを用いた半導体スイッチ回路の場合、入力電力が約36.8dBmまで挿入損失の悪化は無いのに対して、従来の電界効果トランジスタを用いた半導体スイッチ回路では、1.8dB低い入力電力が約35.0dBmの付近から挿入損失が悪化し始めるものとなっていることが確認できる(図3参照)。
次に、図4のシミュレーション結果について説明する。なお、前提となる半導体スイッチ回路は、上述した通りであり、シミュレーション条件も図3の場合と同一である。
図4において、横軸は入力電力Pin(dBm)を、縦軸は高調波のレベル(dBc)を、それぞれ示しており、実線の特性線は、本発明の実施の形態における付加容量付電界効果トランジスタを用いた半導体スイッチ回路における入力電力に対する3倍高調波の変化のシミュレーション結果を、点線の特性線は、図12に示されたレイアウトを有する電界効果トランジスタを用いた半導体スイッチ回路における入力電力に対する3倍高調波の変化のシミュレーション結果を、それぞれ表している。
図4において、横軸は入力電力Pin(dBm)を、縦軸は高調波のレベル(dBc)を、それぞれ示しており、実線の特性線は、本発明の実施の形態における付加容量付電界効果トランジスタを用いた半導体スイッチ回路における入力電力に対する3倍高調波の変化のシミュレーション結果を、点線の特性線は、図12に示されたレイアウトを有する電界効果トランジスタを用いた半導体スイッチ回路における入力電力に対する3倍高調波の変化のシミュレーション結果を、それぞれ表している。
同図によれば、図3で説明したような挿入損失の悪化が生じ始める入力電力以上の領域において、急激な歪み特性の悪化が生じていることが確認できる。
これらのことから、耐入力電力特性を向上させることが、歪み特性の改善に有効な方策であり、上述したような本発明の実施の形態の付加容量付電界効果トランジスタを用いることで、例えば、GSM方式の携帯電話端末などに要求される入力電力35dBmのレベルにおいても、優れた低歪み特性の実現が可能となっている。
これらのことから、耐入力電力特性を向上させることが、歪み特性の改善に有効な方策であり、上述したような本発明の実施の形態の付加容量付電界効果トランジスタを用いることで、例えば、GSM方式の携帯電話端末などに要求される入力電力35dBmのレベルにおいても、優れた低歪み特性の実現が可能となっている。
次に、本発明の実施の形態における付加容量付電界効果トランジスタのレイアウトの第2の構成例について、図5を参照しつつ説明する。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の構成例は、特に、ゲート電極をシングルゲートにした点に特徴を有するもので、他の構成については、図1に示された構成例と基本的に同一である。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の構成例は、特に、ゲート電極をシングルゲートにした点に特徴を有するもので、他の構成については、図1に示された構成例と基本的に同一である。
すなわち、図5に示された付加容量付電界効果トランジスタのレイアウト例においては、アミンダ形状のシングルゲートとして、一つのゲート電極24が設けられたものとなっている。
かかる付加容量付電界効果トランジスタは、勿論、先の第1の構成例の付加容量付電界効果トランジスタ同様、例えば、図7に示されたような電界効果トランジスタが多段接続されて構成される半導体スイッチ回路に用いることができるものである。
かかる付加容量付電界効果トランジスタは、勿論、先の第1の構成例の付加容量付電界効果トランジスタ同様、例えば、図7に示されたような電界効果トランジスタが多段接続されて構成される半導体スイッチ回路に用いることができるものである。
かかるレイアウト構成の場合、ゲート抵抗器Rg直近に付加容量を配設して多段接続した構成の従来のレイアウト構成例(図12参照)の電界効果トランジスタを用いた半導体スイッチ回路と比較して、耐入力電力特性や3倍高調波の改善がなされることに加えて、回路の対称性が良くなることで、2倍高調波の絶対値も改善される。具体的には、電界効果トランジスタを3段接続で構成した半導体スイッチ回路(例えば、図7参照)について、図5に示されたレイアウトを有する付加容量付電界効果トランジスタを用いた場合と、図12に示された従来のレイアウトを有する電界効果トランジスタを用いた場合とで、2倍高調波を評価した結果、図5に示されたレイアウトを有する本発明の実施の形態における付加容量付電界効果トランジスタを用いた半導体スイッチ回路の方が、従来回路に比して、低入力時から絶対値が5dBほど改善されることが確認されている。
次に、本発明の実施の形態における付加容量付電界効果トランジスタのレイアウトの第3の構成例について、図6を参照しつつ説明する。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第3の構成例は、図1に示された構成例において、さらに、第1のゲート電極24aと第1及び第2の分割ドレイン電極21−1,21−2との間に付加容量を形成し、また、同様に、第3のゲート電極24cと第1及び第2の分割ソース電極22−1,22−2との間に付加容量を形成した構成を有するものである。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第3の構成例は、図1に示された構成例において、さらに、第1のゲート電極24aと第1及び第2の分割ドレイン電極21−1,21−2との間に付加容量を形成し、また、同様に、第3のゲート電極24cと第1及び第2の分割ソース電極22−1,22−2との間に付加容量を形成した構成を有するものである。
すなわち、第1のゲート電極24aには、第2及び第3の分割ドレイン電極21−2,21−3に近接する部位から第2及び第3の分割ドレイン電極21−2,21−3側へ、第3及び第4のドレイン付加容量用電極片25c、25dがそれぞれ矩形状に突出形成されている。
これら第3及び第4のドレイン側付加容量用電極片25a、25dは、第2、第3の分割ドレイン電極21−2、21−3の端部と、それぞれ平行に対向するように第2、第3の分割ドレイン電極21−2、21−3の下層側に位置するように配設され、両者間には、絶縁層(図示せず)が設けられるものとなっている点は、図1の構成例で説明したドレイン連結基部21aに位置する第1及び第2のドレイン側付加容量用電極片25a、25bと同様である。
これら第3及び第4のドレイン側付加容量用電極片25a、25dは、第2、第3の分割ドレイン電極21−2、21−3の端部と、それぞれ平行に対向するように第2、第3の分割ドレイン電極21−2、21−3の下層側に位置するように配設され、両者間には、絶縁層(図示せず)が設けられるものとなっている点は、図1の構成例で説明したドレイン連結基部21aに位置する第1及び第2のドレイン側付加容量用電極片25a、25bと同様である。
同様に、第3のゲート電極24cには、第1及び第2の分割ソース電極22−1,22−2に近接する部位から第1及び第2の分割ソース電極22−1,22−2側へ、第3及び第4のソース側付加容量用電極片26c、26dがそれぞれ矩形状に突出形成されている。
これら第3及び第4のソース側付加容量用電極片26c、26dは、第1、第2の分割ソース電極22−1、22−2と、それぞれ平行に対向するようにして第1、第2のソース分割ソース電極22−1、22−2の下層側に位置するように配設され、両者間間には、絶縁層(図示せず)が設けられるものとなっている点は、図1の構成例で説明したソース連結基部22aに位置する第1及び第2のソース側付加容量用電極片26a、26bと同様である。
これら第3及び第4のソース側付加容量用電極片26c、26dは、第1、第2の分割ソース電極22−1、22−2と、それぞれ平行に対向するようにして第1、第2のソース分割ソース電極22−1、22−2の下層側に位置するように配設され、両者間間には、絶縁層(図示せず)が設けられるものとなっている点は、図1の構成例で説明したソース連結基部22aに位置する第1及び第2のソース側付加容量用電極片26a、26bと同様である。
この第3の構成例においては、第1乃至第4のドレイン側付加容量用電極片25a〜25dと、第1乃至第4のソース側付加容量用電極片26a〜26dの各々の面積は、必要とされる付加容量を、仮に、Caddとすると、それぞれ、その1/4の容量を得るに必要な大きさに設定されるものとなっている。
この構成例においては、必要な付加容量を、図1の構成例に比してより分割して配置できるので、それぞれの容量を形成するために必要とされるレイアウト面積が小さくなり、よりコストの削減が可能なものとなっている。
この構成例においては、必要な付加容量を、図1の構成例に比してより分割して配置できるので、それぞれの容量を形成するために必要とされるレイアウト面積が小さくなり、よりコストの削減が可能なものとなっている。
付加容量を用いて耐入力電力特性の向上と共に歪み特性の改善が所望される電界効果トランジスタに適用できる。
21…ドレイン電極
22…ソース電極
24a〜24c…第1乃至第3のゲート電極
28a〜28d…第1乃至第4のドレイン付加容量
29a〜29d…第1乃至第4のソース付加容量
22…ソース電極
24a〜24c…第1乃至第3のゲート電極
28a〜28d…第1乃至第4のドレイン付加容量
29a〜29d…第1乃至第4のソース付加容量
Claims (3)
- ミアンダ形状に形成されてなるゲート電極と、櫛型状に形成されてなるドレイン電極及びソース電極を有し、前記櫛型状に形成されてなるドレイン電極とソース電極は、それぞれ複数の分割された分割電極を有し、前記ドレイン電極とソース電極のそれぞれの分割電極が交互に位置するように配置されると共に、前記分割電極の配設によって生ずる前記ドレイン電極と前記ソース電極との間隙に、前記ゲート電極が配設されてなり、
前記ドレイン電極の分割電極と分割電極とを連結する部位及びソース電極の分割電極と分割電極と連結する部位に対して、前記ゲート電極の一部を突出形成させて前記部位と対向せしめ、前記ゲート電極の一部と前記ドレイン電極又は前記ソース電極間に付加容量が形成せしめられてなることを特徴とする付加容量付き電界効果トランジスタ。 - 請求項1記載の付加容量付き電界効果トランジスタにおいて、前記ドレイン電極の分割電極又は前記ソース電極の分割電極に最も近接するゲート電極の、前記ドレイン電極の分割電極及び前記ソース電極の分割電極の端部近傍の部位を、前記ドレイン電極の分割電極及び前記ソース電極の分割電極の端部側へ突出形成させて前記端部と対向せしめ、前記ゲート電極の一部と前記ドレイン電極又は前記ソース電極間に付加容量が形成せしめられてなることを特徴とする付加容量付き電界効果トランジスタ。
- 入力端子と出力端子間の高周波経路に一又は直列接続された複数の電界効果トランジスタが配されて、その導通、非導通がゲートへの制御信号の印加によって制御可能に構成されてなる半導体スイッチ回路において、前記電界効果トランジスタとして前記請求項1又は2いずれか記載の付加容量付き電界効果トランジスタを用いてなることを特徴とする半導体スイッチ回路。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015159668A1 (ja) * | 2014-04-17 | 2015-10-22 | ソニー株式会社 | 半導体装置、アンテナスイッチ回路、および無線通信装置 |
CN109245747A (zh) * | 2018-11-30 | 2019-01-18 | 惠州华芯半导体有限公司 | 射频开关电路、开关芯片及通信终端 |
EP3817045A1 (en) * | 2019-10-31 | 2021-05-05 | Infineon Technologies Austria AG | Semiconductor device and inverter |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002373986A (ja) * | 2001-04-18 | 2002-12-26 | Tyco Electronics Corp | 電界効果トランジスタ構造体 |
-
2010
- 2010-07-22 JP JP2010164815A patent/JP2012028977A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002373986A (ja) * | 2001-04-18 | 2002-12-26 | Tyco Electronics Corp | 電界効果トランジスタ構造体 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015159668A1 (ja) * | 2014-04-17 | 2015-10-22 | ソニー株式会社 | 半導体装置、アンテナスイッチ回路、および無線通信装置 |
CN106133890A (zh) * | 2014-04-17 | 2016-11-16 | 索尼公司 | 半导体器件、天线开关电路和无线通信装置 |
US10199473B2 (en) | 2014-04-17 | 2019-02-05 | Sony Corporation | Semiconductor device, antenna switch circuit, and wireless communication apparatus |
CN109245747A (zh) * | 2018-11-30 | 2019-01-18 | 惠州华芯半导体有限公司 | 射频开关电路、开关芯片及通信终端 |
EP3817045A1 (en) * | 2019-10-31 | 2021-05-05 | Infineon Technologies Austria AG | Semiconductor device and inverter |
US11688777B2 (en) | 2019-10-31 | 2023-06-27 | Infineon Technologies Austria Ag | Semiconductor device and inverter |
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