CN1122534A - 低失真开关 - Google Patents

Abstract

本发明所提出的具有低失真特性的高频SPDT开关包括一组FET。其中，在接收机侧通过接收信号的FET和在发射机侧旁路的FET各由一些串联的FET形成，而且在第一栅极和源极之间以及在第二栅极和漏极之间接有电容。一个电感与一个串联的FET串并联连接。这样就很容易实现一种具有低电压、低失真特性的高频SPTD开关。这种改进的高频SPDT开关与常规的SPDT开关相比，在输入电平上，1dB遏止电平(输入输出特性指数)要高5dB。

Description

低失真开关

本发明涉及在移动通信系统终端用来在发送和接收模式之间进行切换的开关。具体地说，本发明提出了一种具有低失真特性的高频开关。

已经有许多有关主要用于蜂窝式电话和无绳电话的采用砷化镓器件切换收发模式的单刀双掷开关(简记为SPDT开关)进展情况的报道。其中之一是Yoshikawa等人的“小型的树脂封装高频FET开关”(“Small Resin Packaged High—Frequency FETSwitch”，proceedings of the 1994 IEICE Spring Conference，Lecture Number C—90)。

图2示出了一种常用的SPDT开关的电路结构。构成这种SPDT开关的场效应管FET₁、FET₂、FET₃、FET₄都是沟道式砷化镓金属半导体效应晶体管。下面结合图2说明这种SPDT开关的工作原理。这种SPDT开关有三个信号节点1、2、3，还有两个控制节点VC₁、VC₂。信号节点2与天线连接，而信号节点1、3分别与接收机和发射机连接。两个控制节点VC₁、VC₂上互补地加有一个OV偏压或一个低于各FET门限电压Vth的负偏压Vcon，作为控制偏压。当在控制节点VC₁上加上O(V)，而在控制节点VC₂上加上Vcon(V)，FET₂、FET₄导通而FET₁、FET₃截止，从而信号节点2与信号节点1连接，将来自天线的接收信号传送接收机(接收模式)。相反，当在控制节点VC₁上加上Vcon(V)，而在控制节点VC₂上加上O(V)时，FET₁、FET₃导通而FET₂、FET₄截止，从而信号节点2与信号节点3连接，将来自发射机的发送信号传送给天线(发送模式)。

图3A示出了每个FET的小信号等效电路。如图3A所示，FET在截止时的简化等效电路可以用一个在源极和源极之间的寄生电容来表示。SPDT开关的插入损耗由各FET的在漏极和源极之间的寄生电容和寄生电阻确定。

图3B示出了常规SPDT开关在接收模式的小信号等效电路。减小发射机侧或接收机侧FET在导通状态的寄生电阻要求增大FET栅极的宽度，而这将使FET在截止状态的寄生电容增大。因此，就各FET的栅极宽度而言，降低发射机侧的插入损耗是与降低接收机侧的插入损耗矛盾的。

下面来说明常规SPDT开关大信号工作期间的失真情况。SPDT开关的失真主要是由于处在截止状态的FET引起的。也就是说，在发射模式，失真是由发射机侧的旁路FET和接收机侧的在接收模式导通的直通FET引起的。旁路FET和接收模式直通FET相应为图2中的FET₄和FET₂。

图4A和4C示出了发射机侧的处在截止状态的旁路FET。下面结合这两个图说明失真情况。

首先讨论输入信号的频率低到可以忽略FET寄生电容作用的情况(图4A)。截止状态FET的源极处在地电平(Vs＝0)。此时，由于大振幅波形加到FET，因此其漏极上就加有一个相应的大电压。(1)加在漏极上的电压为负电压时的情况

当加到漏极上的电压Vd低于Vcon＋abs(Vth)时(其中Vcon为控制偏压)，电流就开始流向漏极。因此，如图4B所示，波形在负压区发生失真。这条件表示为下式：

V_d≤V_con＋abs(V_th)    (1)(2)加在漏极上的电压为正电压时的情况

此时只要Vd不超过击穿电压，FET就基本不导通。

以上两种情况合示于图4B中。可见只是在加到漏极上的电压低于Von(－)＝Vcon＋abs(Vth)时，即满足式(1)时，才发生失真。

下面讨论输入信号频率高到必需考虑FET寄生电容影响的情况(图4C)。在这种情况下，影响失真的是栅极至漏极的电容Cgd和栅极至源极的电容Cgs。假设控制偏压Vcon是通过远大于寄生电容容抗的电阻提供的。这样，栅极电压Vg为 $\mathrm{Vg}=V_{\mathrm{con}}+\frac{V_d*C_{\mathrm{gd}}}{C_{\mathrm{gd}}+C_{\mathrm{gs}}}----\left(2\right)$ (1)加在漏极上的电压为负电压时的情况

此时，FET导通，使电流流出漏极的条件为

V_d≤V_g＋abs(V_th)    (3)将式(2)与式(3)合并后得： $V_d\≤\frac{(V_{\mathrm{con}}+\mathrm{abs}\left(V_{\mathrm{th}}\right))(C_{\mathrm{gd}}+C_{\mathrm{gs}})}{C_{\mathrm{gs}}}----\left(4\right)$ 可见，信号要导致FET导通引起切削失真的电压幅度是低频时的(Cga＋Cgs)/Cgs倍。(2)加在漏极上的电压为正电压时的情况

栅极电压Vg引起FET导通，使电流流入漏极的条件是

V_g≥V_th    (5)将式(2)与(5)合并后得 $V_d\≥\frac{(V_{\mathrm{th}}-V_{\mathrm{con}})(C_{\mathrm{gd}}+C_{\mathrm{gs}})}{C_{\mathrm{gd}}}----\left(6\right)$ 在低频，这个输入信号可以接近漏极击穿的极限电压。然而在本情况下，由于寄生电容的阻抗不能忽略，栅极电压Vg受到漏极电压Vd的影响而升高，从而引起FET导通，使信号失真。

假设Von(－)和Von(＋)分别为满足式(4)和式(6)中等号条件的电压，即Von(－)＝(Vcon＋abs(Vth))(Cgd＋Ggs)/Cgs，Von(＋)＝(Vth－Vcon)(Cgd＋Cgs)/Cgd。由示出输入和输出波形的图4D可见，常规SPDT开关按式(4)和式(6)抑制了加在图2中的FET₄和FET₂上的电压的动态范围。因此，为了减小失真必需加深控制偏压Vcon和减浅门限电压Vth。

就应用SPDT开关的移动通信系统而言，应该尽量降低功能，这要求电路采用较低的电压，因而希望控制偏压低一些。减浅门限电压会导致导通状态的电阻增加，这就产生了另一个问题，增大了插入损耗。

以前解决这个问题的典型方法是用一组串联的FET而不是用单个FET来实现导通状态和截止状态。这种常规方法的一个实例可见C.Kermarrc的“用于1.9千兆赫个人电话的高性能低成本砷化镓微型模块集成电路”(“High performance，low cost GaAsMMICs for personal phone applications at 1.9GH₂，”Institnteof Phgsics Conference Series Namber 129，pp.911—916)。这个常规实例示于图7A。为了解释这个实例，这里再来看一下图4中的处在截止状态的晶体管引起的失真情况及其对抗措施。由式(4)中的(Cgd＋Cgs)/Cgs项可见，通过相对Cgs增大Cgd能遏止这FET在漏极电压Vd偏至负压时错误导通的现象。

类似，由式(6)中的(Cgd＋Cgs)/Cgd项可见，此时通过相对Cgd增大能遏止这FET在漏极电压Vd偏至正电压时错误导通的现象。

上述两个效果可以通过增加可能有失真问题的FET数和将这些FET串联连接来获得。在图7B中示出了三个串联的FET。此外，正如在日本专利公报No.45872/1994中所指出的那样，通过将两个FET的源极接在一起再在每个FET的漏极和栅极之间加一个电容，这效果可以更好一些。图7B示出了这个常规实例。

采用上述解决失真问题的常规技术构成SPDT开关要求增大栅极宽度，以减小串联寄生电阻，然而这将增大寄生电容。当将两个FET相连，在每个FET的漏极和栅极之间加一个电容时，如图7B所示，大电压就加在每个FET的栅极和源极之间，从而造成大信号输入可能会使FET击穿的问题。

本发明通过将一个电感与串联的FET串并联来解决寄生电容增加问题，而通过将漏极相互对接来改善击穿问题。

下面将详细讨论处理SPDT开关失真的常规方法，揭示其中存在的问题。如前面所述，SPDT开关中引起失真的主要原因是在截止FET。这里对这部分用一组串联的FET代替时的工作情况进行研究。图5A示出了串联的两个截止FET。

首先，讨论输入信号的频率低到可以忽略各FET寄生电容的情况。两个栅极G₁和G₂的偏压均为Vcon(V)。截止FET的源极都处于地电平(Vs＝0)。

(1)加在漏极上的电压为负电压时的情况

当漏极电压Vdz小于Vcon＋abs(Vth)时(其中Vcon为控制偏压)，电流就开始流向漏极。这个现象就是在用单个FET时所发生的现象。因此，在低频如果用一组串联的FET，并没有什么效果。(2)加在漏极上的电压为正电压的情况

与采用单个FET时一样，只要漏极电压Vdz不超过击穿电压，FET就基本上不会导通。

其次，讨论输入信号的频率高到不能忽略FET寄生电容影响的情况(图5A)。在这种情况下，四个寄生电容Cg1s、Cg1d1、Cg2d1、Cg2d2都会影响失真。假设控制偏压Vcon是通过远大于寄生电容容抗的电阻提供的。(1)加在漏极D₂上的电压为负电压的情况

第二栅极G₂上的栅极电压Vg₂为(7) $V_{g2}=V_{\mathrm{con}}+V_{d2}*(1-\left(\frac{C_{g1s}*C_{g1d1}*C_{g2d1}}{\mathrm{CM}}\right))$ CM＝C_g1d1*C_g2d1*C_g2d2＋C_g1s*C_g1d1*C_g2d1

＋C_g1s*C_g2d1*C_g2d2＋C_g1s*C_g1d1*C_g2d2

FET导通使电流流出漏极D₂的条件为

V_d2≤V_g2＋abs(V_th)    (8)将式(7)与式(8)合并后得 $V_{d2}\≤\frac{(V_{\mathrm{con}}+\mathrm{abs}\left(V_{\mathrm{th}}\right))*\mathrm{CM}}{(C_{g1s}*C_{g1d1}*C_{g2d1})}----\left(9\right)$ 这表明FET能经受电压幅度为低频时的CM/(Cg1s Cg1d1Cg2d1)倍的输入信号。(2)加在漏极D₂上的电压为正电压的情况

第一栅极G₁上的栅极电压Vg₁为 $V_{g1}=V_{\mathrm{con}}+V_{d2}*\left(\frac{C_{g1d1}*C_{g2d1}*C_{g2d2}}{\mathrm{CM}}\right)$ CM＝C_g1d1*C_g2d1*C_g2d2＋C_g1s*C_g1d1*C_g2d1

＋C_g1s*C_g2d1*C_g2d2＋C_g1s*C_g1d1*C_g2d2(10)

第一栅极G₁的栅极电压Vg₁导致FET导通使电流流入漏极D₂的条件为

V_g1≥V_th    (11)将式(10)与式(11)合并后得 $V_{d2}\≥(V_{\mathrm{th}}-V_{\mathrm{con}})\left(\frac{\mathrm{CM}}{C_{g1d1}*C_{g2d1}*C_{g2d2}}\right)----\left(12\right)$

假设Von(－)和Von(＋)为分别满足式(9)和式(12)等号条件的电压。输入图5A中输入节点的输入波形和从输出节点输出的输出波形示于图5B。

现在讨论用两个串联FET代替一个FET的效果。为简单起见，假设Cg1s＝Cg1d1＝Cg2d1＝Cg2d2＝1，则截止FET导通条件如下。(1)加在漏极上的电压为负电压时

对于一个FET：V_d≤(V_con＋abs(V_th))*2

对于两个FET：V_d2≤(V_con＋abs(V_th))*4(2)加在漏极上的电压为正电压时

对于一个FET：V_d≤(V_th－V_con)*2

对于两个FET：V_d2≤(V_th－V_con)*4

这表明采用两个FET改善了漏极电压的条件，Vd₂为V_d的两倍。

下面定性解释改善失真特性的原理。当源极D₂上加的是负电压时，第二栅极G₂与地之间的阻抗为Zg2gnd，交流信号通过漏极D₂和栅极G₂之间的阻抗Zdzdz叠加到第二栅极G₂上。所以，漏极电压Vd₂改变时，第二栅极G₂上的电压也随着改变。在两个FET串联连接时，Zg2gnd由串联的Cg1s、Cg1d1、Cg2d1形成，而Zdzgz则就是Cg2dz的阻抗。这样，由于Zdzgz小于Zgzgnd，从而增强了第二栅极电压Vg₂跟随漏极电压Vd₂的能力，开关也就不容易导通了。

当漏极D₂上加的是正电压时，分析逻辑类似。此时，第一栅极G₁与地之间的阻抗为Zg1gnd，交流信号通过漏极D₂与栅极G₁之间的阻抗Zdzg1叠加到第一栅极G₁上。所以，漏极电压Vd₂改变时，第一栅极G₁上的电压也随着改变而增大。在两个FET串联连接时，Zdzg1由串联的Cg1d1、Cg2d1、Cg2d2形成，而Zg1gnd则就是Cg1s的阻抗。这样，由于Zg1gnd大于Zdzg1，从而降低了第一栅极电压Vg₁跟随漏极电压Vd₂的能力，开关也就不容易导通了。

虽然上面说明的是有关两个FET串联的情况，然而对于如图7A所示的三个FET串联的常规实例，工作原理是相同的。图7A所示的常规实例，虽然每个FET的漏极和源极的接法相反，但仍与具有附加Cg1s、Cg2d2的图5相当。

为了进一步改善失真特性，可以采用一些方法。其中之一是通过增加串联的FET数来改善分压比，另一种方法是通过增大Cg1s、Cgzd2来改善分压的。

下面举一个例子来说明增大Cg1s和Cgzd2的效果。对于Cg1d1＝Cg2d1＝1和Cg1s＝Cg2d2＝2可得到下列结果。(1)加在漏极D₂上的电压为负电压时

对于两个FET：Vd₂≤(Vcon＋abs(Vth))*6

(2)加在漏极D₂上的电压为正电压时

对于两个FET：Vd₂≤(Vth－Vcon))*6

可见，由于增加第一栅极G₁与源极S之间的电容和第二栅极G₂与漏极D₂之间的电容，改善了失真特性。

当电容这样增加时，由于各节点之间的电压差Vg₁－V_s、Vd₁－Vg₁、Vg₂－Vd₁、Vd₂－Vg₂之比与相应节点之间电容Cg1s、Cg1d1、Cg2d1、Cg2d2成反比，因此电压差之比为1∶2∶2∶1。由此可见，与其他节点之间的电压差相比，Vd₁－Vg₁和Vg₂－Vd₁增大了。以上计算为简单起见用的是线性电容，但在实际开关中，有的是与偏压有关的非线性电容。

图6示出了在栅极宽度W为800微米、门限电压Vth为-2V的两个砷化镓金属半导体场效应晶体管(GaAs MESFET)串联连接时的数值模拟结果，在栅极G₂与漏极D₂之间和栅极G₁和源极S之间分别加了一个0.2微微法的电容，加到栅极的直流偏压为-3V，加到漏极D₂的功率为28dB毫瓦。由图6可见，Vg₁－Vs和Vd₂－Vg₂的绝对值的最大值分别为3.1伏和3.4伏，而Vd₁－Vg₁在所加的是正电压时绝对值的最大值为9.5伏，Vg₂—Vd₁在所加的是负电压时绝对值的最大值为8.8伏。因此，要求在FET₄—1的栅极和源极之间以及FET_4—2的栅极和漏极之间具有高击穿电压特性。GaAs MESFET的栅极与漏极之间的距离做得比栅极与源极之间的距离大，以获得高击穿电压特性。在图7B所示的源极相互对接的常规开关中，高压必然会加到每个FET的栅极与源极之间，从而不能提供足够的击穿电压余量。这就成为一个问题，特别是在所使用的功率超过1瓦(30dB毫瓦)的情况下必需遏止损耗时，或者在甚至所用的功率只有100毫瓦左右还必需遏止谐波失真时。此外，在用改进的制造精度减小FET栅极长度时还需采取一些防范措施。为了解决这个问题，本发明提出采用如图8A所示的漏极相互对接的接法。

下面，讨论SPDT开关采用上述接法的情况。在本发明中，当如图8B所示的SPDT开关与引向天线的信号线连接，用来切换收发模式时，对于在发射模式期间截止的FET采用图8A的电路。图8A电路在截止状态的精确小信号等效电路示于图9A，而简化小信号等效电路示于图9B。如前面所提到的那样，当两个或多个FET串联成一个开关器件时，必需增大每个FET的栅极宽度，以减小在导通状态的串联寄生电阻。在串联的是两个同一种FET的情况下，通过使栅极宽度增大一倍可以获得几乎与一个FET的串联寄生电阻相等的寄生电阻。此时，寄生电容接近等于一个FET的寄生电容，因为这两个FET是串联的。然而，在采用本发明所提出的这个电路时，每个栅极和源极之间接有电容，寄生电容增大，从而使在截止状态的隔离特性变差。本发明通过用一个电感与图8A电路并联来解决这个问题，改善了隔离特性。

本发明的以上及其他一些目的、优点、工作情况和新颖之处从以下结合附图所作的详细说明中可以清楚地看出。在这些附图中：

图1为本发明第二实施例的电路图；

图2为示出常规SPDT开关的电路图；

图3A和3B分别为FET和SPDT开关的小信号等效电路；

图4A、4B、4C、4D示出了发射机侧旁路FET电路图和输入、输出波形；

图5A示出了由两个FET串联而成的发射机侧旁路电路图，图5B为输入、输出波形图；

图6为图7B所示电路的模拟计算结果；

图7A和7B为示出一种常规的降低失真技术的电路图；

图8A和8B为本发明第一实施例的电路图；

图9A和9B为本发明阻抗电路的小信号等效电路图；

图10为本发明第三实施例的示意性剖视图；

图11为示出FET串联寄生电阻的示意性剖视图；

图12和13为本发明第四实施例的示意性剖视图；

图14A、14B、14C为本发明第五实施例的示意性剖视图；

图15为本发明第六实施例的示意图；

图16示出了本发明在失真特性上的改善情况；以及

图17A和17B示出了本发明在隔离特性和插入损耗上的改善情况。

下面结合图8A、8B说明本发明第一实施例。如图6所示，在大振幅电压加到图8A电路时，如果有大信号输入这个开关，就会在两个FET的连接部和FET栅极之间产生大电压。因此，本发明采用两个FET的漏极相互对接的阻抗电路，以提高在连接部和栅极之间的击穿电压特性。图18B示出了这种阻抗电路用于时分多址(TDMA)系统终端切换收、发模式的SPDT开关的情况。大振幅信号加到SPDT开关时所产生的失真主要是由于在终端处于发射模式时高频大功率发射信号迫使处在截止状态的FET导通而引起的。为了抑制这样产生的失真，本发明对于与图2中的FET₂、4相应的部分采用图8A所示的阻抗电路。电容Cp₁、Cp₂是在必要时加上的，用来减小失真。当发射机输出小到10dB毫瓦时，就没有必要加电容Cp₁、Cp₂。本发明的实质是采用两个FET的漏极相互连接的阻抗电路以及将这两个FET的源极分别接至发射机和地电平(或接收机和天线)。为了进一步改善失真特性，在这两个FET之间还可接入一个第三FET。在这种情况下，只要这些串联FET中外面两个FET的漏极与里面第三FET连接而外面两个FET的源极分别接至发射机和地电平(或接收机和天线)，本发明仍然有效。采用这个实施例可以形成一种低失真、低损耗SPDT开关，这种SPDT开关消除了由一组串联FET组成的SPDT开关常有的击穿电压问题。

本发明第二实施例示于图1。虽然将一组FET串联起来可以改善失真特性，但增加了在导通状态的寄生电阻，因此增加了连接接收机和天线时的插入损耗。为了防止插入损耗增加，需要加大阻抗电路的FET_2—1、FET_2—2的栅极宽度。然而，增大栅极宽度和加上抗失真电容Cp₁、Cp₂将增大阻抗电路中节点之间的寄生电容，从而使在截止状态的隔离特性恶化和使发射模式期间的插入损耗增加。为了消除寄生电容的不良影响，本发明在阻抗电路上并联了一个电感。与单个FET的小信号等效电路的详细比较表明，采用一组FET会在工作层和栅极的电阻之间增加一个额外的寄生电阻，从而增大了在导通状态的串联寄生电阻，使插入损耗增加。然而，采用这个实施例可以形成一种具有低失真、低损耗和高隔离特性以及优异的击穿电压特性的SPDT开关。

图10示出了本发明第三实施例。这个实施例相当于实现第一实施例的实例器件结构方式。为了改善第一实施例的击穿电压，将栅极G₁、G₂与漏极D₁、D₂之间的距离Lgd设置成大于栅极G₁、G₂与源极S₁、S₂之间的距离Lgs。当漏极和源极的电压相同时，栅极和漏极之间的电容Cgd小于栅极和源极之间的电容Cgs。该实施例通过将两个FET的栅极与漏极之间的距离设得比较大以及将栅极与漏极之间的击穿电压得到改善的这两个FET的漏极相互连接起来实现了一个阻抗电路。由于将两个FET的漏极相互连接起来，减小了两个栅极之间的寄生电容，因此该实施例不仅能改善击穿电压，而且还使电容比接近适合减小失真的需要。在SPDT开关中采用该实施例的阻抗电路就能改善失真特性。

下面结合图11、12、13说明本发明第四实施例。该实施例涉及实现适用于第一实施例的串联FET的晶体管结构，这种结构可以比第三实施例更有效地实现减小导通FET的寄生电阻的措施。FET导通时的串联寄生电阻由源极接触电阻Rcs、沟道电阻Rch、漏极接触电阻Rcd串联而成，如图11所示。因此，在图10所示的第三实施例的情况下，串联寄生电阻Rp为

R_p＝2*(R_cs＋R_ch＋R_cd)    (13)减小串联寄生电阻的方法之一是除去两个FET的漏极接触层，直接连接各FET的沟道区。这种特殊的晶体管称为双栅极FET，通常在串联一对FET时使用。在这种情况下，串联寄生电阻Rpd为

R_pd＝2*(R_cs＋R_ch)＋R_gg    (14)其中Rgg为两个栅极之间的寄生电阻，其值一般小于2.Rcd。为了改善双栅极FET的击穿电压，本发明将双栅极FET的栅极G₁与G₂之间的距离Lg1g2设置成大于栅极G₁与源极S₁之间的距离Lg1s1或栅极G₂与源极S₂之间的距离Lg2s2，如图12所示。采用这种结构可以改善失真特性，同时还减小了串联寄生电阻。图13所示剖视结构在两个栅极之间有一个低阻的离子植入区，以进一步减小Rgg和导通状态的电阻。假设第一栅极与离子植入区之间的距离为Lg1n，而第二栅极与离子植入区之间的距离为Lg2n，则通过设置成

L_g1n≥L_1g1s1，L_g2n≥L_g2s2就使双栅极FET的栅极G₁与源极S₁之间的寄生电容以及栅极G₂与源极S₂之间的寄生电容相对增大。虽然该实施例涉及的是双栅极情况，然而该实施例的本质是通过将端部栅极与外侧源极(或漏极)之间的距离设置成短于相邻栅极之间的距离，使得端部栅极与外侧源极(或漏极)之间的寄生电容大于相邻栅极之间的寄生电容，从而减小了失真。就此而言，本发明对于三栅极FET或具有更多栅极的FET也是有效的。

本发明第五实施例示于图14。这个实施例涉及适合在一个集成电路上紧凑地形成本发明中所加的防失真电容Cp₁、Cp₂的器件结构。图14A示出了从上面看到的电路图案。在两个源极接触节点上，在一个栅极金属和一个接触节点金属之间形成一层高介质接触膜，构成一个电容。图14B示出了沿线L1剖取的FET的剖视截面，而图14C示出了沿线12剖取的一个电容的剖视截面。在FET制造工艺中再加上一个高介质电接触膜工艺就可以很容易形成这种结构。

本发明第六实施例示于图15。这个实施例除了两个栅极金属是在同一方向引出外与第五实施例相同。为了防止这两个栅极之间有接触，对第一栅极与源极之间的电容进行了分隔。由于两个栅极从同一方向引出，因此控制导通/截止的控制线路布线非常方便。

如上所述，本发明可以很方便地实现具有低电压、低失真的高频开关。图16示出了在本发明的SPDT开关中发射信号的改进输入输出特性。图中示出了三种SPDT开关的比较结果，这三种开关是：常规的SPDT开关，截止FET采用本发明第四实施例的双栅极FET的SPDT开关，以及在第四实施例的双栅极FET上加上0.6微微法电容(Cp₁、Cp₂)和并联一个电感的SPDT开关。发射信号的频率为1.9千兆赫。各FET的门限电压为-2伏，导通状态期间加的控制偏压为0伏，截止状态期间加的控制偏压为-3伏，输出功率被抑制1dB的相应输入功率对于常规SPDT开关是17dB毫瓦，如图中的(1)所示，对于采用第四实施例的双栅极FET的SPDT开关是22db毫瓦(2)，而对于有附加电容和并联电感的SPDT开关则达到30dB毫瓦(3)。图17A示出了在导通状态期间的通过特性，图17B示出了在截止状态期间的隔离特性。对于1.9GHz的发射信号频率，本发明已经实现了插入损耗为0.82dB，隔离特性为28.5dB。

Claims (12)

1.一种在收发机中用来切换收发模式的SPDT开关(单刀双掷开关)，其特征是所述SPDT开关包括：

一个向接收机输出接收信号的第一信号节点：

一个接收来自天线的接收信号和向天线输出发送信号的第二信号节点；

一个接收来自发射机的高频大功率发送信号的第三信号节点；

一个具有一个接在地电平和第一信号节点之间的FET的第一开关；

一个具有两个串联地接在第一信号节点和第二信号节点之间的FET的第二开关；

一个具有一个接在第二信号节点和第三信号节点之间的FET的第三开关；以及

一个具有两个串联地接在第三信号节点和地电平之间的FET的第四开关；

其中所述SPDT开关通过控制加到各FET的栅极金属上的直流偏压，使第二、第四开关导通而使第一、第三开关截止将来自天线的接收信号传给接收机，或者使第二、第四开关截止而使第一、第三开关导通将来自发射机的发送信号传给天线；

其中所述第二开关具有一个FET的一个与第一信号节点连接的源极节点，另一个FET的一个与第二信号节点连接的源极节点，以及这两个FET的连接在一起的漏极；

其中所述第四开关具有一个FET的一个与第三信号节点连接的源极节点，另一个FET的一个与地电平连接的源极节点，以及这两个FET的连接在一起的漏极；

其中组成所述第二开关和第四开关的各个FET的漏极节点与栅极之间的距离都设置成大于或等于源极节点与栅极之间的距离。

2.一种按权利要求1所提出的在收发机中用来切换收发模式的SPDT开关，其特征是其中所述第二开关具有两个分别接在组成所述第二开关的各个FET的源极节点和栅极金属之间的电容，所述第四开关具有两个分别接在组成所述第四开关的各个FET的源极节点和栅极金属之间的电容。

3.一种按权利要求2所提出的在收发机中用来切换收发模式的SPDT开关，其特征是其中所述各电容都是在相应的源极节点上通过在一个源极金属和一个栅极金属之间形成一层介质接触膜而形成的。

4.一种按权利要求2所提出的在收发机中用来切换收发模式的SPDT开关，其特征是所述SPDT开关还包括：

一个与所述第二开关并联的电感；以及

一个与所述第三开关并联的电感。

5.一种在收发机中用来切换收发模式的SPDT开关(单刀双掷开关)，其特征是所述SPDT开关包括：

一个向接收机输出接收信号的第一信号节点：

一个接收来自天线的接收信号和向天线输出发送信号的第二信号节点；

一个接收来自发射机的高频大功率发送信号的第三信号节点；

一个具有一个接在地电平和第一信号节点之间的FET的第一开关，该FET有着一个栅极金属；

一个具有一个接在第一信号节点和第二信号节点之间的FET的第二开关，该FET有着两个栅极金属；

一个具有一个接在第二信号节点和第三信号节点之间的FET的第三开关，该FET有着一个栅极金属；以及

一个具有一个接在第三信号节点和地电平之间的FET的第四开关，该FET有着两个栅极金属；

其中所述SPDT开关通过控制加到各FET的栅极金属上的直流偏压，使第二、第四开关导通而使第一、第三开关截止将来自天线的接收信号传给接收机，或者使第二、第四开关截止而使第一、第三开关导通将来自发射机的发送信号传给天线；

其中所述第二开关和第四开关的结构情况都是：FET的两个栅极金属平行地配置在一个公共沟通区上，FET的两个源极节点配置在这个沟道区的外侧，而栅极金属之间的距离大于或等于相邻的栅极金属与源极节点之间的距离。

6.一种按权利要求5所提出的在收发机中用来切换收发模式的SPDT开关，其特征是其中所述第二开关有两个分别接在FET的相邻的源极节点和栅极金属之间的电容，而所述第四开关有两个分别接在FET的相邻的源极节点和漏极节点之间的电容。

7.一种按权利要求6所提出的在收发机中用来切换收发模式的SPDT开关，其特征是其中所述各电容都是在相应的源极接触节点上通过在一个源极金属和一个栅极金属之间形成一层介质接触膜而形成的。

8.一种按权利要求6所提出的在收发机中用来切换收发模式的SPDT开关，其特征是所述SPDT开关还包括：

一个与所述第二开关并联的电感；以及

一个与所述第三开关并联的电感。

9.一种在收发机中用来切换收发模式的SPDT开关(单刀双掷开关)，其特征是所述SPDT开关包括：

一个向接收机输出接收信号的第一信号节点：

一个接收来自天线的接收信号和向天线输出发送信号的第二信号节点；

一个接收来自发射机的高频大功率发送信号的第三信号节点；

一个具有一个接在地电平和第一信号节点之间的FET的第一开关，该FET有着一个栅极金属；

一个具有一个接在第一信号节点和第二信号节点之间的FET的第二开关，该FET有着两个栅极金属；

一个具有一个接在第二信号节点和第三信号节点之间的FET的第三开关，该FET有着一个栅极金属；以及

一个具有一个接在第三信号节点和地电平之间的FET的第四开关，该FET有着两个栅极金属；

其中所述SPDT开关通过控制加到各FET的栅极金属上的直流偏压，使第二、第四开关导通而使第一、第三开关截止将来自天线的接收信号传给接收机，或者使第二、第四开关截止而使第一、第三开关导通将来自发射机的发送信号传给天线；

其中所述第二开关和第四开关的结构情况都是：FET的两个栅极金属平行地配置在一个离子植入区外侧的沟道区，其中一个栅极金属与离子植入区之间的距离大于这个栅极金属与它相邻的那个源极节点之间的距离，而另一个栅极金属与电子植入区之间的距离大于这个栅极金属与它相邻的另一个源极节点之间的距离。

10.一种按权利要求9所提出的在收发机中用来切换收发模式的SPDT开关，其特征是其中所述第二开关有两个分别接在FET的相邻的源极节点和栅极金属之间的电容，而所述第四开关有两个分别接在FET的相邻的源极节点和漏极节点之间的电容。

11.一种按权利要求10所提出的在收发机中用来切换收发模式的SPDT开关，其特征是其中所述各电容都是在相应的源极接触节点上通过在一个源极金属和一个栅极金属之间形成一层介质接触膜而形成的。

12.一种按权利要求10所提出的在收发机中用来切换收发模式的SPDT开关，其特征是SPDT开关还包括：

一个与所述第二开关并联的电感；以及

一个与所述第三开关并联的电感。

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