CN113037263A - 一种单片正压控制的低插损高隔离度单刀双掷开关芯片 - Google Patents

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Abstract

本发明公开了一种单片正压控制的低插损高隔离度单刀双掷开关芯片，其特征在于，包括晶体管M1～M4，偏置电阻R1～R4，隔直电容C1～C5，电感L1～L5。本发明对传统的正电控制的单级串联‑并联单刀双掷开关结构进行改进，通过在串联射频支路上增加电感，使电感与晶体管寄生电容形成串联谐振以降低插入损耗，通过在并联射频支路增加电感，使电感与并联支路上的隔直电容形成串联谐振以提高隔离度。采用增加电感的方法，可以显著提高隔离度，降低插损，并且结构简单，芯片面积小，集成度高。

Description

一种单片正压控制的低插损高隔离度单刀双掷开关芯片
技术领域
本发明属于微电子、半导体、通信技术及射频开关领域，涉及一种单片正压控制的低插损高隔离度单刀双掷开关芯片。
背景技术
射频开关是无线通信系统的重要组成部分，具有通断信号以及选择传输通道的功能，广泛应用于微波通信、雷达系统、相控阵、电子战、自动测试设备等众多领域，开关的射频性能对整个无线通信系统有着决定性影响。随着互联网技术的发展，人们对无线通信技术的要求越来越高，无线通信技术也在不断发展。小型化、低成本、高性能逐渐成为射频器件的发展趋势。所以研究单片正压控制的低插损高隔离度单刀双掷开关具有十分重要的价值和现实意义。
由于GaAs赝配高电子迁移率晶体管(pHEMT)开关具有导通损耗低、切换速度快、可靠性高等特点，广泛应用于实际工程中。大部分开关采用串联-并联型结构，可以在相对较宽的工作带宽内保持较低插损，较满意的隔离度。但对于有插损和隔离度要求的系统来说，单级串联-并联结构往往不能满足系统指标要求。
常见的降低开关插损的办法是加大管子尺寸，这种办法可以降低插入损耗，但带来的问题是工作带宽变窄，芯片面积增加。常见的提高开关隔离度的方法是再增加一级串联-并联电路即采用两级串联-并联结构，这种办法可以显著提高隔离度，但带来的问题是开关插入损耗变大，芯片面积增大近一倍，制造成本增加。
发明内容
本发明提供一种单片正压控制的低插损高隔离度单刀双掷开关芯片，通过对传统的正电控制的单级串联-并联型单刀双掷开关结构进行改进，如图1 所示，可以显著提高隔离度，降低插损，并且结构简单，芯片面积小，集成度高。
为了实现上述技术效果，本发明实施例采用如下技术方案：
本发明实施例提供一种单片正压控制的低插损高隔离度单刀双掷开关芯片，包括晶体管M1～M4，偏置电阻R1～R4，隔直电容C1～C5，电感L1～L5；其中，所述晶体管M1的栅端通过偏置电阻R1与第一控制电压端连接；所述晶体管M1的漏端与电感L1一端、晶体管M2的漏端连接，所述电感L1的另一端通过隔直电容C1与射频信号输入端连接；所述晶体管M1的源端与电感L2的一端、晶体管M3的漏端连接，所述电感L2的另一端通过隔直电容 C2与第一信号输出端连接；所述晶体管M3的源端与隔直电容C4一端连接，所述隔直电容C4的另一端通过电感L4接地；所述晶体管M3的栅端通过偏置电阻R3与第二控制电压端连接；所述晶体管M2的栅端通过偏置电阻R2 与第二控制电压端连接；所述晶体管M2的源端与电感L3的一端、晶体管 M4的漏端连接，所述电感L3的另一端通过隔直电容C3与第二信号输出端连接；所述晶体管M4的源端与隔直电容C5的一端连接，所述隔直电容C5 的另一端通过电感L5接地，所述晶体管M4的栅端通过偏置电阻R4与第一控制电压端连接。
在本发明提供的实施例中，进一步地，所述晶体管为：PMOS、NMOS、 pHEMT或LDMOS。所述电感L1～L3采用芯片内部的电感和键合金线，或，芯片内部的电感和金带，或，单独采用键合金线或金带；所述电感L4和L5 采用键合金线或金带。所述电感L1～L5任一个电感均可使用多个并联的电感替换。
本发明对传统的正电控制的单级串联-并联单刀双掷开关结构进行改进，通过在串联射频支路上增加电感，使电感与晶体管寄生电容形成串联谐振，降低插入损耗；通过在并联射频支路增加电感，使电感与并联支路上的隔直电容形成串联谐振，提高隔离度。采用增加电感的方法，可以显著提高隔离度，降低插损，并且结构简单，芯片面积小，集成度高。本发明的其它优点、目标和特征将部分通过下面的说明体现，部分还将通过对本发明的研究和实践而为本领域的技术人员所理解。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为传统的正电控制的单级串联-并联型单刀双掷开关电路结构示意图。
图2为本发明的电路结构示意图。
图3为传统的正电控制的单级串联-并联型单刀双掷开关的隔离度和本发明的开关的隔离度仿真结果对比图。
图4为传统的正电控制的单级串联-并联型单刀双掷开关的插入损耗和本发明的开关的插入损耗仿真结果对比图。
具体实施方式
下面结合附图对本发明做进一步的详细说明，以令本领域技术人员参照说明书文字能够据以实施。
应当理解，本文所使用的诸如“具有”、“包含”以及“包括”术语并不配出一个或多个其它元件或其组合的存在或添加。
本发明实施例的说明书和权利要求书中的术语“第一”和“第二”等是用于区别不同的对象，而不是用于描述对象的特定顺序。
下面结合对图对本发明的技术方案进行详细描述。
如图1所示，一种单片正压控制的低插损高隔离度单刀双掷开关芯片，包括晶体管M1～M4，偏置电阻R1～R4，隔直电容C1～C5，电感L1～L5；其中，所述晶体管M1的栅端通过偏置电阻R1与第一控制电压端1连接；所述晶体管M1的漏端与电感L1一端、晶体管M2的漏端连接，所述电感L1的另一端通过隔直电容C1与射频信号输入端RFC连接；所述晶体管M1的源端与电感L2的一端、晶体管M3的漏端连接，所述电感L2的另一端通过隔直电容C2与第一信号输出端RF1连接；所述晶体管M3的源端与隔直电容 C4一端连接，所述隔直电容C4的另一端通过电感L4接地；所述晶体管M3 的栅端通过偏置电阻R3与第二控制电压端2连接；所述晶体管M2的栅端通过偏置电阻R2与第二控制电压端2连接；所述晶体管M2的源端与电感L3 的一端、晶体管M4的漏端连接，所述电感L3的另一端通过隔直电容C3与第二信号输出端RF2连接；所述晶体管M4的源端与隔直电容C5的一端连接，所述隔直电容C5的另一端通过电感L5接地，所述晶体管M4的栅端通过偏置电阻R4与第一控制电压端1连接。
可以理解，在本发明提供的实施例中，晶体管M1～M4作为开关管，控制射频开关的工作状态。
偏置电阻R1～R4，用来提供直流和射频间的隔离，防止射频信号泄露。
隔直(DC Block)电容C1～C5，用来提供直流和射频间的隔离，同时确保晶体管M1～M4的直流电压工作在合适的范围内，以实现晶体管的正常开关。
电感L1～L3，用于与晶体管M～M4的寄生电容谐振，减小插入损耗。
电感L4和L5，用于与隔直电容C4和C5谐振，提高隔离度。
可选的，在本发明提供的实施例中，所述晶体管为：PMOS、NMOS、 pHEMT或LDMOS。
可选的，在本发明提供的实施例中所述电感L1～L3采用芯片内部的电感和键合金线，或，芯片内部的电感和金带，或，单独采用键合金线或金带；所述电感L4和L5采用键合金线或金带。所述电感L1～L5任一个电感均可使用多个并联的电感替换。
进一步的，所述电感L1～L5均可以采用两个电感、三个电感或多个电感并联的方式来提高隔离度，降低插入损耗。
L1～L3的作用是减少插损。在芯片设计时，存在一个最优电感值使开关插损最小。而键合电感或金带在封装时是必不可少的，对于键合电感或金带的电感值还没有达到最优电感值时，可以在芯片内部加入电感，使开关的插损最小。本案发明的工作原理为：当第一控制电压端为5V，第二控制电压端为0V时，晶体管M1和晶体管M4导通，晶体管M2和晶体管M3关断，射频信号从射频信号输入端RFC传输到射频信号输出端RF1。
当第一控制电压端为0V，第二控制电压端为5V时，晶体管M2和晶体管M3导通，晶体管M1和晶体管M4关断，射频信号从射频信号输入端RFC 传输到射频信号输出端RF2。
如图3所示，将传统的正电控制的单级串联-并联型单刀双掷开关的隔离度和本发明的开关的隔离度仿真结果进行对比。从仿真结果来看，本发明所述的开关隔离度有明显改善。
如图4所示，将传统的正电控制的单级串联-并联型单刀双掷开关的插入损耗和本发明的开关的插入损耗仿真结果进行对比。从仿真结果来看，本发明所述的开关插入损耗有明显改善。
尽管本发明的实施方案已公开如上，但其并不仅限于说明书和实施方式中所列运用。它完全可以被适用于各种适合本发明的领域。对于熟悉本领域的人员而言，可容易地实现另外的修改。实施例中所述单刀双掷开关可改为单刀三掷开关、单刀四掷开关、单刀N掷开关(N≥5)。凡只要是在实施例所述在射频串联支路和并联支路串联电感，均视为本发明的应用延伸。因此在不背离权利要求及等同范围所限定的一般概念下，本发明并不限于特定的细节和这里示出与描述的图例。

Claims (4)

1.一种单片正压控制的低插损高隔离度单刀双掷开关芯片，其特征在于，包括晶体管M1～M4，偏置电阻R1～R4，隔直电容C1～C5，电感L1～L5；其中，
所述晶体管M1的栅端通过偏置电阻R1与第一控制电压端连接；所述晶体管M1的漏端与电感L1一端、晶体管M2的漏端连接，所述电感L1的另一端通过隔直电容C1与射频信号输入端连接；所述晶体管M1的源端与电感L2的一端、晶体管M3的漏端连接，所述电感L2的另一端通过隔直电容C2与第一信号输出端连接；所述晶体管M3的源端与隔直电容C4一端连接，所述隔直电容C4的另一端通过电感L4接地；所述晶体管M3的栅端通过偏置电阻R3与第二控制电压端连接；
所述晶体管M2的栅端通过偏置电阻R2与第二控制电压端连接；所述晶体管M2的源端与电感L3的一端、晶体管M4的漏端连接，所述电感L3的另一端通过隔直电容C3与第二信号输出端连接；所述晶体管M4的源端与隔直电容C5的一端连接，所述隔直电容C5的另一端通过电感L5接地，所述晶体管M4的栅端通过偏置电阻R4与第一控制电压端连接。
2.如权利要求1所述的一种单片正压控制的低插损高隔离度单刀双掷开关芯片，其特征在于，所述晶体管为：PMOS、NMOS、pHEMT或LDMOS。
3.如权利要求1所述的一种单片正压控制的低插损高隔离度单刀双掷开关芯片，其特征在于，所述电感L1～L3采用芯片内部的电感和键合金线，或，芯片内部的电感和金带，或，单独采用键合金线或金带；
所述电感L4和L5采用键合金线或金带。
4.如权利要求所述的一种单片正压控制的低插损高隔离度单刀双掷开关芯片，其特征在于，所述电感L1～L5任一个电感均可使用多个并联的电感替换。
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