CN220711465U - 一种soi cmos射频开关电路结构 - Google Patents

Abstract

本实用新型公开了一种SOI CMOS射频开关电路结构，涉及射频开关技术领域，该电路结构包括带隙基准、线性稳压器、隔离驱动电路、逻辑电路和电平切换电路及单刀双掷射频开关；其中，带隙基准输出端与线性稳压器输入端连接，线性稳压器输出端分别与隔离驱动电路输入端及逻辑电路和电平切换电路输入端连接，逻辑电路和电平切换电路输出端与单刀双掷射频开关连接，且逻辑电路和电平切换电路输入控制信号。本实用新型通过利用SOI工艺具有绝缘体上硅的结构以及与以CMOS工艺兼容的特点，设计采用串并联架构的单刀双掷射频开关电路，具有低插入损耗，良好的隔离度与匹配性能，以及良好的线性度性能。

Description

一种SOI CMOS射频开关电路结构

技术领域

本实用新型涉及射频开关技术，具体来说，涉及一种SOI CMOS射频开关电路结构。

背景技术

随着移动互联网的发展，5G技术的不断成熟，5G通信已经逐渐广泛应用于生活中的方方面面，但是5G技术由于其成本高昂，覆盖范围小等的弊端，目前4G通信技术仍然是生活中的主流通信技术。并且常见的LTE_TDD的频段分布中也包含常用的BLE以及WLAN等通信系统的应用，所以射频开关电路具有很强的现实意义，同时，射频开关作为射频前端的第一级电路，其本身的RF性能对于整体系统电路具有重大的影响。

在传统的开关设计中，为了减小衬底与MOS器件的源极漏极之间的寄生，普通的CMOS工艺不太适用，原先通常会使用砷化镓、蓝宝石工艺来设计射频开关，但是由于现代通信系统中对于集成度的要求不断提高，同时砷化镓以及蓝宝石工艺的成本偏高，并不适用于大规模应用。

另外，绝大部分CMOS射频开关都采用串联/并联结构。但是随着频率的升高，并联支路所产生的寄生效应降低了支路阻抗，插入损耗将被严重破坏，但是没有并联支路将降低隔离度，因此有必要消除并联支路的寄生电容的影响，来提高开关的隔离性能。

针对相关技术中的问题，目前尚未提出有效的解决方案。

实用新型内容

针对相关技术中的问题，本实用新型提出一种SOI CMOS射频开关电路结构，以克服现有相关技术所存在的上述技术问题。

为此，本实用新型采用的具体技术方案如下：

一种SOI CMOS射频开关电路结构，该电路结构包括带隙基准、线性稳压器、隔离驱动电路、逻辑电路和电平切换电路及单刀双掷射频开关；其中，带隙基准输出端与线性稳压器输入端连接，线性稳压器输出端分别与隔离驱动电路输入端及逻辑电路和电平切换电路输入端连接，逻辑电路和电平切换电路输出端与单刀双掷射频开关连接，且逻辑电路和电平切换电路输入控制信号。

进一步的，隔离驱动电路包括电容C1、电容C2、电容C3、电容C4、电阻R1、电阻R2、电阻R3、隔离变压器T、稳压管Z1、稳压管Z2、二极管D1及NPN三极管N；

其中，电容C1一端连接输入端Vdd+，电容C1另一端与隔离变压器T输入侧一端连接，隔离变压器T输入侧另一端连接输入端Vdd-，隔离变压器T输出侧一端分别与NPN三极管N集电极、二极管D1阳极、电阻R3一端连接，隔离变压器T输出侧另一端分别与电阻R1一端、稳压管Z1阴极连接，电阻R1另一端与NPN三极管N基极连接，NPN三极管N发射极与稳压管Z1阳极、电容C2一端及稳压管Z2阳极连接，二极管D1阴极分别与电阻R2一端、电容C3一端连接，电阻R2另一端、电容C3另一端、稳压管Z2阴极及电容C4一端连接且作为输出端Vout-，电阻R3另一端与电容C4另一端连接且作为输出端Vout+。

进一步的，单刀双掷射频开关包括电容C5、电容C6、电容C7、电容C8、电容C9、电阻R4、电阻R5、晶体管M1、晶体管M2、晶体管M3、晶体管M4、电感L1、电感L2、电感L3及电感L4；

其中，电阻R4一端与电阻R7一端连接且作为输入端Vc1，电阻R4另一端与晶体管M3栅极连接，晶体管M3源极接地，晶体管M3漏极与电容C5一端、晶体管M1源极连接，电容C5另一端输出TX信号，晶体管M1栅极与电阻R6一端连接，晶体管M1漏极与电容C7一端、晶体管M2漏极连接，电阻R6另一端与电阻R5一端连接且作为输入端Vc2，电容C7另一端连接天线ANT，电阻R5另一端与晶体管M4栅极连接，晶体管M4源极接地，晶体管M4漏极与晶体管M2源极、电容C8一端连接，电容C8另一端输出RX信号；

晶体管M1源极与漏极之间并联有电感L1，晶体管M2源极与漏极之间并联有电感L2，晶体管M3源极与漏极之间并联有电感L3，晶体管M4源极与漏极之间并联有电感L4。

进一步的，晶体管M1与晶体管M为串联晶体管，晶体管M3与晶体管M4为并联晶体管。

进一步的，电容C5、电容C6、电容C7、电容C8及电容C9均为隔直流电容。

进一步的，输入端Vc1与输入端Vc2极性相反。

本实用新型的有益效果为：

1、通过利用SOI工艺具有绝缘体上硅的结构以及与以CMOS工艺兼容的特点，设计采用串并联架构的单刀双掷射频开关电路，具有低插入损耗，良好的隔离度与匹配性能，以及良好的线性度性能，可以更好地应用于射频应用。

2、通过采用LC谐振技术，利用电感和晶体管寄生电容的谐振效应，消除并联支路的寄生电容的影响，大大提高射频开关的隔离性能；同时片内集成隔直电容，通过增加交流偏置提高开关的线性度；此外，采用隔离驱动电路，提升射频开关隔离性能同时，保证驱动电压稳定，抑制干扰噪声。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是根据本实用新型实施例的一种SOI CMOS射频开关电路结构的电路原理框图；

图2是根据本实用新型实施例的一种SOI CMOS射频开关电路结构中隔离驱动电路示意图；

图3是根据本实用新型实施例的一种SOI CMOS射频开关电路结构中单刀双掷射频开关电路示意图。

图中：

1、带隙基准；2、线性稳压器；3、隔离驱动电路；4、逻辑电路和电平切换电路；5、单刀双掷射频开关。

具体实施方式

为进一步说明各实施例，本实用新型提供有附图，这些附图为本实用新型揭露内容的一部分，其主要用以说明实施例，并可配合说明书的相关描述来解释实施例的运作原理，配合参考这些内容，本领域普通技术人员应能理解其他可能的实施方式以及本实用新型的优点，图中的组件并未按比例绘制，而类似的组件符号通常用来表示类似的组件。

根据本实用新型的实施例，提供了一种SOI CMOS射频开关电路结构。

现结合附图和具体实施方式对本实用新型进一步说明，如图1-图3所示，根据本实用新型实施例的SOI CMOS射频开关电路结构，该电路结构包括带隙基准1、线性稳压器2、隔离驱动电路3、逻辑电路和电平切换电路4及单刀双掷射频开关5；其中，带隙基准1输出端与线性稳压器2输入端连接，线性稳压器2输出端分别与隔离驱动电路3输入端及逻辑电路和电平切换电路4输入端连接，逻辑电路和电平切换电路4输出端与单刀双掷射频开关5连接，且逻辑电路和电平切换电路4输入控制信号。

在一个实施例中，隔离驱动电路3包括电容C1、电容C2、电容C3、电容C4、电阻R1、电阻R2、电阻R3、隔离变压器T、稳压管Z1、稳压管Z2、二极管D1及NPN三极管N；

其中，电容C1一端连接输入端Vdd+，电容C1另一端与隔离变压器T输入侧一端连接，隔离变压器T输入侧另一端连接输入端Vdd-，隔离变压器T输出侧一端分别与NPN三极管N集电极、二极管D1阳极、电阻R3一端连接，隔离变压器T输出侧另一端分别与电阻R1一端、稳压管Z1阴极连接，电阻R1另一端与NPN三极管N基极连接，NPN三极管N发射极与稳压管Z1阳极、电容C2一端及稳压管Z2阳极连接，二极管D1阴极分别与电阻R2一端、电容C3一端连接，电阻R2另一端、电容C3另一端、稳压管Z2阴极及电容C4一端连接且作为输出端Vout-，电阻R3另一端与电容C4另一端连接且作为输出端Vout+。

隔离驱动电路3将稳压驱动信号通过隔离变压器T的输入侧传递到输出侧，实现驱动信号的隔离传输。稳压驱动信号驱动端口通过电容C1将稳压驱动信号从隔离变压器输入侧传递到隔离变压器输出侧，电容C1的作用是防止隔离变压器饱和隐患；隔离变压器T输出侧通过电阻R3、电容C4完成正向驱动电压的供电工作，同时稳压管Z1、电阻R1、NPN三极管N实现反向放电，电容C2、稳压管Z2与电阻R2、电容C3、稳压管D1实现输出端Vout-与输出端Vout+的电压保持。

在一个实施例中，单刀双掷射频开关5包括电容C5、电容C6、电容C7、电容C8、电容C9、电阻R4、电阻R5、晶体管M1、晶体管M2、晶体管M3、晶体管M4、电感L1、电感L2、电感L3及电感L4；

其中，电阻R4一端与电阻R7一端连接且作为输入端Vc1，电阻R4另一端与晶体管M3栅极连接，晶体管M3源极接地，晶体管M3漏极与电容C5一端、晶体管M1源极连接，电容C5另一端输出TX信号，晶体管M1栅极与电阻R6一端连接，晶体管M1漏极与电容C7一端、晶体管M2漏极连接，电阻R6另一端与电阻R5一端连接且作为输入端Vc2，电容C7另一端连接天线ANT，电阻R5另一端与晶体管M4栅极连接，晶体管M4源极接地，晶体管M4漏极与晶体管M2源极、电容C8一端连接，电容C8另一端输出RX信号；

晶体管M1源极与漏极之间并联有电感L1，晶体管M2源极与漏极之间并联有电感L2，晶体管M3源极与漏极之间并联有电感L3，晶体管M4源极与漏极之间并联有电感L4。

在一个实施例中，晶体管M1与晶体管M为串联晶体管，晶体管M3与晶体管M4为并联晶体管。

在一个实施例中，电容C5、电容C6、电容C7、电容C8及电容C9均为隔直流电容。

在一个实施例中，输入端Vc1与输入端Vc2极性相反。

对于单刀双掷射频开关5，串联晶体管M1和M2起开关功能，提供电路的收发路径选择。M3和M4是并联晶体管，分别在M1和M2导通时候关闭。控制电压Vc1和Vc2互为相反。当Vc1为低Vc2为高的时候，M1和M4导通，M2和M3关断，开关处于TX状态；当Vc1为高Vc2为低的时候，M2和M3导通，M1和M4关断，开关处于RX状态。导通的晶体管M3和M4可以把泄露到截止晶体管一侧的信号接地，从而提高开关的隔离度。

综上所述，借助于本实用新型的上述技术方案，通过利用SOI工艺具有绝缘体上硅的结构以及与以CMOS工艺兼容的特点，设计采用串并联架构的单刀双掷射频开关电路，具有低插入损耗，良好的隔离度与匹配性能，以及良好的线性度性能，可以更好地应用于射频应用。通过采用LC谐振技术，利用电感和晶体管寄生电容的谐振效应，消除并联支路的寄生电容的影响，大大提高射频开关的隔离性能；同时片内集成隔直电容，通过增加交流偏置提高开关的线性度；此外，采用隔离驱动电路，提升射频开关隔离性能同时，保证驱动电压稳定，抑制干扰噪声。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (6)

1.一种SOI CMOS射频开关电路结构，其特征在于，该电路结构包括带隙基准(1)、线性稳压器(2)、隔离驱动电路(3)、逻辑电路和电平切换电路(4)及单刀双掷射频开关(5)；

其中，所述带隙基准(1)输出端与所述线性稳压器(2)输入端连接，所述线性稳压器(2)输出端分别与所述隔离驱动电路(3)输入端及所述逻辑电路和电平切换电路(4)输入端连接，所述逻辑电路和电平切换电路(4)输出端与所述单刀双掷射频开关(5)连接，且所述逻辑电路和电平切换电路(4)输入控制信号。

2.根据权利要求1所述的一种SOI CMOS射频开关电路结构，其特征在于，所述隔离驱动电路(3)包括电容C1、电容C2、电容C3、电容C4、电阻R1、电阻R2、电阻R3、隔离变压器T、稳压管Z1、稳压管Z2、二极管D1及NPN三极管N；

其中，所述电容C1一端连接输入端Vdd+，所述电容C1另一端与所述隔离变压器T输入侧一端连接，所述隔离变压器T输入侧另一端连接输入端Vdd-，所述隔离变压器T输出侧一端分别与所述NPN三极管N集电极、所述二极管D1阳极、所述电阻R3一端连接，所述隔离变压器T输出侧另一端分别与所述电阻R1一端、所述稳压管Z1阴极连接，所述电阻R1另一端与所述NPN三极管N基极连接，所述NPN三极管N发射极与所述稳压管Z1阳极、所述电容C2一端及所述稳压管Z2阳极连接，所述二极管D1阴极分别与所述电阻R2一端、所述电容C3一端连接，所述电阻R2另一端、所述电容C3另一端、所述稳压管Z2阴极及所述电容C4一端连接且作为输出端Vout-，所述电阻R3另一端与所述电容C4另一端连接且作为输出端Vout+。

3.根据权利要求1所述的一种SOI CMOS射频开关电路结构，其特征在于，所述单刀双掷射频开关(5)包括电容C5、电容C6、电容C7、电容C8、电容C9、电阻R4、电阻R5、晶体管M1、晶体管M2、晶体管M3、晶体管M4、电感L1、电感L2、电感L3及电感L4；

其中，所述电阻R4一端与电阻R7一端连接且作为输入端Vc1，所述电阻R4另一端与所述晶体管M3栅极连接，所述晶体管M3源极接地，所述晶体管M3漏极与所述电容C5一端、所述晶体管M1源极连接，所述电容C5另一端输出TX信号，所述晶体管M1栅极与电阻R6一端连接，所述晶体管M1漏极与所述电容C7一端、所述晶体管M2漏极连接，所述电阻R6另一端与所述电阻R5一端连接且作为输入端Vc2，所述电容C7另一端连接天线ANT，所述电阻R5另一端与所述晶体管M4栅极连接，所述晶体管M4源极接地，所述晶体管M4漏极与所述晶体管M2源极、所述电容C8一端连接，所述电容C8另一端输出RX信号；

所述晶体管M1源极与漏极之间并联有电感L1，所述晶体管M2源极与漏极之间并联有电感L2，所述晶体管M3源极与漏极之间并联有电感L3，所述晶体管M4源极与漏极之间并联有电感L4。

4.根据权利要求3所述的一种SOI CMOS射频开关电路结构，其特征在于，所述晶体管M1与所述晶体管M为串联晶体管，所述晶体管M3与所述晶体管M4为并联晶体管。

5.根据权利要求3所述的一种SOI CMOS射频开关电路结构，其特征在于，所述电容C5、所述电容C6、所述电容C7、所述电容C8及所述电容C9均为隔直流电容。

6.根据权利要求3所述的一种SOI CMOS射频开关电路结构，其特征在于，所述输入端Vc1与所述输入端Vc2极性相反。