CN108736866A - 一种cmos soi射频开关电路 - Google Patents

Abstract

本文公布了一种CMOS SOI射频开关电路，包括：主NFET Stack、辅助NFET Stack、PFET Stack、第一电容以及第二电容；所述主NFET Stack和所述辅助NFET Stack的栅极分别逐级与所述PFET Stack的漏源极连接；所述主NFET Stack一端连接辅助NFET Stack和第一电容，另一端接地；所述辅助NFET Stack一端连接主NFET Stack和第二电容，另一端接地；所述PFET Stack连接控制第二偏置电压；所述CMOS SOI射频开关电路的通断状态通过第一偏置电压和第二偏置电压控制。本申请能够在不降低NFET栅极电容的前提下提高开关切换速度。

Description

一种CMOS SOI射频开关电路

技术领域

本发明涉及射频集成电路领域，尤其涉及一种CMOS SOI射频开关电路。

背景技术

随着无线通信技术的高速发展和新的终端形态的不断演进，无线通信移动终端的射频前端系统需要支持的模式和频段也不断增加，这无疑增加了射频前端架构的复杂度，特别是在提高系统的集成度上。目前，国内外研究人员正致力于全集成整个射频前端系统，但是，遗憾的是RF transceiver(射频收发机)模块和实现较高的输出信号功率的RF PA(射频功率放大器)模块仍然难以实现完全的片内集成，其主要原因在于前者为了实现低功耗和全集成，通常采用传统的CMOS体硅工艺，而后者为了获得高线性度、大功率的输出信号，不得不采用电子迁移率相对较高的GaAs或者GaN工艺。为了提高整个射频前端系统的集成度，除了实现片内集成RF transceiver之外，通常将多种工作模式的RF PA与实现多模式、多频段选择的射频开关封装在一起，组成一个完整的PA模组。为了尽量减少PA模组的封装面积，目前大多数射频开关均采用SOI工艺，因为其与CMOS工艺有良好的兼容性，并且可以集成控制电路和MIPI接口电路。

采用SOI工艺的射频开关虽然具有低成本、易于集成的优势，但是存在着耐压能力差、功率容量低的问题，目前较为常见的解决办法是采用stack(场效应管堆叠式)结构，如图1所示。图1中，ANT为收发射频信号的天线，TX为功率放大器的输出信号，RX为接收到的射频信号。NFET管(N型场效应管)101、102、103、104和NFET管109、110、111、112均采用stack结构，分别构成两组Series Switch(串联开关)。同样地，NFET管105、106、107、108和NFET管113、114、115、116则分别构成两组Shunt Switch(分流接地开关，与Series Switch并联的接地开关)。第一类电阻117～132分别接在各个NFET管的漏源极之间，其作用是使NFET分压均匀。第三类电阻133～148分别接在各个NFET的体极，其阻值大小通常为50～100KΩ，其作用是防止信号功率通过极间电容泄漏到体极，从而影响体极控制电压的稳定性。同理，第二类电阻149～164则分别接在栅极，其作用与电阻133～148相似。整个开关(Switch)通过偏置电压VB1～VB4与VG1～VG4的大小来控制开关的通断状态。图1这类传统的串并联stack结构，虽然具有功率容量大、抑制谐波能力强、隔离度高的优点，但是却限制了开关的切换速度，特别是Shunt Switch的开关速度。为了提高Shunt Switch的开关切换速度，相关技术的方法是通过降低分流接地场效应管(Shunt FET)的栅极电容，从而降低器件跨导，但是这样会导致栅氧化层更易被击穿。

针对相关技术中串并联stack结构中Shunt Switch存在开关时间过长的问题，目前还未提出有效的解决方案。

发明内容

为了解决上述技术问题，本发明实施例提供了一种CMOS SOI射频开关电路。

本申请提供了：

一种CMOS SOI射频开关电路，包括：

主N型场效应管堆叠NFET Stack、辅助N型场效应管堆叠NFET Stack、P型场效应管堆叠PFET Stack、第一电容以及第二电容；所述主NFET Stack和所述辅助NFET Stack的栅极分别逐级与所述PFET Stack的漏源极连接；所述主NFET Stack一端连接辅助NFET Stack和第一电容，另一端接地；所述辅助NFET Stack一端连接主NFET Stack和第二电容，另一端接地；所述PFET Stack连接控制第二偏置电压，所述PFET Stack中各PFET管的漏源极与主NFET Stack和辅助NFET Stack的各NFET栅极逐级相连，为主NFETStack和辅助NFET Stack提供栅极偏置电压；所述辅助NFET Stack的各NFET漏源极与PFET Stack的各PFET栅极逐级相连，为所述PFET Stack提供栅极偏置电压；

所述CMOS SOI射频开关电路的通断状态通过第一偏置电压和第二偏置电压控制。

其中，所述的主NFET Stack包括第一类级联NFET管、第一类电阻、第二类电阻和第三类电阻；其中，所述第一类电阻一端接所述第一类级联NFET管的源极，另一端接所述第一类级联NFET管的漏极；所述第二类电阻一端接所述第一类级联NFET管的栅极，另一端接偏置电路；所述第三类电阻一端接所述第一类级联NFET管的体极，另一端连接着提供第一偏置电压和/或第二偏置电压的偏置电路。

其中，所述辅助NFET Stack包括第二类级联NFET管、第一类电阻、第二类电阻和第三类电阻；其中，所述第一类电阻一端接所述第二类级联NFET管的源极，另一端接所述第二类级联NFET管的漏极；所述第二类电阻一端接所述第二类级联NFET管的栅极，另一端接偏置电路；所述第三类电阻一端接所述第二类级联NFET管的体极，另一端连接着提供第一偏置电压和/或第二偏置电压的偏置电路。

其中，所述PFET Stack包括第一类级联PFET管、第一类电阻、第二类电阻和第三类电阻；其中，所述第一类电阻一端接所述第一类级联PFET管的源极，另一端接所述第一类级联PFET管的漏极；所述第二类电阻一端接所述第一类级联PFET管的栅极，另一端接偏置电路；所述第三类电阻一端接所述第一类级联PFET管的体极，另一端连接着提供第一偏置电压和/或第二偏置电压的偏置电路。

其中，所述第一类电阻的大小为20KΩ。

其中，所述第二类电阻和/或所述第三类电阻的大小为50至100KΩ。

其中，所述第一偏置电压和第二偏置电压分别为高电平和低电平。

一种可调阻抗匹配网络，包括：

功率放大器模组和输出阻抗匹配网络；所述功率放大器模组一端连接射频输入信号端，另一端连接所述输出阻抗匹配网络的一端，所述输出阻抗匹配网络的另一端通过负载阻抗接地；

所述输出阻抗匹配网络中包含场效应管堆叠式结构，所述场效应管堆叠式结构为CMOS SOI射频开关电路，所述CMOS SOI射频开关电路包括：

场效应管堆叠式结构的主NFET Stack、辅助NFET Stack、PFET Stack、第一电容以及第二电容；所述主NFET Stack和辅助NFET Stack的栅极分别逐级与PFET Stack的漏源极连接；所述主NFET Stack一端连接辅助NFETStack和第一电容，另一端接地；所述辅助NFETStack一端连接主NFET Stack和第二电容，另一端接地；所述PFET Stack连接控制第二偏置电压；

所述CMOS SOI射频开关电路的通断状态通过第一偏置电压和第二偏置电压控制。

其中，所述功率放大器模组为如下之一：

并联的低功率模式功率放大器和高功率模式功率放大器；

并联的低功率模式功率放大器、中等功率模式功率放大器和高功率模式功率放大器。

本发明实施例提供了一种在不降低NFET栅极电容的前提下提高开关切换速度的Shunt Switch结构，在确保大功率容量的同时提高了开关速度，同时也降低了由于开关时间过长而产生的功耗，适用于一些需要快速响应的可调负载或者阻抗匹配网络。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。

图1是相关技术中采用串并联Stack结构的CMOS SOI射频开关电路图；

图2是本申请采用Stack结构的CMOS SOI射频开关电路结构示意图图；

图3是本申请实施例中串并联Stack结构的射频开关电路结构示意图；

图4是本申请实施例中可调阻抗匹配网络的电路结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

本申请在图1中的Shunt Switch基础上改进并提出一种具有高开关速度的CMOSSOI射频开关电路。如图2所示，本申请的CMOS SOI射频开关电路可以包括：主NFET Stack、辅助NFET Stack、PFET Stack、第一电容253和第二电容254。相比图1中的Shunt Switch，本申请增加了一组辅助NFET Stack和做动态偏置用的PFET Stack以及两个串联的电容。

如图2所示，所述主NFET Stack和所述辅助NFET Stack的栅极分别逐级与所述PFET Stack的漏源极连接；所述主NFET Stack一端连接辅助NFETStack和第一电容，另一端接地；所述辅助NFET Stack一端连接主NFETStack和第二电容，另一端接地；所述PFETStack连接控制第二偏置电压；所述CMOS SOI射频开关电路的通断状态通过偏置电压VB和偏置电压VG控制。

其中，所述PFET Stack一端接偏置电压VG，各个PFET管的漏源极与主NFET Stack和辅助NFET Stack的各NFET栅极逐级相连，为主NFET Stack和辅助NFET Stack提供栅极偏置电压；所述辅助NFET Stack的各NFET漏源极与PFET Stack的各PFET栅极逐级相连，为PFET Stack提供栅极偏置电压。

其中，所述主NFET Stack可以包括第一类级联NFET管233、234、235、236、237、第一类电阻238、239、240、241、242、第二类电阻243、244、245、246、247和第三类电阻248、249、250、251、252；

所述辅助NFET Stack可以包括第二类级联NFET管201、202、203、204、第一类电阻205、206、207、208、第二类电阻209、210、211、212和第三类电阻213、214、215、216；

所述PFET Stack可以包括第一类级联PFET管217、218、219、220、第一类电阻221、222、223、224、第二类电阻225、226、227、228和第三类电阻229、230、231、232；

其中，所述第一类电阻一端接NFET/PFET的源极，另一端接NFET/PFET的漏极；所述第二类电阻一端接NFET/PFET的栅极，另一端接偏置电路(包括PFET Stack提供偏置电压的偏置电路)；所述第三类电阻一端接NFET/PFET的体极，另一端连接着提供偏置电压VB/VG的偏置电路。

具体的，所述主NFET Stack中，第一类电阻238、239、240、241、242的一端分别接所述第一类级联NFET管233、234、235、236、237的源极，另一端接所述第一类级联NFET管233、234、235、236、237的漏极；所述第二类电阻243、244、245、246、247一端分别接所述第一类级联NFET管233、234、235、236、237的栅极，另一端接偏置电路(包括PFET Stack提供偏置电压的偏置电路)；所述第三类电阻248、249、250、251、252的一端分别接所述第一类级联NFET管233、234、235、236、237的体极，另一端分别连接着提供偏置电压VB和/或偏置电压VG的偏置电路。

具体的，所述辅助NFET Stack中，第一类电阻205、206、207、208一端分别接所述第二类级联NFET管201、202、203、204的源极，另一端分别接所述第二类级联NFET管201、202、203、204的漏极；所述第二类电阻209、210、211、212一端分别接所述第二类级联NFET管201、202、203、204的栅极，另一端分别接偏置电路(包括PFET Stack提供偏置电压的偏置电路)；所述第三类电阻213、214、215、216一端分别接所述第二类级联NFET管201、202、203、204的体极，另一端分别连接着提供偏置电压VB和/或偏置电压VG的偏置电路。

具体的，所述PFET Stack中，所述第一类电阻221、222、223、224一端分别接所述第一类级联PFET管217、218、219、220的源极，另一端分别接所述第一类级联PFET管217、218、219、220的漏极；所述第二类电阻225、226、227、228一端分别接所述第一类级联PFET管217、218、219、220的栅极，另一端分别接偏置电路；所述第三类电阻229、230、231、232一端分别接所述第一类级联PFET管217、218、219、220的体极，另一端分别连接着提供偏置电压VB和/或偏置电压VG的偏置电路。

对比图1中的Shunt Switch，本申请中，偏置电压VG为高电压、VB为零电压时，辅助NFET Stack与PFET Stack迅速导通，并且由于第一类电阻205-208与NFET导通时的等效电阻Ron并联，再与第二电容254串联，导致等效电阻Ron的分压与第二电容的分压相比趋近于零，PFET Stack的栅极电压也趋近于零，而PFET Stack的漏源电压趋于稳定，即主NFETStack也迅速导通。当本申请的偏置电压VG为低压、VB为负压时，靠近地的NFET首先断开，导致PFET Stack的漏源极电压迅速降低直到完全断开，此时可以将PFET和NFET Stack看成相互串联的电容，再加上第一、第二电容降低了总的等效电容，从而提高了开关断开速度。此外，由于PFET Stack无论在导通还是断开状态均存在寄生电容，这些寄生电容与主NFETStack、辅助NFETStack的栅极电容串联，降低了NFET管的有效栅极电容，从而减少了电容充放电的时间，加快了开关速度。

实际应用中，所述第一类电阻的大小可以为20KΩ。所述第二类电阻和/或所述第三类电阻的大小可以为50至100KΩ。偏置电压VB和偏置电压VG分别为高电平和低电平。例如，偏置电压VB为高电压时，VB可以为零电压；偏置电压VG为低压时，VB可以为负压。

本发明实施例中，所述的NFET Stack、辅助NFET Stack和PFET Stack的场效应管堆叠的级数并不限定为上文所述的级数，需根据射频开关工作的具体实际情况而定。

实际应用中，本申请可与图1所示的Series Switch一起构成单刀双掷的串并联stack射频开关结构，如实施例图3所示。本申请也可以单独作为Shunt Switch使用，如实施例图4所示。

如图3所示为本申请应用于串并联Stack结构的具体实施例。图3中的SeriesSwitch与图1中的Series Switch结构完全一致，为了方便，此处仅用开关符号代替。图3中的Shunt Switch采用与图2所示Shunt Switch结构完全相同的结构，同样地，用开关符号和并联的电容代替，其中，并联的电容表示第一电容253。本实施例中，发射信号TX到天线ANT的Series Switch导通时，TX端的Shunt Switch迅速断开，减少了信号功率通过ShuntSwitch到地的损耗；RX端的Series Switch也断开，RX端的Shunt Switch则迅速导通，将泄露的信号功率迅速地拉到地，提高TX与RX之间的隔离度。相反地，天线ANT接收信号到RX端，整个开关的通断状态正好与前者相反。

本发明实施例中，所有Series Switch的NFET参数大小，包括其宽长比，均根据发射和接收的信号功率、谐波功率、插入损耗、隔离度等性能指标进行折衷处理，而连接NFET/PFET的第一类电阻大小通常为20KΩ左右(根据器件工艺而定)，第二、三类电阻大小通常为50～100KΩ。

本发明实施例中，所有Shunt Switch的NFET和PFET管参数大小，主要根据发射与接收信号的最大电压摆幅而定，其第一、二、三类电阻的取值与Series Switch相似，第一、第二电容则根据Switch的工作频率和NFET Stack的寄生阻抗而定，这些对于本领域的技术人员来讲是易于理解的，本文不作限制。

同时，基于本发明实施例的串并联stack结构，并不仅限于单刀双掷开关，还可以是单刀多掷或多刀多掷开关，具体需根据实际工作情况而定，这些对于本领域的技术人员来讲是易于理解的。

此外，在本发明中所提及的控制电压VG、VG1、VG3、VB、VB1和VB3的值主要根据器件工艺和场效应管导通状态来设计，这些对于本领域的技术人员来讲是易于理解的，本文不作限制。

此外，本申请还提供一种可调阻抗匹配网络，包括：功率放大器模组和输出阻抗匹配网络；所述功率放大器模组一端连接射频输入信号端，另一端连接所述输出阻抗匹配网络的一端，所述输出阻抗匹配网络的另一端通过负载阻抗接地；其中，所述输出阻抗匹配网络中包含所述场效应管堆叠式结构，所述场效应管堆叠式结构为CMOS SOI射频开关电路，所述CMOS SOI射频开关电路为上述图2所示的结构，不再赘述。

其中，所述功率放大器模组可以为如下之一：1)并联的低功率模式功率放大器和高功率模式功率放大器；2)并联的低功率模式功率放大器、中等功率模式功率放大器和高功率模式功率放大器。

如图4所示为本申请一种可调阻抗匹配网络的实施例。其中，所述可调阻抗匹配网络可包括LPM PA(低功率模式功率放大器)、HPM PA(高功率模式功率放大器)、OMN(输出阻抗匹配网络)、SPST(单刀单掷开关)、负载阻抗R_L(通常为50Ω)、射频输入信号RFin；所述OMN包括Shunt Switch，该Shunt Switch采用与图2所示Shunt Switch结构完全相同的结构。其中，LPM PA和HPM PA并联，一端连接RFin端，另一端连接OMN，OMN一端连接LPM PA和HPM PA，另一端通过电阻负载阻抗R_L接地。在LPM PA的两端均可设置SPST，在HPM PA与RFin端之间可设置SPST。根据LPM、HPM两种工作模式下输出的信号功率的不同，通过控制ShuntSwitch的通断来调整输出阻抗匹配网络的阻抗大小，使50Ω的标准阻抗变换到两种输出功率所需的最佳负载阻抗。其中，Shunt Switch可以获得较高的开关速度，因而可满足最佳负载阻抗快速切换的要求。

在本文提及的LPM PA、HPM PA、SPST和Shunt Switch等模块的器件参数均根据具体的工作频率、信号功率等具体性能指标来设计，这对于本领域的技术人员来讲是易于理解的。

另外，图4中的实施例只是为了阐述本申请在可调阻抗匹配网络中的应用，并不限于两种PA工作模式的应用，也可以用于三种工作模式的情况，如LPM/MPM/HPM(低功率模式/中等功率模式/高功率模式)。

图3、图4所示实施例仅示范性地说明本申请的工作原理以及适用范畴。任何本领域技术人员均不可在不需要付出创造性的劳动的前提下，联想或者运用本申请的相关实施方式，这些方式都将落入本申请的保护范围之内。

以上显示和描述了本申请的基本原理和主要特征和本申请的优点。本申请不受上述实施例的限制，上述实施例和说明书中描述的只是说明本申请的原理，在不脱离本申请精神和范围的前提下，本申请还会有各种变化和改进，这些变化和改进都落入要求保护的本申请范围内。

Claims (9)

1.一种CMOS SOI射频开关电路，其特征在于，包括：

主N型场效应管堆叠NFET Stack、辅助N型场效应管堆叠NFET Stack、P型场效应管堆叠PFET Stack、第一电容以及第二电容；所述主NFET Stack和所述辅助NFET Stack的栅极分别逐级与所述PFET Stack的漏源极连接；所述主NFET Stack一端连接辅助NFET Stack和第一电容，另一端接地；所述辅助NFET Stack一端连接主NFET Stack和第二电容，另一端接地；所述PFET Stack连接控制第二偏置电压，所述PFET Stack中各PFET管的漏源极与主NFET Stack和辅助NFET Stack的各NFET栅极逐级相连，为主NFET Stack和辅助NFET Stack提供栅极偏置电压；所述辅助NFET Stack的各NFET漏源极与PFET Stack的各PFET栅极逐级相连，为所述PFET Stack提供栅极偏置电压；

所述CMOS SOI射频开关电路的通断状态通过第一偏置电压和第二偏置电压控制。

2.根据权利要求1所述的CMOS SOI射频开关电路，其特征在于，

所述的主NFET Stack包括第一类级联NFET管、第一类电阻、第二类电阻和第三类电阻；

其中，所述第一类电阻一端接所述第一类级联NFET管的源极，另一端接所述第一类级联NFET管的漏极；所述第二类电阻一端接所述第一类级联NFET管的栅极，另一端接偏置电路；所述第三类电阻一端接所述第一类级联NFET管的体极，另一端连接着提供第一偏置电压和/或第二偏置电压的偏置电路。

3.根据权利要求1所述的CMOS SOI射频开关电路，其特征在于，

所述辅助NFET Stack包括第二类级联NFET管、第一类电阻、第二类电阻和第三类电阻；

其中，所述第一类电阻一端接所述第二类级联NFET管的源极，另一端接所述第二类级联NFET管的漏极；所述第二类电阻一端接所述第二类级联NFET管的栅极，另一端接偏置电路；所述第三类电阻一端接所述第二类级联NFET管的体极，另一端连接着提供第一偏置电压和/或第二偏置电压的偏置电路。

4.根据权利要求1所述的CMOS SOI射频开关电路，其特征在于，

所述PFET Stack包括第一类级联PFET管、第一类电阻、第二类电阻和第三类电阻；

其中，所述第一类电阻一端接所述第一类级联PFET管的源极，另一端接所述第一类级联PFET管的漏极；所述第二类电阻一端接所述第一类级联PFET管的栅极，另一端接偏置电路；所述第三类电阻一端接所述第一类级联PFET管的体极，另一端连接着提供第一偏置电压和/或第二偏置电压的偏置电路。

5.根据权利要求2、3或4所述的CMOS SOI射频开关电路，其特征在于，所述第一类电阻的大小为20KΩ。

6.根据权利要求2、3或4所述的CMOS SOI射频开关电路，其特征在于，所述第二类电阻和/或所述第三类电阻的大小为50至100KΩ。

7.根据权利要求2、3或4所述的CMOS SOI射频开关电路，其特征在于，所述第一偏置电压和第二偏置电压分别为高电平和低电平。

8.一种可调阻抗匹配网络，其特征在于，包括：

功率放大器模组和输出阻抗匹配网络；所述功率放大器模组一端连接射频输入信号端，另一端连接所述输出阻抗匹配网络的一端，所述输出阻抗匹配网络的另一端通过负载阻抗接地；

所述输出阻抗匹配网络中包含场效应管堆叠式结构，所述场效应管堆叠式结构为CMOSSOI射频开关电路，所述CMOS SOI射频开关电路包括：

场效应管堆叠式结构的主NFET Stack、辅助NFET Stack、PFET Stack、第一电容以及第二电容；所述主NFET Stack和辅助NFET Stack的栅极分别逐级与PFET Stack的漏源极连接；所述主NFET Stack一端连接辅助NFET Stack和第一电容，另一端接地；所述辅助NFETStack一端连接主NFET Stack和第二电容，另一端接地；所述PFET Stack连接控制第二偏置电压；

所述CMOS SOI射频开关电路的通断状态通过第一偏置电压和第二偏置电压控制。

9.根据权利要求8所述的可调阻抗匹配网络，其特征在于，所述功率放大器模组为如下之一：

并联的低功率模式功率放大器和高功率模式功率放大器；

并联的低功率模式功率放大器、中等功率模式功率放大器和高功率模式功率放大器。