CN108566188B

CN108566188B - 高频低插损开关

Info

Publication number: CN108566188B
Application number: CN201810402595.1A
Authority: CN
Inventors: 伍晶; 裘华英; 罗文玲
Original assignee: Chengdu Tongliang Technology Co ltd
Current assignee: Chengdu Tongliang Technology Co ltd
Priority date: 2018-04-28
Filing date: 2018-04-28
Publication date: 2021-07-06
Anticipated expiration: 2038-04-28
Also published as: CN108566188A

Abstract

本发明提供高频低插损开关，属于通信技术领域。包括变压器型差分电感、变压器型巴伦、电容、NMOS晶体管，变压器型差分电感包括变压器型差分电感T‑L₁、变压器型差分电感T‑L₂，变压器型巴伦包括变压器型巴伦B_A,变压器型巴伦B_T，变压器型巴伦B_R，电容包括电容C、电容C_A、电容C_T、电容C_R，NMOS晶体管M₁、NMOS晶体管M₂。本发明能够有效缓解在高频率下传统射频开关由于衬底泄露损耗而引起插入损耗的恶化。差分开关结构克服了接地键和线的寄生电感效应，采用变压器型差分电感改善了片上电感的低品质因数，更重要地是减小了电感所占芯片面积。

Description

高频低插损开关

技术领域

本发明属于通信技术领域，尤其涉及高频低插损开关。

背景技术

射频开关是雷达和通信系统的关键模块之一，它可以用来切换系统的接收和发射功能，随着对射频系统成本和集成度的要求越来越高，采用CMOS工艺将射频收发系统所有模块集成在同一块硅晶片上一直都是国内外研究的热点。随着CMOS工艺的演进，它在射频前端应用中正成为传统的GaAs工艺强有力的竞争对手，尤其在射频电路、模拟电路和数字电路的全集成方面更有着GaAS工艺所无法实现的优势。

目前，功率放大器和射频开关由于要求具有较高的功率承受能力，而CMOS工艺具有低击穿电压以及衬底导电性等缺点，因此CMOS工艺的NMOS晶体管成为射频前端实现全集成的主要限制因素。

射频开关主要功能是控制信号的接收与发射，当系统处于发射状态时，开关电路需要承受来自系统发射机发射的大功率信号，开关电路的功率处理能力是重要的指标，功率处理能力和线性度是紧密相关的，它们都可以用1dB功率压缩点衡量。

开关一般位于发射链路的最后一级和接收链路的第一级，开关在发射状态插入损耗越大，意味着自功率放大器到达发射端口的信号功率越小，即功率放大器效率越低；而开关在接收状态插入损耗越大则意味着发射链路噪声越大。

为避免发射大功率信号时接收端和发射端相互干扰而造成系统饱和、毁坏或不稳定，隔离度是开关另一重要参数。射频开关设计的成功与否，与能否满足这些关键性能参数直接衡量。对于硅基MOSFET射频开关而言，衬底的非绝缘特性和栅氧层的易击穿特性使其难以在保证功率处理能力的前提下实现合乎规格的插入损耗，这是阻碍硅基MOSFET射频开关商用化的最大瓶颈。

申请号201410013736.2，申请公布号CN103812483A，提供一种CMOS射频开关，使用普通工艺中的Triple-Well CMOS工艺制作NMOS晶体管作为射频开关晶体管，并通过大电阻作为寄生二极管提供直流偏置及射频悬浮，使得无论在晶体管处于导通状态还是截止状态，晶体管的工作状态及寄生二极管的工作状态都保持稳定且不影响射频开关晶体管的射频性能，具有稳定的隔离度及线性度指标，且相对于SOI工艺的射频开关成本大为降低，并同时保持基于SOI工艺相当高的性能水平。

但是随着频率的升高和功率的增加，Triple-Well CMOS工艺制作的NMOS晶体管DNW的隔离作用越来越小，衬底的导电性的影响将越来越明显，减小晶体管的尺寸能够满足晶体管向更高的频率应用拓展，但是对功率性能的限制有影响。

发明内容

本发明的目的在于解决上述现有技术存在的缺陷，提供高频低插损开关，能够弥补NMOS晶体管由于衬底泄漏而导致差的插损，克服衬底导电使电感具有差的品质因数，防止衬底耦合和栅极被击穿，用NMOS晶体管作为射频开关在处理大功率射频信号时插入损耗和功率处理能力间的矛盾。

本发明采用如下技术方案：

高频低插损开关，包括变压器型差分电感、变压器型巴伦、电容、NMOS晶体管，变压器型差分电感包括变压器型差分电感T-L₁、变压器型差分电感T-L₂，变压器型巴伦包括变压器型巴伦B_A,变压器型巴伦B_T，变压器型巴伦B_R，电容包括电容C、电容C_A、电容C_T、电容C_R，NMOS晶体管M₁、NMOS晶体管M₂；

所述的变压器型巴伦B_A的Ant+端与电容C_A一端、变压器型差分电感T-L₁其中一个线圈一端电连接，变压器型差分电感T-L₁其中一个线圈另一端与NMOS晶体管M₁的漏极一端、电容C_T一端、变压器型巴伦B_T的Tx+一端电连接；

变压器型巴伦B_A的Ant+端与电容C一端、变压器型差分电感T-L₂其中一个线圈一端电连接，变压器型差分电感T-L₂其中一个线圈另一端与NMOS晶体管M₂漏极一端，电容C_R一端，变压器型巴伦B_R的Rx+端电连接；

变压器型巴伦B_A的Ant-端与电容C_A另一端，电容C另一端、变压器型差分电感T-L₁其中另一个线圈一端电连接，变压器型差分电感T-L₁其中另一个线圈另一端与NMOS晶体管M₁源极另一端、电容C_T另一端、变压器型巴伦B_T的Tx-一端电连接；其中一个电感线圈R_G一端与NMOS晶体管M₁的栅极第三端电连接，该电感线圈R_G另一端设置控制电压V_{C_T}；

变压器型巴伦B_A的Ant-端与变压器型差分电感T-L₂其中另一个线圈的一端电连接，变压器型差分电感T-L₂其中另一个线圈的另一端与NMOS晶体管M₂源极另一端、电容C_R一端、变压器型巴伦B_R的Rx-一端电连接；电感线圈R_G一端与的NMOS晶体管M₂的栅极第三端电连接，另一个电感线圈R_G另一端设置控制电压V_{C_R}。

进一步的，高频低插损开关的晶体管为0.18um Triple-Well CMOS工艺制作的NMOS晶体管，采用Triple-Well体硅CMOS工艺将体和衬底用DNW结电容隔离开来减小衬底耦合。

进一步的，所述的高频低插损开关的开关电路采用差分结构，虚拟接地点设置于NMOS晶体管M₁、NMOS晶体管M₂的内部。

进一步的，所述的Triple-Well体硅CMOS的NMOS晶体管具有栅极Gate、源极Source、漏极Drain、体极Bulk、深N阱DNW极、P型衬底极P_sub，其中，体极Bulk连接到NMOS晶体管的P型体，P型体为一个阱结构，NMOS晶体管的有源部设置于P型体中，深N阱DNW极与N型阱DNW相连，N型阱DNW是一个N型掺杂的深阱结构，P型体设置于N型阱DNW内，P型衬底极P_sub与P型掺杂衬底相连，N型阱DNW设置于P型掺杂衬底内；P型衬底极P_sub极接地，深N阱DNW极通过电感R_D与一个偏置信号相连，体极Bulk与通过电感R_E与另一个偏置信号相连。

本发明的有益效果：

本发明采用集总等效传输线结构设计了一款低插入损耗的差分射频开关，它能够有效缓解在高频率下传统射频开关由于衬底泄露损耗而引起插入损耗的恶化。差分开关结构克服了接地键和线的寄生电感效应，在开关设计中独创地提出了采用变压器型差分电感改善片上电感的低品质因数，更重要地是减小了电感所占芯片面积。

所提出的射频开关结构采用Triple-Well体硅CMOS工艺实现，该结构的优点对基于其它半导体工艺的射频开关设计也是可用的，Triple-Well体硅CMOS射频开关与标准CMOS工艺完全兼容，能够实现与数字电路模块、模拟电路模块和其它射频电路模块的全集成，具有高集成度、易于量产和低成本等方面的优势。

附图说明

图1为本发明的电路结构示意图；

图2(a)为Triple-Well体硅CMOS晶体管剖面图；

图2(b)为Triple-Well体硅CMOS晶体管等效电路图；

图3为一阶C-L-Cπ型集总传输线；

图4(a)为图1晶体管关断时的等效电容图；

图4(b)为图1晶体管导通时的等效电容图；

图5(a)为四分之一波长传输线开关电路结构示意图；

图5(b)为图5(a)的等效的集总等效四分之一波长传输线开关电路结构示意图；

图6(a)评估发射模式插入损耗和回波损耗的二端口简化等效电路；

图6(b)评估发射模式隔离度的二端口简化等效电路；

图7(a)关于体的并联接地晶体管原理图；

图7(b)关断状态等效模型；

图7(c)源体直接相连简化等效模型；

图7(d)采用浮体技术的简化等效模型；

图8(a)关于栅的并联接地晶体管原理图；

图8(b)栅交流接地的简化等效模型；

图8(c)采用交流浮栅技术的简化等效模型；

图9低插入损耗差分射频开关分别在R_x和T_x模式下仿真和测试的插入损耗图；

图10低插入损耗差分开关分别在R_x和T_x模式下仿真和测试的隔离度图；

图11低插入损耗差分开关在T_x模式下仿真和测试的相关端口的回波损耗图；

图12低插入损耗差分开关在R_x模式下仿真和测试的相关端口的回波损耗图；

图13低插入损耗差分开关在T_x模式下仿真和测试的功率处理图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

首先对本发明在实施例中涉及到的术语做出解释：

射频开关：高品质射频开关是射频电路系统和时分双工(TDD)通信系统关键模块之一，为了实现设备发射和接收射频信号的功能，需要射频开关完成切换的程序。

集总等效四分之一波长传输线结构：四分之一波长传输线具有阻抗变换作用。然而，除非在很高的频率下，否则四分之一波长传输线的尺寸需要做的很大，为了减小芯片面积，通常以等效的集总传输线结构代替分布式四分之一波长传输线。

因此通常在中心频率处用一阶C-L-Cπ型集总结构对其进行等效，如图3。其中，C＝1/(2πf0Z0)，L＝Z0/(2πf0)，Z0是端口特性阻抗，f0是中心频率。

插入损耗：插入损耗描述开关在导通状态时所引入的损耗，常被表示为来自源的可用功率与传送到负载的功率之比。

隔离度：当开关处于关断状态时，当开关处于关断状态时，希望尽可能少的信号能量泄漏到隔离端口，隔离度描述信号泄露到隔离端口的程度，泄露地信号能量越大意味着隔离度越高。

功率处理能力：功率处理能力衡量开关工作在高功率下的可靠性。这个可靠性包含两个方面的含义，即在承受高功率时仍然可以很好地保持性能和不对MOSFET造成任何损害。因此，1dB功率压缩点可以很好地描述功率处理能力，1dB功率压缩点是实际输出功率偏离其线性输出功率1dB时的点。

Triple-well体硅MOSFET：Triple-Well CMOS技术通过深N阱(Deep N-well，DNW)工艺减小衬底耦合效应，如图2。DNW将常规的硅基CMOS的硅衬底隔离为体和衬底，DNW通过高电阻接高电压保证交流浮地和体-DNW寄生二极管与DNW-衬底寄生二极管充分反偏，从而Triple-Well CMOS技术可以看作是将体和衬底用电容隔离开来以减小衬底耦合，而体也可以独立供电以减小寄生结二极管的影响。

如图1所示，提出高频低插损开关，包括变压器型差分电感、变压器型巴伦、电容、NMOS晶体管，变压器型差分电感包括变压器型差分电感T-L₁、变压器型差分电感T-L₂，变压器型巴伦包括变压器型巴伦B_A,变压器型巴伦B_T，变压器型巴伦B_R，电容包括电容C、电容C_A、电容C_T、电容C_R，NMOS晶体管M₁、NMOS晶体管M₂。

所述的变压器型巴伦B_A的Ant+端与电容C_A一端、变压器型差分电感T-L₁其中一个线圈一端电连接，变压器型差分电感T-L₁其中一个线圈另一端与NMOS晶体管M₁的漏极一端、电容C_T一端、变压器型巴伦B_T的T_x+一端电连接。

变压器型巴伦B_A的Ant+端与电容C一端、变压器型差分电感T-L₂其中一个线圈一端电连接，变压器型差分电感T-L₂其中一个线圈另一端与NMOS晶体管M₂漏极一端，电容C_R一端，变压器型巴伦B_R的Rx+端点连接。

变压器型巴伦B_A的Ant-端与电容C_A另一端，电容C另一端、变压器型差分电感T-L₁其中另一个线圈一端电连接，变压器型差分电感T-L₁其中另一个线圈另一端与NMOS晶体管M₁源极另一端、电容C_T另一端、变压器型巴伦B_T的T_x-一端电连接；其中一个电感线圈R_G一端与NMOS晶体管M₁的栅极第三端电连接，该电感线圈R_G另一端设置控制电压V_{C_T}。

变压器型巴伦B_A的Ant-端与变压器型差分电感T-L₂其中另一个线圈的一端电连接，变压器型差分电感T-L₂其中另一个线圈的另一端与NMOS晶体管M₂源极另一端、变压器型巴伦B_R的Rx-一端电连接；另一个电感线圈R_G一端与NMOS晶体管M₂的栅极第三端电连接，另一个电感线圈R_G另一端设置控制电压V_{C_R}。

进一步的，高频低插损开关为0.18um Triple-Well CMOS工艺制作的NMOS晶体管，采用Triple-Well体硅CMOS工艺将体和衬底用DNW结电容隔离开来减小衬底耦合。

进一步的，所述的Triple-Well体硅CMOS的NMOS晶体管具有栅极Gate、源极Source、漏极Drain、体极Bulk、深N阱DNW极、P型衬底极P_sub，其中，体极Bulk连接到NMOS晶体管的P型体，P型体为一个阱结构，NMOS晶体管的有源部设置于P型体中，深N阱DNW极与N型阱DNW相连，N型阱DNW是一个N型掺杂的深阱结构，P型体设置于N型阱DNW内，P型衬底极P_sub与P型掺杂衬底相连，N型阱DNW设置于P型掺杂衬底内；

P型衬底极P_sub极接地，深N阱DNW极通过电感R_D与一个偏置信号相连，体极Bulk与通过电感R_E与另一个偏置信号相连。

其工作原理分析如下：

1.电路结构分析：Triple-Well体硅CMOS工艺的NMOS晶体管将体和衬底用DNW结电容隔离开来减小衬底耦合，而体也可以独立供电以减小寄生结二极管的影响，它在相对较低的频率下能够有效地防止信号泄漏，但是对于高频，晶体管体和衬底之间等效电容的隔离作用被严重削弱，因为随着工作频率的提高，等效电容的阻抗变小，衬底泄露明显。

为了克服Triple-Well体硅CMOS工艺的NMOS晶体管随着工作频率的提高，等效电容的阻抗变小，衬底泄露明显的问题，提出了集总四分之一波长传输线结构的CMOS射频开关结构。

从图1中，由于晶体管最终都连接到地，而所有的寄生电容最终也连接到地，从而当晶体管关断时，源漏电容和寄生电容共同构成集总等效四分之一波长传输线结构的电容，晶体管关断时，电容可等效为图4(a)。

从图1中，晶体管导通电阻很小，使得寄生电容对导通时的晶体管影响很小，晶体管导通时的电容如图4(b)。

巴伦B_T、B_A和B_R起差分-单端的转换作用，以便于和系统中的单端模块连接，同时也为了测试，当所提出的开关结构用于系统中时，可以根据开关各端口后续电路结构选择是否使用巴伦实现端口转换，若开关相关端口接差分电路模块则不需要使用巴伦，若开关相关端口接单端电路模块则需要巴伦完成差分-单端端口转换。

C_T、C_A和C_R分别是三个端口巴伦的匹配电容，变压器型差分电感T-L₁和T-L₂充分利用电感间的互耦增大每一个电感的有效电感值，从而改善电感品质因数。

变压器型差分电感T-L₁和变压器型差分电感T-L₂，采用差分电感具有以下优势：

(1)差分结构消除了封装和测试时的接地键和线的寄生电感效应。键和线电感会恶化开关插入损耗和隔离度，在高频率条件下，键和线的寄生电感效应将非常明显，严重影响开关的性能。由于差分结构两路差分支路的电压和电流幅度相等相位相反，因而其公共点虚拟接地。实际上，差分开关电路的公共点是对应单端电路需要实际接地的点，因此差分结构开关电路能够完全消除接地寄生电感对电路的影响。

(2)采用1:1的片上巴伦使差分端口阻抗减小为单端端口阻抗的一半而改善功率处理能力。开关功率处理能力以功率为标准进行衡量，而实际上影响功率处理能力诸多因素却决定于对晶体管的承受电压的响应，根据P＝V2/(2Z0),当端口阻抗较小的时候，开关可以实现高功率的能量控制而晶体管却承受较小的电压，通过阻抗变化模块改善功率处理能力。理论上，差分开关结构相较单端结构，功率处理能力高3dB。

(3)差分结构允许使用差分电感改善电感的品质因数。由于硅衬底的导电性，片上电感较差的品质因数限制所提出开关结构的实现更好的性能。在差分电路中，对称结构允许使用变压器型差分电感，适当地进行线圈绕制使变压器的同名端位于不同侧。当同相位的两个电流自同名端流入两个相互耦合的电感中时，它们各自产生的磁通量方向相同，每一个电感的互感电动势与自感电动势方向相同，互感电压与自感电压方向相同，每一个电感的等效电感值就是自感和互感的和，每一个电感的电感值增加了而损耗几乎不变，因此电感品质因数得到了提高。更为重要地是，变压器型差分电感通过将两个电感交缠在一起提高耦合系数，从而会明显地减小了电感所占芯片面积。

(4)差分结构还有抑制共模噪声的作用，对于开关电路，共模噪声主要来源于温度漂移和电源电压波动等因素，同时由于MOSFET等效电路中元件的非线性响应与温度和电压都有直接的关系，因此也可以改善线性度。由于射频开关通常位于接收链路的第一级，对噪声和线性度的影响更显得尤为重要。

1.如图1所示，所述的集总等效四分之一波长传输线开关，由四分之一波长传输线开关变化而来：

在四分之一波长传输线串联开关结构中，晶体管并联在开关结构中，通过控制晶体管的工作状态改变四分之一波长传输线负载阻抗，利用四分之一波长传输线的阻抗变换作用实现开关工作状态的切换。

当Rx模式工作时，控制电压V_{C_R}设置为低电平，即0V，晶体管M₂关断，信号通过四分之一波长传输线传输到接收端，另一控制电压V_{C_T}设置为高电平，即1.8V，晶体管M₁导通，利用四分之一波长传输线的阻抗变化作用，在中心频率处，由Ant端口看向T_x端口的阻抗为无穷大，防止信号泄漏到需要隔离的端口即T_x端口。

T_x模式下开关的工作原理与R_x模式相同。将四分之一波长传输线以C-L-Cπ型结替换，就能得到如图5(b)的开关结构。该开关结构就是所提出的差分开关电路的一条支路，差分端口阻抗为单端端口阻抗的一半。

T_x模式下开关的等效电路模型，导通晶体管建模为导通电阻R_on，关断晶体管建模为关断电容C_off。

在T_x模式下，信号自T_x端口发射，并通过Ant端口进入后续电路，同时阻隔信号进入R_x端口，如图6(a)。T_x端的晶体管关断，并与串联电感和并联电容形成C_{off_1}-L₁-C₁的等效传输线结构，R_x端的晶体管导通使并联C₂和串联L₂并联谐振防止信号泄露到要隔离的端口，从而T_x-Ant网络的等效电路可看作是等效π型传输线结构和并联谐振单元的串联。实际设计中，C₁和C₂被合并成一个电容C。插入损耗受限于电感的品质因数和晶体管关断电容的品质因数以及晶体管的导通电阻，元件的非理性特性既直接恶化传输损耗，又恶化了谐振特性。

在图6(b)中，如果C_{off_1}-L₁-C₁等效π型传输线结构在工作频率处能完全匹配于端口阻抗Z₀，则开关隔离度决定于V1和V的比值，即20log(V₁/V)，进一步地，取决于晶体管导通电阻和电感阻抗的比值，20log[R_on/(ωL)]，显然，R_on/(ωL)越小，隔离度越好。由于晶体管和电感的选取要考虑工作状态时的匹配，因此为了实现低插损，并不能将R_on/(ωL)取得足够小。

由于开关在结构上对称，因此当开关工作在R_x模式时，其等效电路与T_x模式的等效电路相同，其分析也相同。

2.图7(a)为关于体的并联接地晶体管原理图，图7(b)为关断状态等效模型，差分开关结构更小的端口阻抗本身具有增加功率处理能力的作用，浮体技术和浮栅技术对于改善功率处理能力也十分有效。出于电路集成性和稳定性的考虑，关断时的晶体管栅控制电压V_C为0V，体接地。传统的晶体管需要将源与体直接相连，如图7(c)，对大功率信号，源(漏)电压负摆幅很大时，寄生结二极管正向导通，不仅使插入损耗急剧增大，而且阻抗的突变也恶化了功率处理能力。

采用浮体技术，即给体接大电阻到地，如图7(d)，一方面防止了大功率信号经导通的寄生二极管到体再到地而造成的信号泄漏而改善插入损耗，外接体电阻应该远大于寄生二极管反偏电容的阻抗；另一方面，大功率信号在正负电压区间摆动使源体和漏体两个背靠背的寄生二极管交替导通，但总有一个寄生二极管可以等效为一个小电容，阻抗的变化会小很多，从而改善了功率处理能力。

浮栅技术是防止晶体管栅击穿有效方法，浮栅技术是将晶体管的栅极通过大电阻连接到直流控制电压。若直流控制电压不通过大电阻而直接与栅极相连时，射频电压全部加到栅漏电容，这无论对晶体管工作状态的改变还是栅击穿而言都有极大地风险，如图8(b)。

当采用浮栅技术时，射频电压近似地加到栅源电容和栅漏电容串联的电容上，射频电压在晶体管栅端口等分，栅源电容和栅漏电容分别承受一半的射频电压，从而改善了功率处理能力，如图8(c)。浮栅技术和浮体技术对于改善插损也非常有效，因为它们极大地减小了晶体管的栅极泄露和体泄露。

所设计的开关是三端口结构，而通常的测试仪器是二端口的，因此需要额外仿照测试条件仿真电路的二端口性能。仿测试仿真结果和测试结果进行比较可以获得仿真与测试的偏差，三个端口均接50Ω阻抗的标准仿真结果与仿测试仿真结果进行比较可以得出在不同闲置端口阻抗下的仿真差异。因此根据测试和仿真，可以合理地评估出三端口接标准阻抗时的标准测试结果。

如图9所示，为低插入损耗差分射频开关分别在R_x和T_x模式下仿真和测试的插入损耗，从图中可以看出，当频率在14-20GHz时，插入损耗较小。

如图10所示，低插入损耗差分开关分别在R_x和T_x模式下仿真和测试的隔离度，从图中可以看出，当频率在15-19GHz时，隔离度较好。

图11所示，为低插入损耗差分开关在T_x模式下仿真和测试的相关端口的回波损耗，从图中可以看出，当频率在14-19GHz时，隔离度较好。

图12所示，为低插入损耗差分开关在R_x模式下仿真和测试的相关端口的回波损耗，从图中可以看出当频率在14-20GHz时，回波损耗较大。

图13所示，低插入损耗差分开关在T_x模式下仿真和测试的功率处理能力，从图中可以看出，功率处理能力较强。

综上所述，本发明缓解了在高频率下传统射频开关由于衬底泄露损耗而引起插入损耗的恶化，缓解了NMOS晶体管作为射频开关在处理大功率射频信号时插入损耗和功率处理能力间的矛盾。差分开关结构克服了接地键和线的寄生电感效应。在本设计中独创地提出了采用变压器型差分电感改善片上电感的低品质因数，更重要地是减小了电感所占的芯片面积。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims

1.高频低插损开关，包括变压器型差分电感、变压器型巴伦、电容、NMOS晶体管，变压器型差分电感包括变压器型差分电感T-L₁、变压器型差分电感T-L₂，变压器型巴伦包括变压器型巴伦B_A,变压器型巴伦B_T，变压器型巴伦B_R，电容包括电容C、电容C_A、电容C_T、电容C_R，NMOS晶体管M₁、NMOS晶体管M₂；

其特征在于，所述的变压器型巴伦B_A的Ant+端与电容C_A一端、变压器型差分电感T-L₁其中一个线圈一端电连接，变压器型差分电感T-L₁其中一个线圈另一端与NMOS晶体管M₁的漏极一端、电容C_T一端、变压器型巴伦B_T的Tx+一端电连接；

变压器型巴伦B_A的Ant+端与电容C一端、变压器型差分电感T-L₂其中一个线圈一端电连接，变压器型差分电感T-L₂其中一个线圈另一端与NMOS晶体管M₂漏极一端，电容C_R一端，变压器型巴伦B_R的Rx+端点电连接；

变压器型巴伦B_A的Ant-端与电容C_A另一端，电容C另一端、变压器型差分电感T-L₁其中另一个线圈一端电连接，变压器型差分电感T-L₁其中另一个线圈另一端与NMOS晶体管M₁源极一端、电容C_T另一端、变压器型巴伦B_T的Tx-一端电连接；其中一个电感线圈R_G一端与NMOS晶体管M₁的栅极端电连接，该电感线圈R_G另一端设置控制电压V_{C_T}；

变压器型巴伦B_A的Ant-端与变压器型差分电感T-L₂其中另一个线圈的一端电连接，变压器型差分电感T-L₂其中另一个线圈的另一端与NMOS晶体管M₂源极一端、电容C_R另一端、变压器型巴伦B_R的Rx-一端电连接；其中另一个电感线圈R_G一端与NMOS晶体管M₂的栅极端电连接，另一个电感线圈R_G另一端设置控制电压V_{C_R}。

2.根据权利要求1所述的高频低插损开关，其特征在于：高频低插损开关的晶体管为0.18um Triple-Well CMOS工艺制作的NMOS晶体管，采用Triple-Well体硅CMOS工艺将体和衬底用DNW结电容隔离开来减小衬底耦合的结构。

3.根据权利要求1所述的高频低插损开关，其特征在于：所述的高频低插损开关的开关电路采用差分结构，虚拟接地点设置于NMOS晶体管M₁、NMOS晶体管M₂的内部。

4.根据权利要求1所述的高频低插损开关，其特征在于：所述的高频低插损开关的开关电路为基于集总等效传输线结构，并将NMOS管关断时的等效电容C用作集总等效传输线结构的一部分。

5.根据权利要求2所述的高频低插损开关，其特征在于：所述的Triple-Well体硅CMOS的NMOS晶体管具有栅极Gate、源极Source、漏极Drain、体极Bulk、深N阱DNW极、P型衬底极P_sub，其中，体极Bulk连接到NMOS晶体管的P型体，P型体为一个阱结构，NMOS晶体管的有源部设置于P型体中，深N阱DNW极与N型阱DNW相连，N型阱DNW是一个N型掺杂的深阱结构，P型体设置于N型阱DNW内，P型衬底极P_sub与P型掺杂衬底相连，N型阱DNW设置于P型掺杂衬底内；P型衬底极P_sub极接地，深N阱DNW极通过电感R_D与一个偏置信号相连，体极Bulk与通过电感R_E与另一个偏置信号相连。