JPH04340229A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、保護素子を有する半導体装置に関する。

【０００２】

【従来の技術】半導体装置においては、半導体装置の入
出力端子に保護素子を接続し、外部から侵入した静電気
のエネルギーを接地線や電源線に放出して半導体回路（
内部回路）を静電気から保護するようにしている。

【０００３】図８は、内部回路の入力側の保護素子とし
て一般的な保護ダイオードの接続例を示す回路図であり
、保護ダイオード１は、入力電圧ＶＤＤに対して逆バイ
アスとなるように内部回路２の入力部３と接地部４に接
続される。この場合の保護ダイオード１は、入力部３に
入る正の静電気に対してｐｎ接合のブレークダウン現象
により静電気を接地部４に放出させる。

【０００４】図９（ａ），（ｂ）　は上記した半導体装
置の一部を示す断面図であって、図中左側の縦型バイポ
ーラトランジスタ５は図８の内部回路２を構成するもの
で、また、右側に示す保護ダイオード１は縦型バイポー
ラトランジスタ５と同じシリコン（Ｓｉ）基板６上に形
成されたものである。

【０００５】この保護ダイオード１は、製作上の容易さ
から、縦型バイポーラトランジスタ５のコレクタとなる
Ｓｉ層８と同じ工程でｐ型Ｓｉ基板６上に同じ深さに形
成されたシリコン層８ａを有し、また、バイポーラトラ
ンジスタ５のｐ＋　型ベース拡散層１０，ｎ＋　型エミ
ッタ拡散層１１と同じ拡散深さのｐ＋　型拡散層１０ａ
、ｎ＋　型拡散層１１ａを備えている。

【０００６】この場合、保護ダイオード１の破壊耐圧（
サージ耐圧）を大きくするために、拡散層１０ａ，１１
ａの平面の広さはバイポーラトランジスタ５よりも大き
く形成される。

【０００７】なお、図中符号７，７ａは、Ｓｉ基板６と
Ｓｉ層８，８ａの界面に形成されたｎ＋　型の埋込領域
層、９は、トランジスタ５の埋込領域層７に接続された
ｎ＋　型のコレクタ引出し拡散層、９ａは、埋込領域層
７ａに接続されたｎ＋　型の引出し拡散層、１２は隣設
する素子領域層等を電気的に分離するｐ＋　型の分離拡
散層を示している。

【０００８】ところで、保護ダイオード１は、図９（ａ
）　に示すように、引出し拡散層９ａ及び埋込領域層７
ａを介してｎ型Ｓｉ層８ａとｎ＋型拡散層１１ａを短絡
したＣＥショート型の素子と、同図（ｂ）　に示すよう
に、引出し拡散層９ａ及び埋込領域層７ａを介してｎ型
Ｓｉ層８ａとｐ＋　型拡散層１０ａを短絡したＣＢショ
ート型の素子がある。なお、それらのｎ＋　型拡散層１
１ａの端子は、図８に示す内部回路２の入力部３に接続
される。

【０００９】保護ダイオード１は、それらの他にｐ＋　
型拡散層１０ａとｎ＋　型拡散層１１ａを短絡したＥＢ
ショート型もあり、その等価回路図は図１０のようにな
る。 ＣＥショート型によれば、突発的な過剰電圧（サージ電
圧）が保護ダイオード１の逆バイアス方向に入ると、不
純物濃度との関係によりｎ＋　型拡散層１１ａとｐ＋　
型拡散層１０ａのｐｎ接合１３がブレークダウンして過
剰電圧を吸収し、これにより内部回路２が保護される。 この場合の電流は、主にｎ＋　型拡散層１１ａの側面部
から流れる。

【００１０】一方、ＣＢショート型の保護素子によれば
、サージ電圧の入力によってｎ＋　型拡散層１１ａとｐ
＋　型拡散層１０ａのｐｎ接合１３がブレークダウンす
る。この保護素子について、我々は、ＣＢショート型が
逆方向サージに対して非常に耐圧が高いことを見つけ、
逆方向サージに対するこの素子の動作を次のように考え
ている。

【００１１】即ち、ｎ＋　型拡散層１１ａを側方に流れ
る電流と層の抵抗成分によってｎ＋　型拡散層１１ａの
下方のｐ＋　型拡散層１０ａの電位が上昇し、ｐ＋　型
拡散層１０ａとＳｉ層８ａのｐｎ接合が順方向にバイア
スされてＳｉ層８ａからキャリアが注入され、この結果
、ｎ型Ｓｉ層８ａ、ｐ＋　型拡散層１０ａ及びｎ＋　型
拡散層１１ａが逆方向の縦型バイポーラトランジスタと
して動作することになる。

【００１２】従って、ＣＢショート型の保護素子におい
ては、サージ吸収の際に、ｎ＋　型拡散層１１ａの側面
部１３ａに流れる電流ばかでなく、逆方向縦型バイポー
ラトランジスタの電流増幅率に比例する電流がその底面
部１３ａを流れるので、ＣＥショート型に比べて側面部
１３ｂの電流集中を低減して破壊耐圧を大きくできるこ
とになる。ある試料について逆ｈｆｅを測定したところ
、ＩＣ　／ＩＢ　＝０．６であった。

【００１３】

【発明が解決しようとする課題】しかしながら、ＣＢシ
ョート型の素子の拡散層は、内部回路の縦型バイポーラ
トランジスタ５と同じ深さであり、通常は上に示したよ
うにｎ＋　型拡散層１１ａの底面部１３ａよりも側面部
１３ｂを流れる電流密度の方が大きく、ここで破壊が生
じ易くなる。しかも放電抵抗が低いので、サージ電流が
短時間に側面部に集中するため、十分な破壊耐圧を確保
できないといった問題がある。

【００１４】また、ＣＥショート型の保護ダイオードは
、逆方向の縦型バイポーラトランジスタ動作がないため
に側方に電流がより一層集中し、ＣＢショート型の素子
よりも破壊耐圧が小さいといった問題がある。

【００１５】これに対して、ＥＢショート型の保護素子
は、ｎ型Ｓｉ層８ａとｐ＋　型拡散層１０ａのｐｎ接合
におけるブレークダウン現象を利用することになり、こ
れによれば、ｐ＋　型拡散層１０ａとｎ型Ｓｉ層８ａの
ｐｎ接合面積が広いので、破壊耐圧が大きいという利点
があるが、Ｓｉ層８ａの不純物濃度が低いためにｐｎ接
合によるブレークダウン電圧も大きくなり、破壊耐圧が
小さい回路を保護する場合には不適当である。

【００１６】なお、同一のバルク構造とした場合の各保
護素子の破壊耐圧は、ＥＢショート型のものを６００Ｖ
とすると、ＣＢショート型が４７０Ｖ、ＣＥショート型
が１３０Ｖとなる。

【００１７】本発明はこのような問題に鑑みてなされた
もので、保護ダイオードのｐｎ接合面に流れる電流の電
流密度分布を低くし、電流破壊耐量を向上させることが
できる半導体装置を提供することを目的とする。

【００１８】

【課題を解決するための手段】上記した課題は、第１に
、一導電型の半導体基板１９上の反対導電型半導体層２
０に形成された縦型バイポーラトランジスタ１８を含む
内部回路を備えた半導体装置において、前記半導体基板
１９上の反対導電型半導体層２０ａの上層部に形成され
た一導電型拡散層２２ａと、該一導電型拡散層２２ａ内
にて前記縦型バイポーラトランジスタ１８のエミッタ拡
散層２３よりも少なくとも一部が深く形成された反対導
電型拡散層２７（３０）とにより構成される保護素子１
４を具備することを特徴とする半導体装置により達成す
る。（図１、図２、図３（ｂ）　参照）第２に、前記保
護素子１４は、少なくとも電極２５ａ　を介して前記反
対導電型半導体層２０ａと前記反対導電型拡散層２７を
短絡してなることを特徴とする第１の半導体装置により
達成する。（図１参照）第３に、前記保護素子１４は、
少なくとも電極２５ｂ　を介して前記反対導電型半導体
層２０ａと前記一導電型拡散層２２ａを短絡してなるこ
とを特徴とする第１の半導体装置により達成する。（図
２参照）第４に、前記保護素子１４を構成する前記反対
導電型半導体層２０ａ、前記一導電型拡散層２２ａ、前
記反対導電型拡散層２７のうち少なくとも１つに抵抗素
子が接続されていることを特徴とする第３の半導体装置
によって達成する。

【００１９】第５に、前記保護素子１４を構成する前記
一導電型拡散層２９の底面の一部を前記反対導電型拡散
層２３ａ　の底面に近づけていることを特徴とする第３
、第４の半導体装置によって達成する。（図３（ａ）参
照）第６に、一導電型の半導体基板１９上の反対導電型
半導体層２０に形成された縦型バイポーラトランジスタ
１８を含む内部回路１５を備えた半導体装置において、
前記半導体基板１９上の反対導電型半導体層２０ａの上
層部に設けられて前記縦型バイポーラトランジスタ１８
のベース拡散層２２よりも深く形成された一導電型拡散
層３１と、該一導電型拡散層３１内にて前記縦型バイポ
ーラトランジスタ１８のエミッタ拡散層２３よりも深く
形成された反対導電型拡散層３２とを有し、かつ、少な
くとも電極２５ｂ　を介して前記反対導電型半導体層２
０ａと前記一導電型拡散層３１を短絡して構成される保
護素子１４を具備することを特徴とする半導体装置によ
り達成する。（図４参照）第７に、一導電型半導体基板
６の上に形成された内部回路を備えた半導体装置におい
て、前記一導電型半導体基板６上の反対導電型半導体層
８ａの上層部に形成された一導電型拡散層１０ａと、該
一導電型拡散層１０ａ内に形成された反対導電型拡散層
１１ａとを有するとともに、前記反対導電型半導体層６
、前記一導電型拡散層１０ａ、前記反対導電型拡散層１
１ａの少なくとも１つに抵抗素子５２，６１〜６３を接
続し、電圧２５ｂ又は前記抵抗素子６１〜６３を介して
前記反対導電型半導体層８ａと前記一導電型拡散層１０
ａを短絡することにより構成される保護素子１を備えて
なることを特徴とする半導体装置によって達成する。（
図５，６参照）

【００２０】

【作　　用】図１〜３に示す第１の手段によれば、保護
ダイオード１４の反対導電型拡散層２０ａの深さが、内
部回路のバイポーラトランジスタ１８のエミッタ拡散層
２３よりも深くなっている。

【００２１】このため、縦型バイポーラトランジスタ１
８と同じ構造の保護ダイオードが作成される従来のもの
と比較して、保護ダイオード１４の反対導電型拡散層２
７が深くてその側面部の面積が増え、ここを流れる電流
密度が低減して破壊耐圧が高くなる。

【００２２】また、図１に示す第２の手段によれば、Ｃ
Ｅショート型保護素子１４の反対導電型拡散層２０ａを
深くしているので、側面部に集中する電流密度は低減す
る。また、図２に示す第３の手段によれば、ＣＢショー
ト型保護素子の反対導電型拡散層２７を深くしているの
で、その側面部に集中する電流密度が低減する。しかも
、反対導電型拡散層２７の底面と一導電型拡散層２２ａ
　の底面の距離が小さくしているので、反対導電型拡散
層２７の縦方向に生じる逆方向のバイポーラトランジス
タのベース幅が小さくなり、その電流増幅率が増加して
縦方向の電流量を大きくし、側面部の集中を低減して電
流集中をさらに緩和する。

【００２３】また、第４の手段によれば、ＣＢショート
型保護素子を構成する反対導電型半導体層２０ａ、一導
電型拡散層２２ａ、反対導電型拡散層２７のうち少なく
とも１つに抵抗素子を接続するようにしている。このた
め、時定数の関係により保護素子１４を流れる放電電流
の時間的集中が緩和され、しかも保護素子１４に流れる
電流の量が減少し、その破壊耐圧は高くなる。

【００２４】また、図３（ａ）　に示す第５の手段によ
れば、ＣＢショート型保護素子１４を構成する一導電型
拡散層２９の底面の一部を反対導電型拡散層２３ａ　に
近づけている。このため、逆方向のバイポーラトランジ
スタの増幅率を大きくして、反対導電型拡散層２３ａの
側面部に流れる放電電流の割合が小さくなり、電流密度
の低減が図れる。

【００２５】また、図４に示す第６の手段によれば、Ｃ
Ｂショート型保護素子１４を構成する一導電型拡散層３
１及び反対導電型拡散層３２を深くしているので、一導
電型拡散層３１とその下方の埋込層との距離が小さくな
って、逆方向縦型バイポーラトランジスタのコレクタ抵
抗が小さくなり、増幅度がさらに大きくなる。この場合
、反対導電型拡散層３２も深くして側面を大きくしてい
るので、側方の電流密度がさらに低くなる。

【００２６】さらに、図５、６に示す第７の手段によれ
ば、ＣＢショート型保護素子１を構成する反対導電型半
導体層６、一導電型拡散層１０ａ、反対導電型拡散層１
１ａの少なくとも１つに抵抗素子５２，６１〜６３を接
続するようにしている。このため、保護素子を構成する
一導電型拡散層１０ａ及び反対導電型拡散層１１ａの構
造を従来と同じにする場合であっても、時定数の関係に
より保護素子１４を流れる放電電流の時間的集中が緩和
され、しかも保護素子１４に流れる電流の量が減少し、
これによりＣＢショート型保護素子１４の破壊耐圧が高
くなる。

【００２７】

【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （ａ）本発明の第１の実施例の説明 図１は、本発明の第１の実施例の縦型バイポーラトラン
ジスタを含む内部回路と、この内部回路への入力部に接
続されている保護ダイオードとを有する半導体装置を説
明する断面図である。

【００２８】保護ダイオードと内部回路との接続関係は
、図８（ａ）　に示すように構成されている。即ち、保
護ダイオード１４は、内部回路１５の入力部１６と接地
部１７との間に入力電圧ＶＤＤに対して逆バイアスとな
るように接続されている。入力部１６は、例えば内部回
路１５のバイポーラトランジスタのベース拡散層に接続
されている。なお、内部回路１５の種類により入力部１
６はＭＯＳトランジスタのゲート、その他の素子に接続
される場合もある。

【００２９】図１において、左側の素子は内部回路１５
の縦型バイポーラトランジスタ１８を示しており、図中
符号１９は、内部回路１５の接地部１７に接続されるｐ
型のシリコン（Ｓｉ）基板（半導体基板）で、この上に
は、約１０１６ｃｍ−３の不純物濃度を有する厚さ数μ
ｍのｎ型シリコン層２０が積層され、Ｓｉ基板１９とＳ
ｉ層２０の界面にはｎ＋　型の埋込領域層２１が形成さ
れており、Ｓｉ層２０はバイポーラトランジスタ１８の
コレクタ層として適用される。

【００３０】２２は、埋込領域層２１の上のＳｉ層２０
の表面から深さ約２μｍまで形成された不純物濃度１０
１７〜１０１８ｃｍ−３のｐ＋　型ベース拡散層で、そ
の一部上層には、深さ約１μｍ，最大不純物濃度約１０
１９ｃｍ−３のｎ＋型のエミッタ拡散層２３が形成され
ている。また、２４は、埋込領域層２１に達する深さに
形成されたｎ＋　型コレクタ引出し拡散層で、その周囲
には、素子領域層等を電気的に分離するｐ＋　型の分離
拡散層２５がＳｉ基板１９に達する深さに形成されてい
る。

【００３１】一方、図１の右側に示す保護ダイオード１
４は、上記したバイポーラトランジスタ１８の各拡散層
等と同じ配置・構成のＳｉ層、ｐ＋　型拡散層を有して
いる。但し、破壊強度を増すためにそれらの層の領域の
面積はバイポーラトランジスタ１８と比較して大きくな
っている。

【００３２】図中符号２１ａは、Ｓｉ基板１９とＳｉ層
２０ａとの界面に形成されたｎ＋　型の埋込領域層で、
また、Ｓｉ層２０ａの上層には、最大不純物濃度１０１
７〜１０１８ｃｍ−３のｐ＋　型拡散層（一導電型拡散
層）２２ａが表面から約２μｍ程度の深さに形成され、
バイポーラトランジスタ１８のベース拡散層２２とほぼ
同じ高さになっている。

【００３３】２７は、ｐ＋　型拡散層２２ａの上層の一
部に形成された最大不純物濃度約１０１９ｃｍ−３のｎ
＋　型拡散層（反対導電型拡散層）で、表面から約１．
５μｍの深さに形成されており、バイポーラトランジス
タ１８のエミッタ拡散層２３よりも深くなっている。ま
た、符号２４ａは、埋込領域層２１ａに接続されたｎ＋
型の引出し拡散層を示している。

【００３４】更に、ｎ＋　型拡散層２７は、電極２５ａ
、埋込領域層２１ａ及び引出し拡散層２４ａを介してシ
リコン層２０ａに電気的にショートされ、図８（ａ）　
示す内部回路２の入力端の入力部１６に接続されている
。また、ｐ＋　型拡散層２２ａは接地部１７に接続され
、このようにしてＣＥショート型の保護ダイオード１４
が接続される。

【００３５】上記した実施例において、正のサージ電圧
が入力部１５に入った場合、不純物濃度との関係により
ｎ＋　型拡散層２７とｐ＋　型拡散層２２ａのｐｎ接合
２６がブレークダウンし、サージ電流として吸収されて
内部回路２がサージ電圧から保護される。

【００３６】この場合、ｎ＋　型拡散層２７は、内部回
路１５内のバイポーラトランジスタ２８のエミッタ拡散
層２３よりも深く、側面部２６ｂの面積が大きいために
、サージ電流が側面部２６ｂを主として通過してもその
電流密度が小さくなる。

【００３７】ここで、従来のＣＥショート型保護素子の
抵抗と印加電圧との関係を調べた結果、図１１に示すよ
うな特性になることが分かった。これに対して、本実施
例によれば、それよりも破壊耐圧が大きくなって２００
Ｖ程度に上昇する。

【００３８】（ｂ）本発明の第２の実施例の説明図２は
、本発明の半導体装置の第２の実施例である。図２にお
いて、図１と異なる点は、保護ダイオード１４のｎ＋　
型拡散層２７が内部回路１５（図８（ａ））の入力部１
６に接続され、また、ｐ＋　型拡散層２２ａとＳｉ層２
０ａは、電極２５ｂ、ｎ＋　型の埋込領域層２１ａ及び
引出し拡散層２４ａを介して電気的にショートされて接
地部１７に接続されていることであり、その他の構造は
図１と同じである。これによりＣＢショート型の保護素
子が形成される。

【００３９】このような半導体装置の入力部１６に正の
サージ電圧が入った場合、不純物濃度との関係によりｎ
＋　型拡散層２７とｐ＋　型拡散層２２ａの間のｐｎ接
合２６がブレークダウンし、サージ電流として吸収され
、内部回路１５が保護される。

【００４０】この場合、図１の場合と同様に、サージ電
流はｐｎ接合２６の底面部２６ａよりも側面部２６ｂを
主として流れるが、ｐｎ接合２６の側面部２６ｂを流れ
る電流によりｐ＋　型拡散層２２ａの電位が上昇し、ｐ
＋　型拡散層２２ａとＳｉ層２０ａとの間のｐｎ接合２
８が順方向にバイアスされてキャリアが注入されるので
、ｎ＋　型拡散層２７、ｐ＋　型拡散層２２ａ及びｎ型
Ｓｉ層２０ａの縦方向の接合による逆方向の縦型バイポ
ーラトランジスタが動作する。

【００４１】このとき、ｎ＋　型拡散層２７が深いので
、ｎ＋型拡散層２７とＳｉ層２０ａの間のｐ＋　型拡散
層２２ａの深さ方向の厚みが従来の素子よりも小さく、
逆方向縦型バイポーラトランジスタのベース幅が小さく
なったことに等しいので、その逆方向電流増幅率（以下
、逆βという）も従来のものよりも大きくなる。

【００４２】これにより、ｐｎ接合２６の底面部２６ａ
を通過する電流が増し、電流の分散を一層図ることがで
きるので、図１１に示す従来のＣＥショート型保護ダイ
オードに比べて破壊耐圧を５５０Ｖまで向上することが
できる。

【００４３】（ｃ）本発明の第３の実施例の説明図３（
ａ）　は、本発明の半導体装置の第３の実施例であって
、図２と相違する点をあげると、ＣＢショート型保護ダ
イオード１４のｐ＋　型拡散層２９のうちｎ＋　型拡散
層２３ａの下方の一部領域が、１．５μｍより僅かに大
きい程度に浅く形成され、また、残りの部分の深さがバ
イポーラトランジスタ１８のベース拡散層２２と同一工
程で同一の深さ（約２μｍ）に形成されていることであ
る。

【００４４】なお、ｐ＋　型拡散層２９の浅い部分は、
深い部分を形成する前後の別の工程で形成することにな
る。このような保護ダイオード１４によれば、ｎ型Ｓｉ
層２０ａ、ｐ＋　型拡散層２９及びｎ＋型拡散層２３ａ
により構成される逆方向縦型バイポーラトランジスタの
ベース幅が小さくなってその逆βが増すことになる。こ
のため、ｎ＋　型拡散層２３ａに流れる電流のうち底面
を通す割合を増加させることになり、側面への電界集中
を減らせることになる。

【００４５】なお、ｐ＋　型拡散層２９の深い領域は、
ｐ＋　型拡散層２９に接続される電極ｂから遠い部分に
形成すると、側面からの電流量が大きくなる。また、図
３（ｂ）　は同図（ａ）　に示す素子の変形例で、保護
ダイオード１４のｎ＋　型拡散層３０のうち電極ｂから
近い部分がエミッタ拡散層２３と同一の工程で、同一深
さの約１μｍに形成され、かつ残りの部分が深さ約１．
５〜２．０μｍと深く形成されている点で相違する。な
お、ｎ＋　型拡散層３０の深い部分は浅い部分を形成す
る前に別の工程で形成することができる。

【００４６】このような保護ダイオード１４によれば、
Ｓｉ層２０ａ、ｐ＋　型拡散層２２ａ及びｎ＋　型拡散
層３０により構成される逆方向縦型バイポーラトランジ
スタのベース幅が第２実施例と同程度になって逆βが増
す。また、ｎ＋　型拡散層３０は第２実施例よりも広く
なり、側面部１３の電流密度が小さくなる。

【００４７】この場合にも、図３（ａ）　と同様に、ｎ
＋　型拡散層のサージ電流の分散が一層図られ、破壊耐
圧が向上する。 （ｄ）本発明の第４の実施例の説明 図４は、本発明の第４の実施例の半導体装置の断面図で
ある。図２、３の装置と異なるところは、保護ダイオー
ド１４のｐ＋　型拡散層３１の一部領域が約３μｍと深
く、かつこの深い領域に対応してｎ＋　型拡散層３２も
約２．５μｍと深く、また、ｐ＋　型拡散層３１とｎ＋
　型拡散層３２の底面間の距離もバイポーラトランジス
タ１８のベース幅と比較して約０．５μｍ程度狭く形成
されていることである。

【００４８】これによれば、逆方向縦型バイポーラトラ
ンジスタのｐ＋　型拡散層３１とｎ＋　型埋込領域層２
１ａの距離が小さくなってコレクタ抵抗が低下し、キャ
リアの注入効率が高くなり増幅度が大きくなって縦方向
の電流がさらに増大することになる。

【００４９】従って、保護ダイオード１４として側面部
の面積を大きくしてこの部分の電流密度を上記した実施
例より低減するとともに、逆方向のバイポーラトランジ
スタの逆βを大きくしてサージ電流の分散を図れ、これ
により、保護ダイオード１４のサージ耐量を向上するこ
とができる。

【００５０】なお、上記した第１〜４の各実施例では、
Ｓｉ基板１９がｐ型の場合について説明しているが、Ｓ
ｉ基板１９がｎ型の場合にも本発明を適用可能である。 （ｅ）本発明の第５の実施例の説明 上記した４つの実施例は、保護ダイオードを構成するｎ
＋　型拡散層やｐ＋　型拡散層の深さを変え、そのｎ＋
　型拡散層の横方向の電流密度を低減して絶縁耐圧を大
きくすることについて説明したが、ＣＢショート型にお
いてはＳｉ層や各拡散層に抵抗素子を接続して絶縁耐圧
を高くすることも可能であり、その実施例を以下に説明
する。

【００５１】図５は本発明の第５の実施例装置の断面図
であり、図９（ｂ）　と同じ符号は従来装置と同じ要素
を示している。図５（ａ）　において、ＣＢショート型
の保護ダイオード１を囲む分離拡散層１２の周囲には選
択酸化法によって形成したＳｉＯ２膜５１が５０００Å
程度の厚さに形成され、この上には多結晶シリコンより
なる抵抗素子５２が形成されている。そして、その上に
はＳｉＯ２よりなる層間絶縁膜５３が形成され、ここに
は抵抗素子５２の両端近傍を露出する２つのコンタクト
ホール５４，５５が開口されている。

【００５２】また、一方のコンタクトホール５５に形成
された電極５６は保護ダイオード１のｎ＋　型拡散層１
１ａに接続され、また他方のコンタクトホール５４内の
電極５７は内部回路の電源ＶＤＤに接続されるように構
成されている。この等価回路を示すと図５（ｂ）　のよ
うになる。

【００５３】次に、この実施例の作用を従来との比較に
よって説明する。図１０に示すような等価回路のＥＢシ
ョート型の保護素子は、図９に示すｐ＋　型拡散層１１
ａとｎ＋　型拡散層１０ａを電極によって短絡したもの
であってｐｎ接合の面積が広く、図１１に示すように破
壊耐圧が大きい。しかし、Ｓｉ層８ａの不純物濃度が低
いために同図に示すようにブレークダウン電圧が大きく
なる。

【００５４】したがって、内部回路の破壊耐圧が小さい
装置にＥＢショート型保護素子を使用することは適当で
なく、内部回路の電気吸収能力に合わせた内部回路の破
壊耐圧に合わせたブレークダウン電圧を有する保護素子
が必要になる。

【００５５】これに対して、ＣＢショート型の素子はＥ
Ｂショート型のものよりも１／３程度の低い電圧でブレ
ークダウンするが、反面、放電抵抗も低いために電流は
短時間でｎ＋　型拡散層１１ａに集中してしまい、自己
の破壊耐圧が下がって保護素子としての耐久性が低下す
ることになる。

【００５６】なお、ＥＢショート型とＣＢショート型の
各素子が同一バルク構造の場合、例えばＥＢショート型
の保護素子の静電気破壊耐圧を６００Ｖ、限界吸収エネ
ルギーを２．０８×１０−５Ｊとすると、ＣＢショート
型はそれぞれ４７０Ｖ、１．０７×１０−５Ｊとなる。

【００５７】次に、図５（ａ）　に示すＣＢショート型
の飽和抵抗を例えば８Ωとし、図７に示す試験装置に接
続する。この装置は、コンデンサＣの両端に第１のスイ
ッチＳ１　を介して電源Ｇの電圧を印加可能にするとと
もに、コンデンサＣの電圧を第２のスイッチＳ２　によ
って保護素子１４の二端子に印加するようにしたもので
ある。なお、２つのスイッチＳ１　、Ｓ２　は同時に閉
状態にしないようにする。

【００５８】そして、コンデンサＣの容量を２００ｐＦ
として第１のスイッチＳ１　を閉じて電源Ｇから６００
Ｖの電圧を印加し、コンデンサＣに電荷を蓄積した後に
、第１のスイッチＳ１　を開き、ついで第２のスイッチ
Ｓ２　を閉じて、保護素子１４に３．６×１０−５Ｊの
エネルギーを印加する。

【００５９】ここで、上記抵抗素子５２の抵抗値を４Ω
にすると、総合放電抵抗は１２Ωになる。そして内部回
路２に入る静電エネルギーを無視すれば、抵抗素子５２
にかかる電圧は２００Ｖ、その吸収エネルギーは１／３
の１．２×１０−５Ｊとなる。また、ｎ＋　型拡散層１
１ａにかかる電圧は４００Ｖとなって保護ダイオード１
に流れる電流量も小さくなる。しかも、時定数の関係か
ら放電時間が長くなって急峻な放電電流の集中による保
護ダイード１の破壊は回避される。

【００６０】この結果、保護ダイオード１と抵抗素子５
２を含めた保護装置の破壊耐圧は７００Ｖ程度の大きさ
になる。以上のように、予め内部回路の破壊耐圧を調べ
ておき、それに対応した大きさの抵抗素子５２を保護ダ
イオード１に接続すればよい。

【００６１】また、抵抗素子５２を図５（ｃ）　に示す
ように２０Ωの抵抗を並列に５本接続すれば、一本当た
りの吸収エネルギーは２．４×１０−６となって負担が
軽減する。さらに、図６（ａ）　に示すように、ｐ＋　
型拡散層１０ａに抵抗素子６１を接続して破壊耐圧を調
整することも可能であり、同図（ｂ）　の回路からもわ
かるように、その抵抗値を３２Ωとすれば保護装置全体
で１２Ωの抵抗値が得られる。また、図６（ｃ）　に示
すようにＳｉ層８ａとｐ＋　型拡散層１０ａの双方に抵
抗素子６２，６３を接続して吸収エネルギーを各抵抗に
分担させてもよく、抵抗値をそれぞれ８Ωとすれば、同
図（ｄ）　に示すように全体で１２Ωとなる。

【００６２】（ｆ）本発明の第６の実施例の説明第５の
実施例においては、保護素子の各拡散層の深さを従来の
ものと同じにしてこれに抵抗素子を接続した場合につい
て説明したが、第１〜４実施例の装置に示す保護ダイオ
ードに抵抗素子を同様に接続し、破壊耐圧とブレークダ
ウン電圧を調整することも可能である。

【００６３】

【発明の効果】以上述べたように第１の発明によれば、
保護ダイオードの反対導電型拡散層の深さが、内部回路
のバイポーラトランジスタのエミッタ拡散層よりも深く
なっているので、保護ダイオードの反対導電型拡散層の
側面部面積を増やし、ここを流れる電流密度を低減して
破壊耐圧を高くすることができる。

【００６４】また、第２の発明によれば、ＣＥショート
型保護素子の反対導電型拡散層を深くしているので、側
面部に集中する電流密度を低減することができ、破壊耐
圧を低減することができる。

【００６５】また、第３の発明によれば、ＣＢショート
型保護素子の反対導電型拡散層を深くしているので、側
部に集中する電流密度を低くすることができる。しかも
、反対導電型拡散層の底面と一導電型拡散層の底面の距
離が小さくしているので、反対導電型拡散層２７の縦方
向に生じる逆方向のバイポーラトランジスタのベース幅
を小さくでき、その電流増幅率を増加させて縦方向の電
流量を大きくし、側面部の集中を低減して電流集中をさ
らに緩和することができる。

【００６６】また、第４の発明によれば、ＣＢショート
型保護素子を構成する反対導電型半導体層、一導電型拡
散層、反対導電型拡散層のうち少なくとも１つに抵抗素
子を接続しているので、時定数の関係により保護素子を
流れる放電電流の時間的集中を緩和し、しかも保護素子
に流れる電流の量を減少でき、その破壊耐圧を高くする
ことができる。

【００６７】また第５の発明によれば、ＣＢショート型
保護素子を構成する一導電型拡散層の底面の一部を反対
導電型拡散層に近づけたので、逆方向のバイポーラトラ
ンジスタの増幅率を大きくして、反対導電型拡散層の側
面部に流れる放電電流の割合を小さくして電流密度の低
減を図ることができる。

【００６８】また、第６の発明によれば、ＣＢショート
型保護素子を構成する一導電型拡散層３１及び反対導電
型拡散層を深くしているので、一導電型拡散層に繋がる
下方の埋込層との距離を小さくして、逆方向縦型バイポ
ーラトランジスタのコレクタ抵抗を低減してその増幅度
をさらに大きくできる。この場合、反対導電型拡散層も
深くして側面を大きくしているので、側方の電流密度が
さらに低くできる。

【００６９】さらに第７の発明によれば、ＣＢショート
型保護素子を構成する反対導電型半導体層、一導電型拡
散層、反対導電型拡散層の少なくとも１つに抵抗素子を
接続するようにしたので、保護素子を構成する一導電型
拡散層及び反対導電型拡散層の構造を従来と同じにする
場合であっても、時定数の関係により保護素子を流れる
放電電流の時間的集中を緩和することができ破壊耐圧を
高くできる。しかも保護素子に流れる電流の量が減少し
、これによりＣＢショート型保護素子の破壊耐圧が高く
なる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の保護ダイオードを有す
る半導体装置の断面図及び等価回路図である。

【図２】本発明の第２の実施例の保護ダイオードを有す
る半導体装置の断面図及び等価回路図である。

【図３】本発明の第３の実施例の保護ダイオードを有す
る半導体装置の断面図である。

【図４】本発明の第４の実施例の保護ダイオードを有す
る半導体装置の断面図である。

【図５】本発明の第５の実施例の保護素子の断面図及び
等価回路図である。

【図６】本発明の第６の実施例の保護素子を示す等価回
路図である。

【図７】本発明の第６の実施例の保護素子に使用する試
験回路である。

【図８】保護ダイオードと内部回路との接続構成図であ
る。

【図９】従来例の保護ダイオードを有する半導体装置の
断面図である。

【図１０】従来例の他の保護ダイオードを示す等価回路
図である。

【図１１】ＥＢ短絡型、ＣＢ短絡型及びＣＥ短絡型の保
護素子の電圧・抵抗特性図である。

【符号の説明】

１、１４、１４ａ　　　　保護ダイオード２、１５、１
５ａ　　　　内部回路 ３、１６、１６ａ　　　　入力部 ４、１７、１７ａ　　　　接地部 ５、１８　　　　縦型バイポーラトランジスタ６　　　
　Ｓｉ基板 ７、７ａ、２１、２１ａ　　　　埋込領域層８、８ａ　
　　　Ｓｉ層 ９、２４　　　　コレクタ引出し拡散層９ａ、２４ａ　
　　　引出し拡散層 １０、２２　　　　ベース拡散層 １１、２３　　　　エミッタ拡散層 １２、２５　　　　分離拡散層 １３、２６、２８　　　　ｐｎ接合 １３ａ、２６ａ　　　　底面部 １３ｂ、２６ｂ　　　　側面部 １９　　　　Ｓｉ基板（半導体基板） ２０、２０ａ　　　　Ｓｉ層（半導体層）２２ａ、２９
、３１　　　　ｐ＋　型拡散層（一導電型拡散層）２３
ａ、２７、３０、３２　　　　ｎ＋　型拡散層（反対導
電型拡散層） ２５ａ、２５ｂ　　　　電極 ５１　　　　ＳｉＯ２膜 ５２、６１〜６３　　　　抵抗素子 ５３　　　　層間絶縁膜 ５４、５５　　　　コンタクトホール ５６、５７　　　　電極

Claims (7)

【特許請求の範囲】
1. 【請求項１】一導電型の半導体基板（１９）上の反対導
   電型半導体層（２０）に形成された縦型バイポーラトラ
   ンジスタ（１８）を含む内部回路を備えた半導体装置に
   おいて、前記半導体基板（１９）上の反対導電型半導体
   層（２０ａ）の上層部に形成された一導電型拡散層（２
   ２ａ）と、該一導電型拡散層（２２ａ）内にて前記縦型
   バイポーラトランジスタ（１８）のエミッタ拡散層２３
   よりも少なくとも一部が深く形成された反対導電型拡散
   層（２７，３０）とにより構成される保護素子（１４）
   を具備することを特徴とする半導体装置。
2. 【請求項２】前記保護素子（１４）は、少なくとも電極
   （２５ａ　）を介して前記反対導電型半導体層（２０ａ
   ）と前記反対導電型拡散層（２７）を短絡してなること
   を特徴とする請求項１記載の半導体装置。
3. 【請求項３】前記保護素子（１４）は、少なくとも電極
   （２５ｂ　）を介して前記反対導電型半導体層（２０ａ
   ）と前記一導電型拡散層（２２ａ）を短絡してなること
   を特徴とする請求項１記載の半導体装置。
4. 【請求項４】前記保護素子（１４）を構成する前記反対
   導電型半導体層（２０ａ）、前記一導電型拡散層（２２
   ａ）、前記反対導電型拡散層（２７）のうち少なくとも
   １つに抵抗素子が接続されていることを特徴とする請求
   項３記載の半導体装置。
5. 【請求項５】前記保護素子（１４）を構成する前記一導
   電型拡散層（２９）の底面の一部を前記反対導電型拡散
   層（２３ａ　）の底面に近づけていることを特徴とする
   請求項３、４記載の半導体装置。
6. 【請求項６】一導電型の半導体基板（１９）上の反対導
   電型半導体層（２０）に形成された縦型バイポーラトラ
   ンジスタ（１８）を含む内部回路を備えた半導体装置に
   おいて、前記半導体基板（１９）上の反対導電型半導体
   層（２０ａ）の上層部に設けられて前記縦型バイポーラ
   トランジスタ（１８）のベース拡散層（２２）よりも深
   く形成された一導電型拡散層（３１）と、該一導電型拡
   散層３１内にて前記縦型バイポーラトランジスタ１８の
   エミッタ拡散層（２３）よりも深く形成された反対導電
   型拡散層（３２）とを有し、かつ、少なくとも電極（２
   ５ｂ　）を介して前記反対導電型半導体層（２０ａ）と
   前記一導電型拡散層（３１）を短絡して構成される保護
   素子（１４）を具備することを特徴とする半導体装置。
7. 【請求項７】一導電型半導体基板（６）の上に形成され
   た内部回路を備えた半導体装置において、前記一導電型
   半導体基板（６）上の反対導電型半導体層（８ａ）の上
   層部に形成された一導電型拡散層（１０ａ）と、該一導
   電型拡散層（１０ａ）内に形成された反対導電型拡散層
   （１１ａ）とを有するとともに、前記反対導電型半導体
   層（６）、前記一導電型拡散層（１０ａ）、前記反対導
   電型拡散層（１１ａ）の少なくとも１つに抵抗素子（５
   ２，６１〜６３）を接続し、電圧（２５ｂ）又は前記抵
   抗素子（６１〜６３）を介して前記反対導電型半導体層
   （８ａ）と前記一導電型拡散層（１０ａ）を短絡するこ
   とにより構成される保護素子（１）を備えてなることを
   特徴とする半導体装置。