JPH0821593B2 - 半導体装置 - Google Patents

半導体装置

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JPH0821593B2
JPH0821593B2 JP15894791A JP15894791A JPH0821593B2 JP H0821593 B2 JPH0821593 B2 JP H0821593B2 JP 15894791 A JP15894791 A JP 15894791A JP 15894791 A JP15894791 A JP 15894791A JP H0821593 B2 JPH0821593 B2 JP H0821593B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、保護素子を有する半導体装置に関する。
【0002】
【従来の技術】半導体装置においては、半導体装置の入
出力端子に保護素子を接続し、外部から侵入した静電気
のエネルギーを接地線や電源線に放出して半導体回路
(内部回路)を静電気から保護するようにしている。
【0003】図8は、内部回路の入力側の保護素子とし
て一般的な保護ダイオードの接続例を示す回路図であ
り、保護ダイオード1は、入力電圧VDDに対して逆バイ
アスとなるように内部回路2の入力部3と接地部4に接
続される。この場合の保護ダイオード1は、入力部3に
入る正の静電気に対してpn接合のブレークダウン現象
により静電気を接地部4に放出させる。
【0004】図9(a),(b) は上記した半導体装置の一部
を示す断面図であって、図中左側の縦型バイポーラトラ
ンジスタ5は図8の内部回路2を構成するもので、ま
た、右側に示す保護ダイオード1は縦型バイポーラトラ
ンジスタ5と同じシリコン(Si)基板6上に形成された
ものである。
【0005】この保護ダイオード1は、製作上の容易さ
から、縦型バイポーラトランジスタ5のコレクタとなる
Si層8と同じ工程でp型Si基板6上に同じ深さに形成さ
れたシリコン層8aを有し、また、バイポーラトランジ
スタ5のp+ 型ベース拡散層10,n+ 型エミッタ拡散
層11と同じ拡散深さのp+ 型拡散層10a、n+ 型拡
散層11aを備えている。
【0006】この場合、保護ダイオード1の破壊耐圧
(サージ耐圧)を大きくするために、拡散層10a,1
1aの平面の広さはバイポーラトランジスタ5よりも大
きく形成される。
【0007】なお、図中符号7,7aは、Si基板6とSi
層8,8aの界面に形成されたn+ 型の埋込領域層、9
は、トランジスタ5の埋込領域層7に接続されたn+
のコレクタ引出し拡散層、9aは、埋込領域層7aに接
続されたn+ 型の引出し拡散層、12は隣設する素子領
域層等を電気的に分離するp+ 型の分離拡散層を示して
いる。
【0008】ところで、保護ダイオード1は、図9(a)
に示すように、引出し拡散層9a及び埋込領域層7aを
介してn型Si層8aとn+型拡散層11aを短絡したC
Eショート型の素子と、同図(b) に示すように、引出し
拡散層9a及び埋込領域層7aを介してn型Si層8aと
+ 型拡散層10aを短絡したCBショート型の素子が
ある。なお、それらのn+ 型拡散層11aの端子は、図
8に示す内部回路2の入力部3に接続される。
【0009】保護ダイオード1は、それらの他にp+
拡散層10aとn+ 型拡散層11aを短絡したEBショ
ート型もあり、その等価回路図は図10のようになる。
CEショート型によれば、突発的な過剰電圧(サージ電
圧)が保護ダイオード1の逆バイアス方向に入ると、不
純物濃度との関係によりn+ 型拡散層11aとp+ 型拡
散層10aのpn接合13がブレークダウンして過剰電
圧を吸収し、これにより内部回路2が保護される。この
場合の電流は、主にn+ 型拡散層11aの側面部から流
れる。
【0010】一方、CBショート型の保護素子によれ
ば、サージ電圧の入力によってn+ 型拡散層11aとp
+ 型拡散層10aのpn接合13がブレークダウンす
る。この保護素子について、我々は、CBショート型が
逆方向サージに対して非常に耐圧が高いことを見つけ、
逆方向サージに対するこの素子の動作を次のように考え
ている。
【0011】即ち、n+ 型拡散層11aを側方に流れる
電流と層の抵抗成分によってn+ 型拡散層11aの下方
のp+ 型拡散層10aの電位が上昇し、p+ 型拡散層1
0aとSi層8aのpn接合が順方向にバイアスされてSi
層8aからキャリアが注入され、この結果、n型Si層8
a、p+ 型拡散層10a及びn+ 型拡散層11aが逆方
向の縦型バイポーラトランジスタとして動作することに
なる。
【0012】従って、CBショート型の保護素子におい
ては、サージ吸収の際に、n+ 型拡散層11aの側面部
13aに流れる電流ばかでなく、逆方向縦型バイポー
ラトランジスタの電流増幅率に比例する電流がその底面
部13aを流れるので、CEショート型に比べて側面部
13bの電流集中を低減して破壊耐圧を大きくできるこ
とになる。ある試料について逆hfeを測定したところ、
C /IB =0.6であった。
【0013】
【発明が解決しようとする課題】しかしながら、CBシ
ョート型の素子の拡散層は、内部回路の縦型バイポーラ
トランジスタ5と同じ深さであり、通常は上に示したよ
うにn+ 型拡散層11aの底面部13aよりも側面部1
3bを流れる電流密度の方が大きく、ここで破壊が生じ
易くなる。しかも放電抵抗が低いので、サージ電流が短
時間に側面部に集中するため、十分な破壊耐圧を確保で
きないといった問題がある。
【0014】また、CEショート型の保護ダイオード
は、逆方向の縦型バイポーラトランジスタ動作がないた
めに側方に電流がより一層集中し、CBショート型の素
子よりも破壊耐圧が小さいといった問題がある。
【0015】これに対して、EBショート型の保護素子
は、n型Si層8aとp+ 型拡散層10aのpn接合にお
けるブレークダウン現象を利用することになり、これに
よれば、p+ 型拡散層10aとn型Si層8aのpn接合
面積が広いので、破壊耐圧が大きいという利点がある
が、Si層8aの不純物濃度が低いためにpn接合による
ブレークダウン電圧も大きくなり、破壊耐圧が小さい回
路を保護する場合には不適当である。
【0016】なお、同一のバルク構造とした場合の各保
護素子の破壊耐圧は、EBショート型のものを600V
とすると、CBショート型が470V、CEショート型
が130Vとなる。
【0017】本発明はこのような問題に鑑みてなされた
もので、保護ダイオードのpn接合面に流れる電流の電
流密度分布を低くし、電流破壊耐量を向上させることが
できる半導体装置を提供することを目的とする。
【0018】
【課題を解決するための手段】上記した課題は、第1
に、一導電型の半導体基板19上の反対導電型半導体層20
に形成された縦型バイポーラトランジスタ18を含む内部
回路を備えた半導体装置において、前記半導体基板19上
の反対導電型半導体層20aの上層部に形成された一導電
型拡散層22aと、該一導電型拡散層22a内にて前記縦型
バイポーラトランジスタ18のエミッタ拡散層23よりも少
なくとも一部が深く形成された反対導電型拡散層27(3
0)とにより構成される保護素子14を具備することを特
徴とする半導体装置により達成する。(図1、図2、図
3(b) 参照)第2に、前記保護素子14は、少なくとも電
極25a を介して前記反対導電型半導体層20aと前記反対
導電型拡散層27を短絡してなることを特徴とする第1の
半導体装置により達成する。(図1参照)第3に、前記
保護素子14は、少なくとも電極25b を介して前記反対導
電型半導体層20aと前記一導電型拡散層22aを短絡して
なることを特徴とする第1の半導体装置により達成す
る。(図2参照)第4に、前記保護素子14を構成する前
記反対導電型半導体層20a、前記一導電型拡散層22a、
前記反対導電型拡散層27のうち少なくとも1つに抵抗素
子が接続されていることを特徴とする第3の半導体装置
によって達成する。
【0019】第5に、前記保護素子14を構成する前記一
導電型拡散層29の底面の一部を前記反対導電型拡散層23
a の底面に近づけていることを特徴とする第3、第4の
半導体装置によって達成する。(図3(a)参照)第6
に、一導電型の半導体基板19上の反対導電型半導体層20
に形成された縦型バイポーラトランジスタ18を含む内部
回路15を備えた半導体装置において、前記半導体基板19
上の反対導電型半導体層20aの上層部に設けられて前記
縦型バイポーラトランジスタ18のベース拡散層22よりも
深く形成された一導電型拡散層31と、該一導電型拡散層
31内にて前記縦型バイポーラトランジスタ18のエミッタ
拡散層23よりも深く形成された反対導電型拡散層32とを
有し、かつ、少なくとも電極25b を介して前記反対導電
型半導体層20aと前記一導電型拡散層31を短絡して構成
される保護素子14を具備することを特徴とする半導体装
置により達成する。(図4参照)第7に、一導電型半導
体基板6の上に形成された内部回路を備えた半導体装置
において、前記一導電型半導体基板6上の反対導電型半
導体層8aの上層部に形成された一導電型拡散層10a
と、該一導電型拡散層10a内に形成された反対導電型拡
散層11aとを有するとともに、前記反対導電型半導体層
6、前記一導電型拡散層10a、前記反対導電型拡散層11
aの少なくとも1つに抵抗素子52,61〜63を接続し、電
圧25b又は前記抵抗素子61〜63を介して前記反対導電型
半導体層8aと前記一導電型拡散層10aを短絡すること
により構成される保護素子1を備えてなることを特徴と
する半導体装置によって達成する。(図5,6参照)
【0020】
【作 用】図1〜3に示す第1の手段によれば、保護ダ
イオード14の反対導電型拡散層27の深さが、内部回路の
バイポーラトランジスタ18のエミッタ拡散層23よりも深
くなっている。
【0021】このため、縦型バイポーラトランジスタ18
と同じ構造の保護ダイオードが作成される従来のものと
比較して、保護ダイオード14の反対導電型拡散層27が
深くてその側面部の面積が増え、ここを流れる電流密度
が低減して破壊耐圧が高くなる。
【0022】また、図1に示す第2の手段によれば、C
Eショート型保護素子14の反対導電型拡散層27を深く
しているので、側面部に集中する電流密度は低減する。
また、図2に示す第3の手段によれば、CBショート型
保護素子の反対導電型拡散層27を深くしているので、そ
の側面部に集中する電流密度が低減する。しかも、反対
導電型拡散層27の底面と一導電型拡散層22a の底面の距
離が小さくしているので、反対導電型拡散層27の縦方向
に生じる逆方向のバイポーラトランジスタのベース幅が
小さくなり、その電流増幅率が増加して縦方向の電流量
を大きくし、側面部の集中を低減して電流集中をさらに
緩和する。
【0023】また、第4の手段によれば、CBショート
型保護素子を構成する反対導電型半導体層20a、一導電
型拡散層22a、反対導電型拡散層27のうち少なくとも1
つに抵抗素子を接続するようにしている。このため、時
定数の関係により保護素子14を流れる放電電流の時間的
集中が緩和され、しかも保護素子14に流れる電流の量が
減少し、その破壊耐圧は高くなる。
【0024】また、図3(a) に示す第5の手段によれ
ば、CBショート型保護素子14を構成する一導電型拡散
層29の底面の一部を反対導電型拡散層23a に近づけてい
る。このため、逆方向のバイポーラトランジスタの増幅
率を大きくして、反対導電型拡散層23aの側面部に流れ
る放電電流の割合が小さくなり、電流密度の低減が図れ
る。
【0025】また、図4に示す第6の手段によれば、C
Bショート型保護素子14を構成する一導電型拡散層31及
び反対導電型拡散層32を深くしているので、一導電型拡
散層31とその下方の埋込層との距離が小さくなって、逆
方向縦型バイポーラトランジスタのコレクタ抵抗が小さ
くなり、増幅度がさらに大きくなる。この場合、反対導
電型拡散層32も深くして側面を大きくしているので、
側方の電流密度がさらに低くなる。
【0026】さらに、図5、6に示す第7の手段によれ
ば、CBショート型保護素子1を構成する反対導電型半
導体層6、一導電型拡散層10a、反対導電型拡散層11a
の少なくとも1つに抵抗素子52,61〜63を接続するよう
にしている。このため、保護素子を構成する一導電型拡
散層10a及び反対導電型拡散層11aの構造を従来と同じ
にする場合であっても、時定数の関係により保護素子14
を流れる放電電流の時間的集中が緩和され、しかも保護
素子14に流れる電流の量が減少し、これによりCBショ
ート型保護素子14の破壊耐圧が高くなる。
【0027】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 (a)本発明の第1の実施例の説明 図1は、本発明の第1の実施例の縦型バイポーラトラン
ジスタを含む内部回路と、この内部回路への入力部に接
続されている保護ダイオードとを有する半導体装置を説
明する断面図である。
【0028】保護ダイオードと内部回路との接続関係
は、図8(a) に示すように構成されている。即ち、保護
ダイオード14は、内部回路15の入力部16と接地部
17との間に入力電圧VDDに対して逆バイアスとなるよ
うに接続されている。入力部16は、例えば内部回路1
5のバイポーラトランジスタのベース拡散層に接続され
ている。なお、内部回路15の種類により入力部16は
MOSトランジスタのゲート、その他の素子に接続され
る場合もある。
【0029】図1において、左側の素子は内部回路15
の縦型バイポーラトランジスタ18を示しており、図中
符号19は、内部回路15の接地部17に接続されるp
型のシリコン(Si)基板(半導体基板)で、この上に
は、約1016cm-3の不純物濃度を有する厚さ数μmのn
型シリコン層20が積層され、Si基板19とSi層20の
界面にはn+ 型の埋込領域層21が形成されており、Si
層20はバイポーラトランジスタ18のコレクタ層とし
て適用される。
【0030】22は、埋込領域層21の上のSi層20の
表面から深さ約2μmまで形成された不純物濃度1017
〜1018cm-3のp+ 型ベース拡散層で、その一部上層に
は、深さ約1μm,最大不純物濃度約1019cm-3のn+
型のエミッタ拡散層23が形成されている。また、24
は、埋込領域層21に達する深さに形成されたn+ 型コ
レクタ引出し拡散層で、その周囲には、素子領域層等を
電気的に分離するp+ 型の分離拡散層25がSi基板19
に達する深さに形成されている。
【0031】一方、図1の右側に示す保護ダイオード1
4は、上記したバイポーラトランジスタ18の各拡散層
等と同じ配置・構成のSi層、p+ 型拡散層を有してい
る。但し、破壊強度を増すためにそれらの層の領域の面
積はバイポーラトランジスタ18と比較して大きくなっ
ている。
【0032】図中符号21aは、Si基板19とSi層20
aとの界面に形成されたn+ 型の埋込領域層で、また、
Si層20aの上層には、最大不純物濃度1017〜1018
cm-3のp+ 型拡散層(一導電型拡散層)22aが表面か
ら約2μm程度の深さに形成され、バイポーラトランジ
スタ18のベース拡散層22とほぼ同じ高さになってい
る。
【0033】27は、p+ 型拡散層22aの上層の一部
に形成された最大不純物濃度約10 19cm-3のn+ 型拡散
層(反対導電型拡散層)で、表面から約1.5μmの深さ
に形成されており、バイポーラトランジスタ18のエミ
ッタ拡散層23よりも深くなっている。また、符号24
aは、埋込領域層21aに接続されたn+型の引出し拡
散層を示している。
【0034】更に、n+ 型拡散層27は、電極25a、
埋込領域層21a及び引出し拡散層24aを介してシリ
コン層20aに電気的にショートされ、図8(a) 示す内
部回路2の入力端の入力部16に接続されている。ま
た、p+ 型拡散層22aは接地部17に接続され、この
ようにしてCEショート型の保護ダイオード14が接続
される。
【0035】上記した実施例において、正のサージ電圧
が入力部15に入った場合、不純物濃度との関係により
+ 型拡散層27とp+ 型拡散層22aのpn接合26
がブレークダウンし、サージ電流として吸収されて内部
回路2がサージ電圧から保護される。
【0036】この場合、n+ 型拡散層27は、内部回路
15内のバイポーラトランジスタ28のエミッタ拡散層
23よりも深く、側面部26bの面積が大きいために、
サージ電流が側面部26bを主として通過してもその電
流密度が小さくなる。
【0037】ここで、従来のCEショート型保護素子の
抵抗と印加電圧との関係を調べた結果、図11に示すよ
うな特性になることが分かった。これに対して、本実施
例によれば、それよりも破壊耐圧が大きくなって200
V程度に上昇する。
【0038】(b)本発明の第2の実施例の説明 図2は、本発明の半導体装置の第2の実施例である。図
2において、図1と異なる点は、保護ダイオード14の
+ 型拡散層27が内部回路15(図8(a))の入力部1
6に接続され、また、p+ 型拡散層22aとSi層20a
は、電極25b、n+ 型の埋込領域層21a及び引出し
拡散層24aを介して電気的にショートされて接地部1
7に接続されていることであり、その他の構造は図1と
同じである。これによりCBショート型の保護素子が形
成される。
【0039】このような半導体装置の入力部16に正の
サージ電圧が入った場合、不純物濃度との関係によりn
+ 型拡散層27とp+ 型拡散層22aの間のpn接合26
がブレークダウンし、サージ電流として吸収され、内部
回路15が保護される。
【0040】この場合、図1の場合と同様に、サージ電
流はpn接合26の底面部26aよりも側面部26bを
主として流れるが、pn接合26の側面部26bを流れ
る電流によりp+ 型拡散層22aの電位が上昇し、p+
型拡散層22aとSi層20aとの間のpn接合28が順方向
にバイアスされてキャリアが注入されるので、n+ 型拡
散層27、p+ 型拡散層22a及びn型Si層20aの縦
方向の接合による逆方向の縦型バイポーラトランジスタ
が動作する。
【0041】このとき、n+ 型拡散層27が深いので、
+型拡散層27とSi層20aの間のp+ 型拡散層22
aの深さ方向の厚みが従来の素子よりも小さく、逆方向
縦型バイポーラトランジスタのベース幅が小さくなった
ことに等しいので、その逆方向電流増幅率(以下、逆β
という)も従来のものよりも大きくなる。
【0042】これにより、pn接合26の底面部26a
を通過する電流が増し、電流の分散を一層図ることがで
きるので、図11に示す従来のCEショート型保護ダイ
オードに比べて破壊耐圧を550Vまで向上することが
できる。
【0043】(c)本発明の第3の実施例の説明 図3(a) は、本発明の半導体装置の第3の実施例であっ
て、図2と相違する点をあげると、CBショート型保護
ダイオード14のp+ 型拡散層29のうちn+ 型拡散層
23aの下方の一部領域が、1.5μmより僅かに大きい
程度に浅く形成され、また、残りの部分の深さがバイポ
ーラトランジスタ18のベース拡散層22と同一工程で
同一の深さ(約2μm)に形成されていることである。
【0044】なお、p+ 型拡散層29の浅い部分は、深
い部分を形成する前後の別の工程で形成することにな
る。このような保護ダイオード14によれば、n型Si層
20a、p+ 型拡散層29及びn+型拡散層23aによ
り構成される逆方向縦型バイポーラトランジスタのベー
ス幅が小さくなってその逆βが増すことになる。このた
め、n+ 型拡散層23aに流れる電流のうち底面を通す
割合を増加させることになり、側面への電界集中を減ら
せることになる。
【0045】なお、p+ 型拡散層29の深い領域は、p
+ 型拡散層29に接続される電極bから遠い部分に形成
すると、側面からの電流量が大きくなる。また、図3
(b) は同図(a) に示す素子の変形例で、保護ダイオード
14のn+ 型拡散層30のうち電極bから近い部分がエ
ミッタ拡散層23と同一の工程で、同一深さの約1μm
に形成され、かつ残りの部分が深さ約1.5〜2.0μmと
深く形成されている点で相違する。なお、n+ 型拡散層
30の深い部分は浅い部分を形成する前に別の工程で形
成することができる。
【0046】このような保護ダイオード14によれば、
Si層20a、p+ 型拡散層22a及びn+ 型拡散層30
により構成される逆方向縦型バイポーラトランジスタの
ベース幅が第2実施例と同程度になって逆βが増す。ま
た、n+ 型拡散層30は第2実施例よりも広くなり、側
面部13の電流密度が小さくなる。
【0047】この場合にも、図3(a) と同様に、n+
拡散層のサージ電流の分散が一層図られ、破壊耐圧が向
上する。 (d)本発明の第4の実施例の説明 図4は、本発明の第4の実施例の半導体装置の断面図で
ある。図2、3の装置と異なるところは、保護ダイオー
ド14のp+ 型拡散層31の一部領域が約3μmと深
く、かつこの深い領域に対応してn+ 型拡散層32も約
2.5μmと深く、また、p+ 型拡散層31とn+ 型拡
散層32の底面間の距離もバイポーラトランジスタ18
のベース幅と比較して約0.5μm程度狭く形成されてい
ることである。
【0048】これによれば、逆方向縦型バイポーラトラ
ンジスタのp+ 型拡散層31とn+ 型埋込領域層21a
の距離が小さくなってコレクタ抵抗が低下し、キャリア
の注入効率が高くなり増幅度が大きくなって縦方向の電
流がさらに増大することになる。
【0049】従って、保護ダイオード14として側面部
の面積を大きくしてこの部分の電流密度を上記した実施
例より低減するとともに、逆方向のバイポーラトランジ
スタの逆βを大きくしてサージ電流の分散を図れ、これ
により、保護ダイオード14のサージ耐量を向上するこ
とができる。
【0050】なお、上記した第1〜4の各実施例では、
Si基板19がp型の場合について説明しているが、Si基
板19がn型の場合にも本発明を適用可能である。 (e)本発明の第5の実施例の説明 上記した4つの実施例は、保護ダイオードを構成するn
+ 型拡散層やp+ 型拡散層の深さを変え、そのn+ 型拡
散層の横方向の電流密度を低減して絶縁耐圧を大きくす
ることについて説明したが、CBショート型においては
Si層や各拡散層に抵抗素子を接続して絶縁耐圧を高くす
ることも可能であり、その実施例を以下に説明する。
【0051】図5は本発明の第5の実施例装置の断面図
であり、図9(b) と同じ符号は従来装置と同じ要素を示
している。図5(a) において、CBショート型の保護ダ
イオード1を囲む分離拡散層12の周囲には選択酸化法
によって形成したSiO2膜51が5000Å程度の厚さに
形成され、この上には多結晶シリコンよりなる抵抗素子
52が形成されている。そして、その上にはSiO2よりな
る層間絶縁膜53が形成され、ここには抵抗素子52の
両端近傍を露出する2つのコンタクトホール54,55
が開口されている。
【0052】また、一方のコンタクトホール55に形成
された電極56は保護ダイオード1のn+ 型拡散層11
aに接続され、また他方のコンタクトホール54内の電
極57は内部回路の電源VDDに接続されるように構成さ
れている。この等価回路を示すと図5(b) のようにな
る。
【0053】次に、この実施例の作用を従来との比較に
よって説明する。図10に示すような等価回路のEBシ
ョート型の保護素子は、図9に示すp+ 型拡散層11a
とn+ 型拡散層10aを電極によって短絡したものであ
ってpn接合の面積が広く、図11に示すように破壊耐
圧が大きい。しかし、Si層8aの不純物濃度が低いため
に同図に示すようにブレークダウン電圧が大きくなる。
【0054】したがって、内部回路の破壊耐圧が小さい
装置にEBショート型保護素子を使用することは適当で
なく、内部回路の電気吸収能力に合わせた内部回路の破
壊耐圧に合わせたブレークダウン電圧を有する保護素子
が必要になる。
【0055】これに対して、CBショート型の素子はE
Bショート型のものよりも1/3程度の低い電圧でブレ
ークダウンするが、反面、放電抵抗も低いために電流は
短時間でn+ 型拡散層11aに集中してしまい、自己の
破壊耐圧が下がって保護素子としての耐久性が低下する
ことになる。
【0056】なお、EBショート型とCBショート型の
各素子が同一バルク構造の場合、例えばEBショート型
の保護素子の静電気破壊耐圧を600V、限界吸収エネ
ルギーを2.08×10-5Jとすると、CBショート型
はそれぞれ470V、1.07×10-5Jとなる。
【0057】次に、図5(a) に示すCBショート型の飽
和抵抗を例えば8Ωとし、図7に示す試験装置に接続す
る。この装置は、コンデンサCの両端に第1のスイッチ
1 を介して電源Gの電圧を印加可能にするとともに、
コンデンサCの電圧を第2のスイッチS2 によって保護
素子14の二端子に印加するようにしたものである。な
お、2つのスイッチS1 、S2 は同時に閉状態にしない
ようにする。
【0058】そして、コンデンサCの容量を200pF
として第1のスイッチS1 を閉じて電源Gから600V
の電圧を印加し、コンデンサCに電荷を蓄積した後に、
第1のスイッチS1 を開き、ついで第2のスイッチS2
を閉じて、保護素子14に3.6×10-5Jのエネルギ
ーを印加する。
【0059】ここで、上記抵抗素子52の抵抗値を4Ω
にすると、総合放電抵抗は12Ωになる。そして内部回
路2に入る静電エネルギーを無視すれば、抵抗素子52
にかかる電圧は200V、その吸収エネルギーは1/3
の1.2×10-5Jとなる。また、n+ 型拡散層11a
にかかる電圧は400Vとなって保護ダイオード1に流
れる電流量も小さくなる。しかも、時定数の関係から放
電時間が長くなって急峻な放電電流の集中による保護ダ
イード1の破壊は回避される。
【0060】この結果、保護ダイオード1と抵抗素子5
2を含めた保護装置の破壊耐圧は700V程度の大きさ
になる。以上のように、予め内部回路の破壊耐圧を調べ
ておき、それに対応した大きさの抵抗素子52を保護ダ
イオード1に接続すればよい。
【0061】また、抵抗素子52を図5(c) に示すよう
に20Ωの抵抗を並列に5本接続すれば、一本当たりの
吸収エネルギーは2.4×10-6となって負担が軽減す
る。さらに、図6(a) に示すように、p+ 型拡散層10
aに抵抗素子61を接続して破壊耐圧を調整することも
可能であり、同図(b) の回路からもわかるように、その
抵抗値を32Ωとすれば保護装置全体で12Ωの抵抗値
が得られる。また、図6(c) に示すようにSi層8aとp
+ 型拡散層10aの双方に抵抗素子62,63を接続し
て吸収エネルギーを各抵抗に分担させてもよく、抵抗値
をそれぞれ8Ωとすれば、同図(d) に示すように全体で
12Ωとなる。
【0062】(f)本発明の第6の実施例の説明 第5の実施例においては、保護素子の各拡散層の深さを
従来のものと同じにしてこれに抵抗素子を接続した場合
について説明したが、第1〜4実施例の装置に示す保護
ダイオードに抵抗素子を同様に接続し、破壊耐圧とブレ
ークダウン電圧を調整することも可能である。
【0063】
【発明の効果】以上述べたように第1の発明によれば、
保護ダイオードの反対導電型拡散層の深さが、内部回路
のバイポーラトランジスタのエミッタ拡散層よりも深く
なっているので、保護ダイオードの反対導電型拡散層の
側面部面積を増やし、ここを流れる電流密度を低減して
破壊耐圧を高くすることができる。
【0064】また、第2の発明によれば、CEショート
型保護素子の反対導電型拡散層を深くしているので、側
面部に集中する電流密度を低減することができ、破壊耐
圧を低減することができる。
【0065】また、第3の発明によれば、CBショート
型保護素子の反対導電型拡散層を深くしているので、側
部に集中する電流密度を低くすることができる。しか
も、反対導電型拡散層の底面と一導電型拡散層の底面の
距離が小さくしているので、反対導電型拡散層27の縦方
向に生じる逆方向のバイポーラトランジスタのベース幅
を小さくでき、その電流増幅率を増加させて縦方向の電
流量を大きくし、側面部の集中を低減して電流集中をさ
らに緩和することができる。
【0066】また、第4の発明によれば、CBショート
型保護素子を構成する反対導電型半導体層、一導電型拡
散層、反対導電型拡散層のうち少なくとも1つに抵抗素
子を接続しているので、時定数の関係により保護素子を
流れる放電電流の時間的集中を緩和し、しかも保護素子
に流れる電流の量を減少でき、その破壊耐圧を高くする
ことができる。
【0067】また第5の発明によれば、CBショート型
保護素子を構成する一導電型拡散層の底面の一部を反対
導電型拡散層に近づけたので、逆方向のバイポーラトラ
ンジスタの増幅率を大きくして、反対導電型拡散層の側
面部に流れる放電電流の割合を小さくして電流密度の低
減を図ることができる。
【0068】また、第6の発明によれば、CBショート
型保護素子を構成する一導電型拡散層31及び反対導電型
拡散層を深くしているので、一導電型拡散層に繋がる下
方の埋込層との距離を小さくして、逆方向縦型バイポー
ラトランジスタのコレクタ抵抗を低減してその増幅度を
さらに大きくできる。この場合、反対導電型拡散層も深
くして側面を大きくしているので、側方の電流密度がさ
らに低くできる。
【0069】さらに第7の発明によれば、CBショート
型保護素子を構成する反対導電型半導体層、一導電型拡
散層、反対導電型拡散層の少なくとも1つに抵抗素子を
接続するようにしたので、保護素子を構成する一導電型
拡散層及び反対導電型拡散層の構造を従来と同じにする
場合であっても、時定数の関係により保護素子を流れる
放電電流の時間的集中を緩和することができ破壊耐圧を
高くできる。しかも保護素子に流れる電流の量が減少
し、これによりCBショート型保護素子の破壊耐圧が高
くなる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の保護ダイオードを有す
る半導体装置の断面図及び等価回路図である。
【図2】本発明の第2の実施例の保護ダイオードを有す
る半導体装置の断面図及び等価回路図である。
【図3】本発明の第3の実施例の保護ダイオードを有す
る半導体装置の断面図である。
【図4】本発明の第4の実施例の保護ダイオードを有す
る半導体装置の断面図である。
【図5】本発明の第5の実施例の保護素子の断面図及び
等価回路図である。
【図6】本発明の第6の実施例の保護素子を示す等価回
路図である。
【図7】本発明の第6の実施例の保護素子に使用する試
験回路である。
【図8】保護ダイオードと内部回路との接続構成図であ
る。
【図9】従来例の保護ダイオードを有する半導体装置の
断面図である。
【図10】従来例の他の保護ダイオードを示す等価回路
図である。
【図11】EB短絡型、CB短絡型及びCE短絡型の保護素子
の電圧・抵抗特性図である。
【符号の説明】
1、14、14a 保護ダイオード 2、15、15a 内部回路 3、16、16a 入力部 4、17、17a 接地部 5、18 縦型バイポーラトランジスタ 6 Si基板 7、7a、21、21a 埋込領域層 8、8a Si層 9、24 コレクタ引出し拡散層 9a、24a 引出し拡散層 10、22 ベース拡散層 11、23 エミッタ拡散層 12、25 分離拡散層 13、26、28 pn接合 13a、26a 底面部 13b、26b 側面部 19 Si基板(半導体基板) 20、20a Si層(半導体層) 22a、29、31 p+ 型拡散層(一導電型拡散層) 23a、27、30、32 n+ 型拡散層(反対導電型
拡散層) 25a、25b 電極 51 SiO2膜 52、61〜63 抵抗素子 53 層間絶縁膜 54、55 コンタクトホール 56、57 電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 23/60 23/62 27/06 29/73 29/861 H01L 29/90 Z

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】一導電型の半導体基板(19)上の反対導電
    型半導体層(20)に形成された縦型バイポーラトランジ
    スタ(18)を含む内部回路を備えた半導体装置におい
    て、前記半導体基板(19)上の反対導電型半導体層(20
    a)の上層部に形成された一導電型拡散層(22a)と、
    該一導電型拡散層(22a)内にて前記縦型バイポーラト
    ランジスタ(18)のエミッタ拡散層23よりも少なくとも
    一部が深く形成された反対導電型拡散層(27,30)とに
    より構成される保護素子(14)を具備することを特徴と
    する半導体装置。
  2. 【請求項2】前記保護素子(14)は、少なくとも電極
    (25a )を介して前記反対導電型半導体層(20a)と前
    記反対導電型拡散層(27)を短絡してなることを特徴と
    する請求項1記載の半導体装置。
  3. 【請求項3】前記保護素子(14)は、少なくとも電極
    (25b )を介して前記反対導電型半導体層(20a)と前
    記一導電型拡散層(22a)を短絡してなることを特徴と
    する請求項1記載の半導体装置。
  4. 【請求項4】前記保護素子(14)を構成する前記反対導
    電型半導体層(20a)、前記一導電型拡散層(22a)、
    前記反対導電型拡散層(27)のうち少なくとも1つに抵
    抗素子が接続されていることを特徴とする請求項3記載
    の半導体装置。
  5. 【請求項5】前記保護素子(14)を構成する前記一導電
    型拡散層(29)の底面の一部を前記反対導電型拡散層
    (23a )の底面に近づけていることを特徴とする請求項
    3、4記載の半導体装置。
  6. 【請求項6】一導電型の半導体基板(19)上の反対導電
    型半導体層(20)に形成された縦型バイポーラトランジ
    スタ(18)を含む内部回路を備えた半導体装置におい
    て、前記半導体基板(19)上の反対導電型半導体層(20
    a)の上層部に設けられて前記縦型バイポーラトランジ
    スタ(18)のベース拡散層(22)よりも深く形成された
    一導電型拡散層(31)と、該一導電型拡散層31内にて前
    記縦型バイポーラトランジスタ18のエミッタ拡散層(2
    3)よりも深く形成された反対導電型拡散層(32)とを
    有し、かつ、少なくとも電極(25b )を介して前記反対
    導電型半導体層(20a)と前記一導電型拡散層(31)を
    短絡して構成される保護素子(14)を具備することを特
    徴とする半導体装置。
  7. 【請求項7】一導電型半導体基板(6)の上に形成され
    た内部回路を備えた半導体装置において、 前記一導電型半導体基板(6)上の反対導電型半導体層
    (8a)の上層部に形成された一導電型拡散層(10a)
    と、該一導電型拡散層(10a)内に形成された反対導電
    型拡散層(11a)とを有するとともに、前記反対導電型
    半導体層(6)、前記一導電型拡散層(10a)、前記反
    対導電型拡散層(11a)の少なくとも1つに抵抗素子
    (52,61〜63)を接続し、電極(25b)又は前記抵抗素
    子(61〜63)を介して前記反対導電型半導体層(8a)
    と前記一導電型拡散層(10a)を短絡することにより構
    成される保護素子(1)を備えてなることを特徴とする
    半導体装置。
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