KR100676803B1 - 반도체 장치 - Google Patents

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Abstract

마이크로파 FET에서는, 내재하는 쇼트키 접합 용량 또는 PN 접합 용량이 작아, 이들 접합이 정전기에 약하다. 그러나, 마이크로파 디바이스에서는 보호 다이오드를 접속하는 것에 의한 기생 용량의 증가가 고주파 특성의 열화를 초래하여, 그 방법을 취할 수 없었던 문제가 있었다.
이러한 문제를 해결하기 위해 FET의 2 단자 사이에 제1 N+형 영역, 절연 영역, 제2 N+형 영역으로 이루어지는 보호 소자를 병렬로 접속한다. 근접한 제1, 제2 N+ 영역 사이에서 방전할 수 있으므로, 기생 용량을 증가시키지 않고 FET의 동작 영역에 이르는 정전 에너지를 감쇠시킬 수 있다.
보호 소자, 동작 영역, 방전, 정전 에너지

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치, 특히 정전 파괴 전압을 대폭으로 향상시킨 반도체 장치에 관한 것이다.
위성 방송 수신기의 출현으로 시작된 일반 민간용 마이크로파 기기 시장은, 휴대 전화의 세계적인 보급으로 규모가 일거에 확대되고, 지금 새롭게, 무선 브로드밴드 용도의 시장이 본격적으로 시작되려고 하고 있다. 이들 시장에는, 마이크로파용에 적합한 갈륨·비소(GaAs) 디바이스, 종래의 Si 디바이스를 미세화, 입체 구조화하여 저기생 용량화, 저기생 저항화를 도모한 Si 마이크로파 디바이스가 주로 사용되고 있다.
도 13은, 화합물 반도체 스위치 회로 장치를 도시하는 회로도이다. 제1 FET1과 제2 FET2의 소스 전극(혹은 드레인 전극)이 공통 입력 단자 IN에 접속되고, FET1 및 FET2의 게이트 전극이 각각 저항 R1, R2를 개재하여 제1과 제2 제어 단자 Ctl-1, Ctl-2에 접속되고, 그리고 FET1 및 FET2의 드레인 전극(혹은 소스 전극)이 제1과 제2 출력 단자 OUT1, OUT2에 접속된 것이다. 제1과 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 제어 신호는 상보 신호이고, H 레벨의 신호가 인가된 측의 FET가 ON 상태로 되어, 공통 입력 단자 IN에 인가된 입력 신호를 어느 한쪽의 출력 단자 로 전달하도록 되어 있다. 저항 R1, R2는, 교류 접지로 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 개재하여 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
도 14는 이 화합물 반도체 스위치 회로 장치를 집적화한 화합물 반도체 칩의 1예를 도시하고 있다.
GaAs 기판에 스위치를 행하는 FET1 및 FET2를 중앙부에 배치하고, 각 FET의 게이트 전극에 저항 R1, R2가 접속되어 있다. 또한 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 대응하는 패드가 기판의 주변에 형성되어 있다. 또, 점선으로 나타낸 제2층째의 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au : 20)이고, 실선으로 나타낸 제3층째의 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au : 30)이다. 제1층째의 기판에 오믹 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 인출 전극을 형성하는 것으로서, 도 14에서는 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
도 14에 도시한 FET1은 일점쇄선으로 둘러싸인 장방 형상의 동작 영역(12)에 형성된다. 하측으로부터 신장하는 빗살 형상의 3개의 제3층째의 패드 금속층(30)이 출력 단자 OUT1에 접속되는 소스 전극(13)(혹은 드레인 전극)이고, 이 아래에 제1층째 오믹 금속층(10)으로 형성되는 소스 전극(14)(혹은 드레인 전극)이 있다. 또한 상측으로부터 신장하는 빗살 형상의 3개의 제3층째의 패드 금속층(30)이 공통 입력 단자 IN에 접속되는 드레인 전극(15)(혹은 소스 전극)이고, 이 아래에 제1층 째의 오믹 금속층으로 형성되는 드레인 전극(14)(혹은 소스 전극)이 있다. 이 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 제2층째의 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 동작 영역(12) 위에 4개의 빗살 형상으로 배치되어 있다. 또, 상측으로부터 신장하는 한복판의 빗살의 드레인 전극(15)(혹은 소스 전극)은 FET1과 FET2에 공용되어 있어, 더욱 소형화에 기여하고 있다. 여기서, 게이트 폭이 600㎛의 의미는 각 FET의 빗살 형상의 게이트 전극(17)의 게이트 폭의 총합이 각각 600㎛인 것을 의미하고 있다.
상술한 바와 같이, 종래의 스위치 회로 장치에서는 특히 정전 파괴를 보호하는 대응이 이루어져 있지 않다.
<발명의 개시>
도 15에, 도 14에 도시하는 스위치 회로 장치의 정전 파괴 전압을 측정한 결과를 도시한다. 여기서, 정전 파괴 전압의 측정은, 이하의 조건에 의해 행한 것이다. 220pF의 시험용 용량의 양단에 시험용 전압을 인가하고, 시험용 용량에 전하를 축적한 후, 전압 인가를 위한 배선을 차단한다. 그 후, 시험용 용량에 축적된 전하를 피시험 소자(FET)의 양단에 저항 성분 및 인덕터 성분을 부가하지 않는 상태에서 방전하고, 그 후 FET가 파괴되어 있지 않는지의 여부를 측정한다. 파괴되지 않으면 인가 전압을 10V씩 올려 시험을 반복하고, FET가 파괴에 이르는 최초의 인가 전압을 정전 파괴 전압으로서 측정한 것이다.
도 15에서도 알 수 있듯이, 종래에는 정전 파괴 전압 향상을 위한 대책을 실시하고 있지 않기 때문에, 특히 제어 신호가 인가되는 공통 입력 단자 IN-제어 단 자 Ctl-1 사이, 공통 입력 단자 IN-제어 단자 Ctl-2 사이의 정전 파괴 전압이 모두 140V밖에 없으므로 가장 낮다.
또한, 정전 파괴 전압은 어떤 단자 사이의 값인지에 의해 변동이 있다. 이 정전 파괴 전압을 정하는 상세한 메카니즘은 불명확하만, 스위치 회로 장치에서는 가장 낮은 정전 파괴 전압을 나타내는 2단자 사이의 값은, 일반적으로는 상술한 바와 같이 100V정도 이하로서, 취급에 세심한 주의가 필요하였다. 즉, 가장 낮은 정전 파괴 전압으로 되는 단자 사이의 값이 그 소자 전체의 정전 파괴 전압에 지배적으로 되기 때문에, 이 단자 사이의 정전 파괴 전압을 향상시키는 것이 과제이다.
또한, 이 예에 한하지 않고, 이들 마이크로파 통신용 디바이스는 다른 음향용, 영상용, 전원용 디바이스와 달리, 이들의 디바이스에 내재하는 쇼트키 접합 또는 PN 접합 용량이 작으므로, 이들의 접합이 정전기에 약하다는 문제가 있었다.
일반적으로 정전기로부터 디바이스를 보호하기 위해서는, 정전 파괴되기 쉬운, PN 접합, 쇼트키 접합을 포함하는 디바이스에, 정전 파괴 보호 다이오드를 병렬로 접속하는 방법을 생각할 수 있다. 그러나, 마이크로파 디바이스에서는 보호 다이오드를 접속하는 것에 의한 기생 용량의 증가가 고주파 특성의 열화를 초래하여, 그 방법을 취할 수 없었다.
도 1(A)는 본 발명을 설명하기 위한 평면도.
도 1(B)는 본 발명을 설명하기 위한 단면도.
도 1(C)는 본 발명을 설명하는 등가 회로도.
도 2는 본 발명을 설명하기 위한 개략도.
도 3(A)는 본 발명을 설명하기 위한 단면도.
도 3(B)는 본 발명을 설명하기 위한 단면도.
도 3(C)는 본 발명을 설명하기 위한 단면도.
도 3(D)는 본 발명을 설명하기 위한 단면도.
도 4(A)는 본 발명을 설명하기 위한 단면도.
도 4(B)는 본 발명을 설명하기 위한 단면도.
도 5(A)는 본 발명을 설명하기 위한 평면도.
도 5(B)는 본 발명을 설명하는 단면도.
도 6은 본 발명을 설명하기 위한 평면도.
도 7(A)는 본 발명을 설명하기 위한 단면도.
도 7(B)는 본 발명을 설명하기 위한 단면도.
도 7(C)는 본 발명을 설명하기 위한 단면도.
도 7(D)는 본 발명을 설명하기 위한 단면도.
도 8(A)는 본 발명을 설명하기 위한 평면도.
도 8(B)는 본 발명을 설명하기 위한 등가 회로도.
도 9는 본 발명을 설명하기 위한 등가 회로도.
도 10(A)는 본 발명을 설명하기 위한 평면도.
도 10(B)는 본 발명을 설명하는 단면도.
도 11은 본 발명을 설명하기 위한 특성도.
도 12는 본 발명을 설명하기 위한 평면도.
도 13은 종래 기술을 설명하기 위한 등가 회로도.
도 14는 종래 기술을 설명하기 위한 평면도.
도 15는 종래 기술을 설명하기 위한 특성도.
<발명을 실시하기 위한 최량의 형태>
본 발명은 상술한 다양한 사정을 감안하여 이루어진 것으로, 첫째 기판 위에 형성한 동작 영역 표면에 접속되는 게이트 전극, 소스 전극 및 드레인 전극과, 각 전극에 접속되는 게이트 단자, 소스 단자, 드레인 단자를 갖는 피보호 소자로 되는 FET와, 상기 피보호 소자 중 어느 2개의 단자 사이에 병렬로 접속되고, 제1 고농도 불순물 영역과 제2 고농도 불순물 영역의 2 단자 사이에 절연 영역을 배치한 보호 소자를 갖고, 상기 피보호 소자의 2개의 단자 사이에 인가되는 정전 에너지를 상기 제1 및 제2 고농도 불순물 영역 사이에서 방전시키고, 상기 피보호 소자의 2개의 단자에 대응하는 상기 2개의 전극에 도달하는 정전 에너지를 상기 2개의 전극 사이의 정전 파괴 전압을 초과하지 않을 정도로 감쇠시키는 것에 의해, 해결하는 것이다.
둘째, 기판 위의 동작 영역 표면에 접속되는 소스 전극, 게이트 전극 및 드레인 전극을 형성한 제1 및 제2 FET를 형성하고, 양 FET에 공통된 소스 전극 혹은 드레인 전극에 접속되는 단자를 공통 입력 단자로 하고, 양 FET의 드레인 전극 혹은 소스 전극에 접속되는 단자를 각각 제1 및 제2 출력 단자로 하고, 양 FET의 게이트 전극에 접속되는 단자를 각각 제1 및 제2 제어 단자로 하고, 상기 양 제어 단 자에 제어 신호를 인가하여, 상기 양 제어 단자와 상기 게이트 전극을 접속하는 접속 수단인 저항을 개재하여 어느 한쪽의 FET를 도통시켜 상기 공통 입력 단자와 상기 제1 및 제2 출력 단자 중 어느 한쪽과 신호 경로를 형성하는 스위치 회로 장치를 피보호 소자로 하고, 상기 피보호 소자 중 적어도 1개의 상기 제어 단자와 상기 입력 단자 사이에 병렬로 접속되며, 제1 고농도 불순물 영역과 제2 고농도 불순물 영역의 사이에 절연 영역을 배치한 보호 소자를 갖고, 상기 적어도 1개의 제어 단자와 상기 공통 입력 단자 사이에, 외부로부터 인가되는 정전 에너지를 상기 제1 및 제2 고농도 불순물 영역 사이에서 방전시키고, 상기 적어도 1개의 제어 단자 및 공통 입력 단자에 각각 대응하는 전극 사이에 도달하는 정전 에너지를 상기 전극 사이의 정전 파괴 전압을 초과하지 않을 정도로 감쇠시키는 것을 특징으로 하는 것에 의해 해결하는 것이다.
이하에 본 발명의 실시 형태를 상세히 설명한다.
우선, 도 1 내지 도 8을 이용하여, 본 발명의 제1 실시 형태로서 GaAsMESFET를 예로 들어 설명한다.
도 1은 제1 실시 형태를 도시하는 개요도이고, 도 1(A)는 평면도, 도 1(B)은 도 1(A)의 A-A선 단면도이고, 도 1(C)는 도 1(A)의 등가 회로도이다. 이와 같이 본 발명의 반도체 장치는 피보호 소자(100)와 보호 소자(200)로 구성된다.
도 1(A), 도 1(B)와 같이, 피보호 소자(100)는 MESFET이고, 반절연 기판(101)인 GaAs 표면에 형성한 동작층(102)과 쇼트키 접합을 형성하는 게이트 전극(105)과, 동작층(102) 양단에 형성한 고농도 불순물 영역으로 이루어지는 소스 영역(103) 및 드레인 영역(104)과, 그 표면에 오믹 접합을 형성하는 소스 전극(106) 및 드레인 전극(107)을 갖는다. 여기서, 각 전극이 접속하는 동작층(102), 소스 및 드레인 영역(103, 104)을 FET의 동작 영역(108)으로 칭하고, 도 1(A)에서는 파선으로 도시한다.
본 명세서에서는 FET 동작 영역(108) 내의 게이트 전극(105), 소스 전극(106), 드레인 전극(107)은 게이트 배선(112), 소스 배선(113), 드레인 배선(114)을 개재하여 게이트 패드 GP, 소스 패드 SP, 드레인 패드 DP와 각각 접속한다. 또한, 게이트 배선(112), 소스 배선(113), 드레인 배선(114)이 집속하여, 대응하는 각 패드에 이르는 부분을 게이트 단자 G, 소스 단자 S, 드레인 단자 D로 칭한다.
단자에 대하여, 여기서의 도시는 생략하지만, 피보호 소자(100)에 게이트 패드 GP, 소스 패드 SP, 드레인 패드 DP 모두 구비하지 않아도 되며, 패드는 배치되어 있지 않지만 단자는 존재하는 경우를 포함한다. 예를 들면, 2개의 FET를 집적화한 2단 증폭기 MMIC에서는, 전단 FET의 드레인과 후단 FET의 게이트에는 패드는 존재하지 않지만 단자는 존재하는 경우이다.
각 배선(112, 113, 114)은 금속 배선뿐 아니라, N+층에 의한 저항 등도 포함한다. 또한 동작 영역(108) 내의 각 전극에 대응하는 각 본딩 패드 SP, DP, GP는 동일한 배선에 의해서만 접속하고 있다고는 할 수 없으며, 배선 도중에 저항이나 용량, 인덕터 등이 삽입되어 있는 경우도 포함한다. 즉 DC, AC, 고주파, 어떠한 전기적 신호가 각 동작 영역 내(108)의 전극과 상당하는 각 본딩 패드의 사이를 전하는 모든 경우를 포함한다.
여기서는 일례로서, 게이트 전극(105), 소스 전극(106) 및 드레인 전극(107)은 각각 금속 배선(112, 113, 114)에 의해 연장되어 게이트 패드 GP, 소스 패드 SP, 드레인 패드 DP와 접속한다.
MESFET에서는, 게이트 쇼트키 접합의 용량이 작고, 게이트 단자 G-소스 단자 S 사이 또는 게이트 단자 G-드레인 단자 D 사이에, 게이트 단자 G측을 마이너스로 하여 서지 전압을 인가하는 경우가 가장 정전 파괴에 약하다. 이 경우, 동작 영역(108)과 동작 영역(108) 표면에 형성된 게이트 전극(105)과의 계면에 형성되는 쇼트키 배리어 다이오드(115)에 대하여 역바이어스에 정전기가 인가되는 상태로 된다.
도 1(B), 도 1(C)와 같이, GaAsMESFET(100)에서 정전 파괴 전압을 생각할 때에는 게이트 쇼트키 접합은 역바이어스 상태이다. 즉, 그 때의 등가 회로는 게이트 단자 G-소스 단자 S 사이 및 게이트 단자 G-드레인 단자 D 사이에, 쇼트키 배리어 다이오드(115)가 접속된 회로로 된다.
정전 파괴로부터의 보호는 약한 접합인 게이트 전극(105)의 쇼트키 접합에 걸리는 정전 에너지를 경감시키면 된다. 따라서, 본 실시 형태에서는, MESFET(100)의 2 단자 사이에 병렬로 상기의 보호 소자(200)를 접속하고, 대응하는 2 단자 사이로부터 인가되는 정전 에너지에 대하여, 그것을 일부 방전하기 위한 바이패스로 되는 경로를 형성하는 것에 의해, 정전 파괴로부터 약한 접합을 보호하기 로 하였다.
본 실시 형태에서는, 도 1(A), 도 1(C)와 같이, 소스 단자 S-게이트 단자 G의 2 단자 사이로 되는 소스 패드 SP-게이트 패드 GP 사이와, 드레인 단자 D-게이트 단자 G의 2 단자 사이로 되는 드레인 패드 DP-게이트 패드 GP 사이에, 보호 소자(200)를 각각 병렬로 접속한다. 이에 의해, 2 단자가 접속되는 본딩 패드로부터 인가된 정전 에너지를 각 배선(120)을 사용하여, 보호 소자(200) 내부에서 일부 방전시킬 수 있다. 즉, 정전 파괴 강도가 가장 약한 FET 동작 영역(108) 위의 게이트 쇼트키 접합에 이르는 정전 에너지를 감소시켜, FET(100)를 정전 파괴로부터 보호할 수 있다. 여기서는, 게이트 단자 G-드레인 단자 D 사이, 및 게이트 단자 G-소스 단자 S 사이의 양방에 보호 소자(200)를 접속하여 방전시키지만, 어느 한쪽만이라도 무방하다.
여기서 보호 소자(200)에 대하여 도 2를 이용하여 설명한다.
도 2는 보호 소자를 도시하는 개요도이다.
본 명세서에서의 보호 소자(200)란, 도 2와 같이 근접하는 제1 고농도 불순물 영역(201)과 제2 고농도 불순물 영역(202)의 2 단자 사이에 절연 영역(203)을 배치한 소자이다. 제1 및 제2 고농도 불순물 영역(201, 202)은 기판(201)에 이온 주입 및 확산에 의해 형성된다. 본 명세서에서는, 이후 이들 고농도 불순물 영역을 제1 N+형 영역(201), 제2 N+형 영역(202)으로서 설명하지만, 이들은 동일한 도전형의 불순물뿐 아니라, 서로 다른 도전형의 불순물이라도 된다. 제1 및 제2 N+형 영역(201, 202)은 정전 에너지를 통과시킬 수 있는 거리, 예를 들면 4㎛ 정도 이격되어 형성되고, 그 불순물 농도는 모두 1×1017㎝-3 이상이다. 또한, 제1 및 제2 N +형 영역(201, 202) 사이에는 절연 영역(203)이 접촉되어 배치된다. 여기서, 절연 영역(203)이란, 전기적으로 완전한 절연이 아니며, 반절연성 기판의 일부(203a), 또는 기판(201)에 불순물을 이온 주입하여 절연화한 절연화 영역(203b)이다. 또한, 절연 영역(203)의 불순물 농도는 1×1014㎝-3 이하 정도, 저항율은 1×103 Ω㎝ 이상이 바람직하다.
절연 영역(203)의 양단에 접촉하여 고농도 불순물 영역(201, 202)을 배치하고, 2개의 고농도 불순물 영역(201, 202)의 이격 거리를 4㎛ 정도로 하면, 2개의 고농도 불순물 영역(201, 202)이 각각 접속하는 피보호 소자의 2 단자 사이를 향하여 외부로부터 인가되는 정전 에너지를, 절연 영역(203)을 개재하여 방전할 수 있다.
이 2개의 N+형 영역의 이격 거리 4㎛는 정전 에너지를 통과시키기에 적당한 거리로서, 10㎛ 이상 이격하면 보호 소자 사이에서의 방전이 확실하지 않다. N+형 영역의 불순물 농도 및 절연 영역의 저항값도 마찬가지다.
통상의 FET 동작에서는 정전기와 같이 높은 전압이 인가되지 않기 때문에, 4㎛의 절연 영역을 신호가 통과하지는 못한다. 또한 마이크로파와 같은 고주파라도 마찬가지로 4㎛의 절연 영역을 신호가 통과하지는 못한다. 따라서 통상의 동작에 서는, 보호 소자는 특성에 아무런 영향을 주지 않기 때문에, 존재하지 않는 것과 마찬가지이다. 그러나, 정전기는 순간적으로 높은 전압이 인가되는 현상으로서, 그 때에는 4㎛의 절연 영역을 정전 에너지가 통과하고, 고농도 불순물 영역 사이에서 방전한다. 또한 절연 영역의 두께가 10㎛ 이상이 되면, 정전기도 저항이 커서 방전하기 어렵게 된다.
이들, 제1 N+형 영역(201) 및 제2 N+형 영역(202)을 피보호 소자(100)의 2개의 단자 사이에 병렬로 접속한다. 제1 및 제2 N+형 영역(201, 202)은 그대로 보호 소자(200)의 단자로 해도 되고, 또한 금속 전극(204)을 형성해도 된다.
도 3 및 도 4에 금속 전극(204)을 형성하는 경우를 도시한다. 이 금속 전극(204)은 피보호 소자인 MESFET(100)의 단자와 접속되는 본딩 패드, 또는 본딩 패드에 접속되는 배선과 접속한다. 도 3은 제1 및 제2 N+형 영역(201, 202)과 쇼트키 접합을 형성하는 금속 전극(204)이고, 도 4는 오믹 접합을 형성하는 금속 전극(204)이다. 여기서는 편의상, 쇼트키 접합의 금속 전극(204s), 오믹 접합의 금속 전극(204o)으로서 설명한다.
도 3(A)는 금속 전극(204s)이 제1 N+형 영역(201) 및/또는 제2 N+형 영역(202) 표면과 쇼트키 접합을 형성하는 것이다. 마스크 정합 정밀도 및 양 N+ 영역(201, 202)의 저항분을 고려하여, 절연 영역(203) 단부로부터 0.1㎛ 내지 5㎛ 이격하여, 제1, 제2 N+형 영역(201, 202) 표면에 형성된다. 5㎛ 이상 이격하면 저항분이 커서 정전기가 통과하기 어렵게 된다. 금속 전극(204s)은 제1, 제2 N+형 영역(201, 202) 위에만 형성되어도 되고, 그 일부가 반절연 기판(101)으로 연장되어 기판 표면과 쇼트키 접합을 형성해도 된다.
또한, 도 3(B), 도 3(C)과 같이, 제1, 제2 N+형 영역(201, 202) 위에 보호용 질화막 등의 절연막(205)을 개재하여 금속 전극(204s)을 형성해도 된다. 이 경우, 금속 전극(204s)은 반절연 기판(101) 위로 연장되고, 기판(101)을 개재하여 제1, 제2 N+형 영역(201, 202)과 접속하게 된다. 또한 도 3(D)과 같이, 양 N+형 영역(201, 202) 위에는 금속층이 형성되지 않고, 그 외측의 반절연 기판(101)과 금속 전극(204s)이 쇼트키 접합을 형성하는 구조이어도 된다.
도 3(B), 도 3(C), 도 3(D)의 경우 모두, 금속 전극(204s)은 제1, 및/또는 제2 N+형 영역(201, 202)과는 직접 접속되지 않는다. 이와 같이 금속 전극(204s)은 제1 및/또는 제2 N+형 영역(201, 202) 단부로부터 0㎛ 내지 5㎛ 정도 외측에서 기판과 쇼트키 접합을 형성하는 구조이어도 된다. 즉, 도 3(B), 도 3(C), 도 3(D)와 같이 제1, 제2 N+형 영역(201, 202)과 금속 전극(204s)은 접할 필요는 없고, 5㎛ 이내이면 반절연 기판을 개재하여 N+형 영역과 금속 전극(204s)은 충분한 접속을 확보할 수 있다.
한편 도 4에는 제1 및/또는 제2 N+형 영역과 오믹 접합을 형성하는 금속 전극(204o)을 도시한다.
금속 전극(204o)은 상기 제1 및/또는 제2 N+형 영역(201, 202)과 오믹 접합을 형성해도 된다. 반절연 기판(101)과 금속 전극(204o)은 오믹 접합을 형성할 수 없으므로, 이 경우에는 인접하는 기판(101) 위에 금속 전극(204o)이 연장되지는 않는다. 금속 전극(204o)은 피보호 소자의 본딩 패드(또는 본딩 패드에 접속되는 배선 : 120)와 접속시키지만, 오믹 접합의 경우에는, 도 4와 같이 다른 금속층(206)을 개재하여 금속 전극(204o)과 패드(또는 배선 : 120)와 접속시킨다.
오믹 접합은 쇼트키 접합보다 저항분이 더 작아, 정전기를 통과시키기 쉽다. 그런 의미에서는 오믹 접합이 쇼트키 접합보다 정전 파괴로부터의 보호 효과는 더 크다.
그러나 오믹 접합은 오믹 전극 금속(204o)이 깊게 기판 내부까지 확산되는 경우가 많으므로, 고농도층의 깊이 이상으로 오믹 전극 금속(204o)이 달하면, 기판의 반절연 영역과 오믹 전극 금속(204o)이 접촉하게 되어, 이 때에는 반대로 보호 소자(200) 자신이 정전 파괴되기 쉬워진다.
예를 들면 제1 N+ 영역(201), 제2 N+ 영역(202) 모두 오믹 접합에 의한 금속이 형성되고, 오믹 접합끼리의 거리가 10㎛로서, 오믹 전극 금속(204o)이 N+ 영역(201, 202)의 깊이 이상으로 기판의 반절연 영역까지 확산되었다고 하면, N+ 영 역의 깊이보다 깊은 부분에서는 오믹 접합-절연 영역-오믹 접합의 구조가 되며, 이 구조는 정전 에너지에 약한 것을 알 수 있기 때문에, 이 때 보호 소자 자신이 정전 파괴될 우려가 발생한다.
따라서 오믹 전극 금속(204o)이 이들 2개의 N+ 영역의 깊이 이상으로 기판의 반절연 영역까지 확산되는 경우에는 쇼트키 접합이어야하며, 오믹 전극 금속(204o)이 N+ 영역의 깊이에까지 달하지 않는 경우에는 오믹 접합이 보호 효과가 더 크다.
또한, 도 4(B)와 같이, 보호 소자(200)의 2 단자가 모두 동일한 금속 전극 구조일 필요는 없으며, 제1 및 제2 N+형 영역이 각각 단독으로 도 3 및 도 4에 도시하는 구조를 가져도 된다. 또한 한쪽의 단자는 금속 전극(204)을 갖고, 다른 쪽의 단자는 금속 전극(204)을 형성하지 않아도 되지만, 저항분을 작게 하기 위해 가능한 한 형성하는 편이 나으며, 그 만큼 보호 효과가 증가한다.
또한, 이들 금속 전극(204)은 본딩 패드의 일부 또는 본딩 패드에 접속되는 배선의 일부이어도 되며, 후술하겠지만 이들을 이용함으로써, 보호 소자(200)를 접속하는 것에 의한 칩 면적의 증대를 방지할 수 있다.
다시 도 1를 참조하면, 상기의 보호 소자(200)를 MESFET(100)의 약한 접합 사이에 병렬로 접속하는 일례를 도시한다.
도 1(A)의 보호 소자의 B-B 선 단면도는, 도 3(A)과 마찬가지이다. 이와 같이, 본 명세서에서 보호 소자(200)의 접속이란, 피보호 소자(100)가 형성되는 반절 연성 기판(101) 표면에 4㎛의 이격 거리를 두고 제1 N+형 영역(201), 및 제2 N+형 영역(202)을 주입 및 확산에 의해 형성하고, 제1 N+형 영역(201)을 FET의 1개의 단자와 접속하고, 제2 N+형 영역(202)을 FET의 다른 단자와 접속하는 것을 의미하며, 피보호 소자인 MESFET(100)와 보호 소자(200)는 동일 칩에 집적화된다. 또한, 기판 표면이 반절연성이 아닌 경우에는, 불순물 이온 주입에 의한 절연화 영역(203b)이 양 N+형 영역(201, 202) 사이에 형성된다.
또한, 본 명세서에서는 설명의 편의상, FET의 1개의 단자인 게이트 단자 G에 접속하는 보호 소자(200)의 단자를 제1 N+형 영역(201)으로 하고, 다른 단자로 되는 소스 단자 S 및 드레인 단자 D에 접속하는 보호 소자(200)의 단자를 제2 N+형 영역(202)으로서 설명한다. 즉, 도 1에서는 FET(100)에 접속하는 보호 소자(200)가 2개 있으며, 각각의 제1 N+형 영역(201)은 금속 전극(204)을 개재하여 게이트 패드 GP에 접속하고, 제2 N+형 영역(202)은 금속 전극(204)을 개재하여 드레인 패드 DP 및 소스 패드 SP에 접속한다. 금속 전극(204)과 제1 및 제2 N+형 영역(201, 202)은 쇼트키 접합을 형성하고, 금속 전극(204)의 일부는 반절연 기판(101)에 연장되어 기판 표면과 쇼트키 접합을 형성한다. 또한 금속 전극(204)의 구조는, 일례로서 도 3 및 도 4 중 어느 하나이어도 된다.
즉, 이 보호 소자(200)는 각 패드에 접속되는 배선(120)을 개재하여 하나의 단자로 되는 제1 N+형 영역(201)을 게이트 패드 GP에, 다른 1개의 단자로 되는 제2 N+형 영역(202)을 소스 패드 SP 및 드레인 패드 DP에 접속하고 있으며, FET의 접합인 게이트 단자 G-소스 단자 S 사이 및 게이트 단자 G-드레인 단자 D 사이에 병렬로 접속되어 있다.
이에 의해, 게이트 단자 G-소스 단자 S 사이 및 게이트 단자 G-드레인 단자 D 사이에 인가된 정전 에너지를, 보호 소자(200)에 의해 일부 방전시킬 수 있다. 즉, 정전 파괴 강도가 가장 약한 FET 동작 영역 위의 게이트 쇼트키 접합에 이르는 정전 에너지를 크게 감쇠시켜, FET를 정전 파괴로부터 보호할 수 있다. 방전시키는 것은 게이트 단자 G-소스 단자 S 사이, 및 게이트 단자 G-드레인 단자 D 사이이다. 또한 어느 한쪽이어도 무방하다. 즉, 이 구조에 의해, 보호 소자를 이용하지 않는 종래 구조와 비교하여, FET의 정전 파괴 전압을 대폭으로 향상시킬 수 있다.
종래에서는, 게이트 단자 G-소스 단자 S 사이 및 게이트 단자 G-드레인 단자 D 사이에 인가된 정전 에너지는 동작 영역(108)에 100% 전해지고 있었지만, 본 발명에 따르면 각 배선 또는 본딩 패드를 이용하여, 정전 에너지를 일부 보호 소자(200)에 바이패스시켜, 보호 소자(200) 내부에서 방전시킬 수 있다. 이에 의해, 동작 영역(108)으로 전해지는 정전 에너지를 동작 영역(108)의 게이트 전극-소스 전극 사이 및 게이트 전극-드레인 전극 사이의 정전 파괴 전압을 초과하지 않을 정도로 감쇠시킬 수 있다.
도 5에는 보호 소자의 1개의 단자의 금속 전극에 본딩 패드를 이용한 예를 도시한다. 도 5(A)는 평면도이고, 도 5(B)는 C-C선 단면도이다.
도 1에서는, 소스 패드 SP 및 드레인 패드 DP로부터 배선(120)을 인출하고, 그 배선(120)에 보호 소자(200)를 접속한 예를 도시하였다. 도 5에서는 소스 패드 SP 및 드레인 패드 DP 주변에 각 본딩 패드 최하층의 쇼트키 금속층(210)과 쇼트키 접합을 형성하는 제2 N+형 영역(202)을 형성하여, 소스 패드 SP, 드레인 패드 DP의 일부를 제2 N+형 영역(202)에 접속하는 금속 전극(204)으로서 이용하는 구조이다.
제1 N+형 영역(201)은 제2 N+형 영역(202)과 근접하도록 배치되어, 게이트 패드 GP에 접속되는 배선(120)과 접속시킨다. 이와 같이, FET의 다른 단자와 접속하는 소스 패드 SP, 드레인 패드 DP에 직접 제2 N+형 영역(202)을 접속하고, 각 패드에 근접하여 보호 소자(200)를 배치하면, 소스, 드레인 패드 SP, DP로부터 직접 보호 소자(200)로 정전 에너지를 방전할 수 있기 때문에 정전 파괴 전압을 향상시키는 효과가 크고, 또한 패드 주변의 스페이스를 유효하게 이용할 수 있기 때문에, 보호 소자(200)를 추가하는 것에 의한 칩 면적의 증대를 방지할 수 있다.
또한 도시는 하지 않았지만, 게이트 패드 GP에 직접 제1 N+ 영역(201)을 접속하고, 또한 제2 N+형 영역(202)은 제1 N+형 영역(201)과 근접하도록 배치하고, 또한 소스 패드 SP, 드레인 패드 DP에 접속되는 배선(120)과 접속시키면, 게이트 패 드로부터 직접 보호 소자(200)로 정전 에너지를 방전할 수 있고, 마찬가지로 정전 파괴 전압을 향상시키는 효과가 커서, 보호 소자(200)의 추가에 의한 칩 면적의 증대도 방지할 수 있다.
도 6은 신호 경로 도중에 보호 소자(200)를 접속한 것이다. 상술한 바와 같이 게이트 전극(105)의 쇼트키 접합이 가장 정전 파괴에 약하며, 실제로 파괴되는 것은 동작 영역(108)의 게이트 전극(105) 부분이 가장 많다. 따라서, 도 6과 같이 게이트 패드 GP로부터 동작 영역(108)의 게이트 전극(105)에 이르는 신호 경로 도중에 보호 소자(200)를 접속함으로써, 가장 효과적으로 정전 파괴로부터 보호할 수 있다.
이 경우, 제1 N+형 영역(201)은 게이트 패드 GP로부터 동작 영역(108)에 이르는 게이트 배선(112)의 일부에 접속된다. 제2 N+형 영역(202)은 소스 패드 SP 및 드레인 패드 DP 또는 각 패드에 접속되는 배선(120)과 접속된다. 예를 들면 도 6의 게이트-소스 사이에서는, 제2 N+형 영역(202)을 제1 N+형 영역(201)과 근접하여 배치하기 때문에, 제2 N+형 영역(202)의 부분까지 소스 패드 SP로부터 배선(120)이 연장된다.
예를 들면, 게이트 배선(112)을 소스 패드 SP 또는 드레인 패드 DP에 근접하도록 배치하여 동작 영역(108)에 접속하면, 신호 경로 도중에 더구나 FET의 패드에 근접하여 보호 소자(200)를 접속할 수 있으므로, 정전 에너지로부터의 보호에 더 효과적이다.
여기서, 도 7을 이용하여 FET(100)와 동일 기판에 집적화되는 보호 소자(200)의 종류에 대하여 설명한다. 상술한 FET(100)의 동작 영역(108)은 이하의 구조의 무엇이든 무방하다. 도 7(A) 내지 도 7(D)의 각 도면에서, 좌측 도면이 FET의 동작 영역(108)이고, 우측 도면이 동일 기판에 집적화되는 보호 소자(200)이다.
우선 도 7(A)와 같이, 반절연성 기판(101)에 이온 주입에 의해 예를 들면 N형의 동작층(102)을 형성하고, 그 양단에 N+형의 소스 영역(103) 및 드레인 영역(104)을 형성하여 동작 영역(108)으로 한다. 또한 소스 영역(103), 드레인 영역(104) 위에 오믹 전극으로서 소스 전극(106), 드레인 전극(107)을 형성하고, N형의 동작층(102)에 쇼트키 접합하는 게이트 전극(105)을 형성한 MESFET이다. 이 경우 보호 소자(200)의 2 단자(201, 202)는 동작 영역(108)의 소스 영역(103) 및 드레인 영역(104)과 동시에 형성하면 공정을 간소화할 수 있기 때문에 바람직하며, 반절연성 기판(101) 위에 4㎛ 이격하여 배치한다. 보호 소자는 제1 N+형 영역(201)의 반절연 영역(203a)-제2 N+형 영역(202)의 구조이다. 이 경우의 보호 소자(200)는 게이트 쇼트키 접합을 정전 파괴로부터 보호한다.
도 7(B)의 FET는 반절연성 기판(101)에 이온 주입에 의해 예를 들면 N형의 동작층(102)을 형성하고, 그 양단에 N+형의 소스 영역(103) 및 드레인 영역(104)을 형성하여 동작 영역(108)으로 한다. 소스 영역(103), 드레인 영역(104) 위에 오믹 전극으로서 소스 전극(106), 드레인 전극(107)을 형성하고, N형의 동작층(102) 내에 형성한 P+형의 게이트 영역(109)에 오믹 접합하는 게이트 전극(105)을 형성한 접합형 FET이다. 이 경우, 보호 소자(200)의 2 단자(201, 202)는 동작 영역(108)의 소스 영역(103) 및 드레인 영역(104)과 동시에 형성하면 공정을 간소화할 수 있기 때문에 바람직하며, 반절연성 기판(101) 위에 4㎛ 이격하여 배치한다. 보호 소자(200)는 제1 N+형 영역(201)-반절연 영역(203a)-제2 N+형 영역(202)의 구조이다. 이 경우, 보호 소자는 게이트 PN 접합을 정전 파괴로부터 보호한다.
도 7(C)의 FET의 동작층(102)은 반절연성 기판(101) 위에 예를 들면 N형 에피택셜층을 적층한 동작층(102)으로서, 그 양측에 N+형 불순물을 주입하여 소스 영역(103) 및 드레인 영역(104)을 형성한다. 소스 영역(103), 드레인 영역(104) 위에 오믹 전극으로서 소스 전극(106), 드레인 전극(107)을 형성하고, N형의 동작층(102)에 쇼트키 접합하는 게이트 전극(105)을 형성한 MESFET이다. 인접하는 다른 소자와는 불순물 주입에 의한 절연화층(125)에 의해 분리한다. 이 경우, 동일 칩에 집적화되는 보호 소자(200) 표면도 N형 에피택셜층이므로, 제1 및 제2 N+형 영역의 사이에는 불순물 주입층에 의한 절연화 영역(203b)으로 한다. 양 단자의 외측도 절연을 위해 마찬가지로 불순물 주입에 의한 절연화층(125)에 의해 분리한다. 보호 소자의 절연화 영역(203b)과 소자 분리의 절연화층(125)은 동일 공정에 의해 형성하면 된다. 또한, 제1 및 제2 N+형 영역(201, 202)은 동작 영역(108)의 소스 및 드레인 영역과 동시에 형성하면 된다. 보호 소자는 제1 N+형 영역(201)-절연 영역(203b)-제2 N+형 영역(202)의 구조이다. 이 경우, 보호 소자는 게이트 쇼트키 접합을 정전 파괴로부터 보호한다.
도시는 하지 않았지만, 상기 N형 에피택셜의 동작층 내에 P+형의 게이트 영역을 형성하고, 거기에 오믹 접합하는 게이트 전극을 형성한 접합형 FET도, 도 7(B)와 같이 생각되어진다. 이 경우, 보호 소자는 게이트 PN 접합을 정전 파괴로부터 보호한다.
또한 도 7(D)와 같이 MESFET, 접합형 FET에 한하지 않고, HEMT(High Electron Mobility Transistor)라도 된다.
즉, 반절연성 기판(101)에 N++AlGaAs 층(101a), 비도핑 InGaAs층(101b), N++ AlGaAs 층(101c)을 순차적으로 적층한 구조이다. 복수의 층으로 이루어지는 동작층(102)의 양단에 형성된 N+형의 이온 주입에 의한 소스 영역(103) 및 드레인 영역(104) 위에 오믹 전극으로서 소스 전극(106), 드레인 전극(107)을 형성하고, 동작층 표면에 쇼트키 접합하는 게이트 전극(105)을 형성한다. 인접하는 다른 소자와는 불순물 주입에 의한 절연화층(125)에 의해 절연된다. 또한, 도 7(D)의 우측 도면과 같이, 동일 칩에 집적화되는 보호 소자(200) 표면도 마찬가지의 기판 구 조이므로, 보호 소자는 소스 영역(103) 및 드레인 영역(104)과 동시에 형성한 제1 및 제2 N+형 영역의 사이에 절연화 영역(203b)을 형성한 구조이다. 또한 양 단자의 외측도 절연을 위해 마찬가지로 불순물 주입에 의한 절연화층(125)에 의해 분리한다. 보호 소자의 절연화 영역(203b)과 소자 분리의 절연 영역(125)은 동일 공정에 의해 형성하면 된다. 또한, 제1 및 제2 N+형 영역은 동작 영역(108)의 소스 및 드레인 영역과 동시에 형성하면 된다. 이 경우, 보호 소자는 게이트 쇼트키 접합을 정전 파괴로부터 보호한다.
여기서, FET에서는 게이트 쇼트키 접합, 및 게이트 PN 접합이 가장 정전 파괴에 약하기 때문에, 게이트 단자 G-소스 단자 S 사이, 게이트 단자 G-드레인 단자 D 사이에 보호 소자를 접속하는 일례를 도시했지만, 소스 단자 S-드레인 단자 D 사이에 보호 소자를 병렬로 접속해도 된다.
도 8에는 그 개념도를 도시한다. 접속 예는 일례이다. 예를 들면 이 경우, 소스 패드 SP에 접속하는 보호 소자의 단자를 제2 N+형 영역(202)으로 하고, 드레인 패드 DP에 접속하는 보호 소자(200)의 단자를 제1 N+형 영역(201)으로 한다. 제2 N+형 영역은 패드 주변에 형성되고, 소스 패드 SP를 금속 전극(204)으로서 이용하고 있다.
이 등가 회로도는 도 8(B)이다. 이 경우, 게이트 단자 G-소스 단자 S 사이의 쇼트키 배리어 다이오드와 게이트 단자 G-드레인 단자 D 사이의 쇼트키 배리어 다이오드가 직렬로 접속된 것을 보호하고 있다. 이것은, 예를 들면 스위치 회로 장치와 같이 소스 전극과 드레인 전극이 양쪽 모두 입출력 단자로서 신호의 출입구로 되어 있는 경우 등에 이 보호 소자의 접속은 효과가 있다.
일반적으로 GaAsMESFET는 위성 방송, 휴대 전화, 무선 브로드밴드용 등, ㎓대 이상의 마이크로파 용도에 이용된다. 따라서 양호한 마이크로파 특성을 확보하기 위해, 게이트 길이도 서브 미크론 정도로 되어 있고, 게이트 쇼트키 접합 용량이 매우 작게 설계되어 있다. 그 때문에 정전 파괴에 매우 약하여, GaAsMESFET를 집적화한 MMIC를 포함하고, 그 취급에 세심한 주의가 필요하였다. 또한, 음향, 영상, 전원용 등 주파수가 낮은 일반 민간용 반도체에 있어서, 정전 파괴 전압을 높이기 위해 널리 채용되고 있는 보호 다이오드는 PN 접합을 갖기 때문에, 그 사용에 의해 기생 용량이 최소한 수백 fF 이상으로 크게 증가하기 때문에, GaAsMESFET의 마이크로파 특성을 크게 열화시켜, 사용할 수 없었다.
그러나 본 발명의 정전 파괴 보호 소자(200)는 PN 접합이 없으며, 용량은 커도 수십 fF 이하로 되기 때문에, GaAsMESFET의 마이크로파 특성을 전혀 열화시키지 않고, 정전 파괴 전압을 크게 향상시킬 수 있는 것이다.
이어서, 도 9 및 도 10을 참조하여, 본 발명의 제2 실시 형태에 대하여 설명한다.
제2 실시 형태는 상기한 보호 소자(200)를 접속한 FET를 이용한 스위치 회로 장치의 일례이다.
도 9는 피보호 소자로 되는 화합물 반도체 스위치 회로 장치(100)를 도시하 는 회로도이다. 제1 FET1과 제2 FET2의 소스 전극(혹은 드레인 전극)이 공통으로 입력 단자 IN에 접속되고, FET1 및 FET2의 게이트 전극이 각각 저항 R1, R2를 개재하여 제2와 제1 제어 단자 Ctl-1, Ctl-2에 접속되고, 그리고 FET1 및 FET2의 드레인 전극(혹은 소스 전극)이 제1과 제2 출력 단자 OUT1, OUT2에 접속된 것이다. 제1과 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 제어 신호는 상보 신호로서, H 레벨의 신호가 인가된 측의 FET가 ON 상태로 되어, 공통 입력 단자 IN에 인가된 입력 신호를 어느 한쪽의 출력 단자로 전달하도록 되어 있다. 저항 R1, R2는 교류 접지로 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 개재하여 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
도 9에 도시하는 회로는, 도 13에 도시하는 GaAs FET를 이용한 SPDT(Single Pole Double Throw)라고 하는 화합물 반도체 스위치 회로 장치의 2개의 FET의 게이트-소스 단자 및 게이트-드레인 단자 사이에 병렬로 보호 소자(200)를 접속한 것이다. 제어 단자 Ctl-1은 FET1의 게이트 전극에 접속하고, 제어 단자 Ctl-2는 FET2의 게이트 전극에 접속하고 있으며, Ctl-1과 IN 사이, 및 Ctl-2와 IN 사이, Ctl-1과 OUT1 사이 및 Ctl-2와 OUT2 사이에, 각각 보호 소자(200)가 접속되어 있다.
도 10은, 도 9에 도시하는 스위치 회로 장치를 1 칩에 집적화한 평면도를 도시한다.
GaAs 기판(101)에 스위치를 행하는 FET1 및 FET2를 중앙부에 배치하고, 각 FET의 게이트 전극(317)에 저항 R1, R2가 접속되어 있다. 또한 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 대응하는 패드 INPad, OUT1Pad, OUT2Pad, Ctl-1Pad, Ctl-2Pad가 기판 주변에서 FET1 및 FET2의 주위에 각각 형성되어 있다. 또, 점선으로 나타낸 제2층째의 배선은 각 FET의 게이트 전극(317) 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au : 320)이고, 실선으로 도시한 제3층째의 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au : 330)이다. 제1층째의 기판에 오믹으로 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 드레인 전극 및 각 저항 양 단의 인출 전극을 형성하는 것이며, 도 10에서는 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
도 10에 도시한 FET1는 일점쇄선으로 둘러싸인 동작 영역(312)에 형성된다. 하측으로부터 신장하는 빗살 형상의 3개의 제3층째의 패드 금속층(330)이 출력 단자 OUT1에 접속되는 소스 전극(313)(혹은 드레인 전극)이고, 이 아래에 제1층째 오믹 금속층으로 형성되는 소스 전극(혹은 드레인 전극)이 있다. 또한 상측으로부터 신장하는 빗살 형상의 3개의 제3층째의 패드 금속층(330)이 공통 입력 단자 IN에 접속되는 드레인 전극(315)(혹은 소스 전극)이고, 이 아래에 제1층째의 오믹 금속층으로 형성되는 드레인 전극(혹은 소스 전극)이 있다. 이 양 전극은 빗살를 맞물리게 한 형상으로 배치되고, 그 사이에 제2층째의 게이트 금속층(320)으로 형성되는 게이트 전극(317)이 동작 영역(312) 위에 5개의 빗살 형상으로 배치되어 있다. 또, 상측으로부터 신장하는 한복판의 빗살의 드레인 전극(315)(혹은 소스 전극)은 FET1과 FET2 모두 공용되어 있어, 더욱 소형화에 기여하고 있다. 여기서, 게이트 폭이 600㎛의 의미는 각 FET의 빗살 형상의 게이트 전극(317)의 게이트 폭의 총 합 이 각각 600㎛인 것을 의미하고 있다.
FET1의 게이트 전극과 제어 단자 Ctl-1은 저항 R1로 접속되고, FET2의 게이트 전극과 제어 단자 Ctl-2는 저항 R2로 접속되어 있다. 저항 R1 및 저항 R2는 기판에 형성된 N+형 불순물 확산 영역이다.
상술한 바와 같이 FET에서 가장 정전 파괴 전압이 낮은 것은 게이트 단자 G와 동작층(102)과의 쇼트키 접합 부분이다. 즉, 게이트-드레인 단자 사이, 또는 게이트-소스 단자 사이에 인가된 정전 에너지가 게이트 쇼트키 접합에 도달했을 때, 도달한 정전 에너지가 게이트 전극과 소스 전극 사이, 또는 게이트 전극과 드레인 전극 사이의 정전 파괴 전압을 상회하는 경우, 게이트 쇼트키 접합이 파괴에 이른다.
여기서, FET1측과 FET2측은 대칭이고, 완전히 동일하므로, FET1측을 예로 들어 설명한다. 도 14에 도시하는 종래의 스위치 회로 장치에서는, 공통 입력 단자 IN-제어 단자 Ctl-1 사이의 정전 파괴 전압이 140V로 가장 낮다. 즉, 공통 입력 단자 IN-제어 단자 Ctl-1 사이에 인가된 정전 에너지가 FET1의 게이트 전극(317)-드레인 전극(315) 사이, 또는 게이트 전극(317)-소스 전극(313) 사이에 도달하기 전에 그 도달 과정에서 정전 에너지를 감쇠시키면 된다.
정전 에너지를 감쇠시키는 하나의 방법으로서, R1의 저항값을 크게 하는 방법을 생각할 수 있지만, R1을 너무 크게 하면, 스위치 회로 장치의 스위칭 시간이 너무 커진다. 따라서, 본 실시 형태에서는 보호 소자(200)를 이용하여 정전 에너 지를 감쇠시키기로 하였다.
여기서, 상술한 바와 같이 저항 R1은 N+형 불순물 영역으로 형성되어 있다. 또한, 각 패드의 주변에는 각 패드로부터 고주파 신호가 누설되지 않도록, 아이솔레이션 대책으로서, 제3 고농도 불순물 영역인 패드 주변 N+ 영역(350)이 배치되어 있다. 각 패드의 가장 아래의 게이트 금속층(320)은 도 10(B)의 단면도와 같이 GaAs 반절연성 기판과 쇼트키 접합을 형성하고 있으며, 그 주변 N+ 영역(350)과 각 패드는 쇼트키 접합을 형성하고 있다.
즉, 저항 R1을 공통 입력 단자 패드 INPad에 근접하여 배치하는 것에 의해, 저항 R1을 구성하는 N+형 영역과 근접하는 패드 주변 N+형 영역(350)의 이격 거리는 4㎛로 되어, 반절연성 기판(101)을 사이에 두고 보호 소자(200)로 된다. 저항 R1의 일부가 제1 N+형 영역(201)이고, 공통 입력 단자 패드 INPad 주변의 N+ 영역(350)의 일부가 제2 N+형 영역(202)이다. 즉, 공통 입력 단자 IN-제어 단자 Ctl-1 사이, 즉 FET1의 소스-게이트 단자 사이(또는 드레인-게이트 단자 사이)에 병렬로 보호 소자(200)를 접속하게 된다.
또한, 공통 입력 단자 패드 INPad에 근접하고, 또한 신호가 인가되는 제어 단자 패드로부터 동작 영역에 이르는 경로 도중에 접속할 수 있다. 이에 의해, 스위치 회로 장치에 인가된 정전 에너지를 동작 영역 도달 전에 감쇠시킬 수 있다.
여기서, 보호 소자(200)가 패드를 따라 근접하고 있는 거리는 긴 쪽이 더 많은 정전 에너지를 감쇠시킬 수 있기 때문에, 10㎛ 이상이 바람직하다. 도 10에서는 보호 소자(200)는 공통 입력 단자 패드 INPad1 변을 따라 배치한 도면을 도시했지만, 예를 들면 저항 R1의 배치를 바꾸어, 공통 입력 단자 패드 INPad의 2변을 따라 L자 형상으로 배치하면, 패드와 근접하여 배치하는 보호 소자(200)의 길이를 확보할 수 있으므로 정전 에너지의 감쇠에 더 효과적이다.
후술하겠지만, 상기한 바와 같이 스위치 회로 장치의 공통 입력 단자 IN-제어 단자 Ctl-1 사이 및 공통 입력 단자 IN-제어 단자 Ctl-2 사이에 병렬로 보호 소자(200)를 접속하는 것에 의해, 이들 단자 사이의 정전 파괴 전압을 700V까지 향상시킬 수 있다.
제1 실시 형태와 같이 게이트 전극-게이트 패드 사이에 저항이 없는 경우에는, 게이트 길이 0.5㎛, 게이트 폭 600㎛의 FET이면, 게이트-소스 사이나 게이트-드레인 사이의 정전 파괴 전압을 측정하면 50V정도 이하이다. 즉 FET의 동작 영역 위의 게이트 쇼트키 접합 그 자체의 정전 파괴 전압의 실력값은 50V 정도 이하라고 할 수 있다.
제2 실시 형태의 FET도 게이트 길이 0.5㎛, 게이트 폭 600㎛이고, 통상 이 FET의 게이트 쇼트키 접합의 정전 파괴 전압도 50V정도 이하이다. 그러나, 스위치 회로 장치에는 반드시 제2 실시 형태와 같은 게이트 전극-게이트 패드(이 경우 제어 단자 패드) 사이의 저항 R1, R2가 존재한다. 이 저항 R1, R2에서 정전 에너지가 일부 열로 되어 소비되기 때문에, 스위치 회로 장치로서 공통 입력 단자 IN-제 어 단자 Ctl-1 사이(이하 공통 입력 단자 IN-제어 단자 Ctl-2 사이도 동일)의 정전 파괴 전압을 측정하면, 보호 소자(200)를 접속하지 않아도 다소 정전 파괴 전압은 향상되어, 100V 정도 이하로 된다.
게다가 보호 소자(200)를 병렬로 접속하면, 정전 에너지가 바이패스되어 보호 소자(200)에 의해 방전된다. 즉, 보호 소자(200)에 의해 방전되는 정전 에너지만큼 더 추가되어, 공통 입력 단자 IN-제어 단자 Ctl-1 사이에 인가되어도 동작 영역(312)이 정전 파괴되지 않게 되며, 보호 소자(200)에 의해 방전하는 만큼, 정전 파괴 전압의 측정값이 커져 200V 이상으로 된다.
즉, 공통 입력 단자 IN-제어 단자 Ctl-1 사이에 인가되는 정전 에너지를 저항 R1에서 일부 열로서 소비하면서, 또한 보호 소자(200)에서의 방전에 의해 소비하고, 동작 영역(312)에 달하기까지, 동작 영역(312)의 파괴 전압 이하까지 감쇠할 수 있다.
도 11에는 제2 실시 형태인 도 10의 스위치 회로 장치의 정전 파괴 내압을 측정한 결과를 도시한다. 이것에 의하면, 공통 입력 단자 IN-제어 단자 Ctl-1 사이 및 공통 입력 단자 IN-제어 단자 Ctl-2 사이의 정전 파괴 전압이 700V로 되어, 종래의 동일한 단자 사이에서 140V였던 것과 비교하면 대폭으로 향상되어 있다.
이 메카니즘을 FET의 동작 영역(312)의 정전 파괴 전압의 실력값이 예를 들면 50V로서 설명한다.
FET의 동작 영역(312)은 상술한 바와 같이 50V에서 파괴된다. 또한, 종래에는 공통 입력 단자 IN-제어 단자 Ctl-1 사이의 정전 파괴 전압은 도 15에 도시하는 140V이다. 이것은, 보호 소자(200)를 형성하지 않고, 공통 입력 단자 IN-제어 단자 Ctl-1 사이에 인가되는 정전 에너지가 일부 저항 R1에 의해 감쇠하면서 동작 영역(312)에 도달하는 경우의 값이다. 즉 140-50=90V분의 정전 에너지가 게이트 전극(317)-제어 단자 패드 Ctl-lPad 사이의 저항 R1에 의해, 열로서 소비되고, FET의 동작 영역(312)에 50V가 인가되었던 시점에서 FET의 쇼트키 접합이 파괴된다.
제2 실시 형태에서는, 도 11과 같이 공통 입력 단자 IN-제어 단자 Ctl-1 사이에서, 정전 파괴 전압을 측정했을 때 700V에서 파괴된다. FET의 동작 영역(312)의 쇼트키 접합은 50V에서 파괴되어, 게이트 전극(317)-제어 단자 패드 Ctl-1 Pad 사이의 저항 R1에 의해, 열로서 소비되는 정전 에너지는 90V분이고, 이것은 종래 마찬가지이다.
즉, 700-50-90=560V분의 정전 에너지가 보호 소자(200)에 의해 방전되고, 이것도 열로 되어 소비된다. 즉, 제2 실시 형태의 패턴에 의하면, 동작 영역(312)의 쇼트키 접합의 정전 파괴 전압분+저항 R1에서의 감쇠분을 초과한 만큼(560V)을 보호 소자(200)에 의해 방전할 수 있어, 동작 영역(312)에 이르기까지 정전 에너지를 감쇠시킬 수 있으므로, 정전 파괴 전압이 700V까지 향상했다고 할 수 있다.
여기서, 공통 입력 단자 패드 INPad, 제어 단자 Ctl-1 패드, Ctl-2 패드, 출력 단자 OUT1 패드, OUT2 패드 및 양 FET의 동작 영역(312)을 제외한 게이트 전극의 주단부 아래에도 일점 파선으로 도시한 바와 같이 주변 N+형 영역(350)이 형성되어 있다. 주변 N+형 영역(350)은 주단부뿐만 아니라, 각 패드 및 양 FET의 동작 영 역을 제외한 게이트 전극(317) 바로 아래의 전면에 형성되어도 된다. 또한 주변 N+형 영역(350)은 공통 입력 단자 패드 INPad, 제어 단자 Ctl-1 패드, Ctl-2 패드, 출력 단자 OUT1 패드, OUT2 패드 및 양 FET의 동작 영역(312)을 제외한 게이트 전극에 인접하여 이들 주변에 형성되고, 이들 아래에는 형성되지 않아도 된다. 이들 주변 N+형 영역(350)은 소스 및 드레인 영역 형성과 동시에 형성된 것으로, 이들 주변 N+형 영역(350) 및 저항 R1, R2가 상호 인접하는 부분의 이격 거리는 4㎛로 되어 있다.
즉, 이들 주변 N+형 영역(350)과 저항 R1, R2를 보호 소자(200)의 양단자로서, 동일 칩 내에 복수개 접속할 수 있다. 보호 소자(200)의 단자는 금속 전극을 개재하여 본딩 패드와 접속해도 되며, 본딩 패드와 동작 영역(312)을 접속하는 저항 R1, R2 등의 배선 그 자체이어도 된다.
도 10의 예를 들면 FET1측에서는 저항 R1을 공통 입력 단자 패드 INPad의 근방과, 출력 단자 패드 OUT1Pad의 근방을 지나도록 배치하고 있다. 이에 의해, FET1의 게이트-드레인 단자 사이, 게이트-소스 단자 사이의 양쪽에 보호 소자(200)가 접속됨으로써, 스위치 회로 장치의 최저의 정전 파괴 전압을 향상시킬 수 있다.
도 11에 의하면, 제어 단자 Ctl-1-출력 단자 OUT1 사이 및 제어 단자 Ctl-2-출력 단자 OUT2 사이의 정전 파괴 전압은 330V이다. 정전 파괴 전압을 정하는 메카니즘의 상세한 내용은 아직 불명확한 부분이 많으므로, 이 단자 사이에서 정전 파괴 전압이 종래보다 저감되는 이유는 분명하지 않다. 그러나, 중요한 포인트는 피보호 소자 전체의 정전 파괴 전압은, 해당 피보호 소자의 2 단자 사이의 조합 중 가장 낮은 정전 파괴 전압에 지배되기 때문에 최저의 정전 파괴 전압값을 어디까지 상승시킬 수 있는가 하는 점이다.
본 실시 형태에서는, 종래 가장 낮은 정전 파괴 전압이었던 공통 입력 단자 IN-제어 단자 Ctl-1 사이 및 공통 입력 단자 IN-제어 단자 Ctl-2 사이에 보호 소자를 병렬로 접속하는 것에 의해, 정전 파괴 전압을 700V로 향상시킬 수 있다.
또한, 제어 단자 Ctl-1-출력 단자 OUT1 사이 및 제어 단자 Ctl-2-출력 단자 OUT2 사이에도 보호 소자를 접속하는 것에 의해, 종래의 최저 정전 파괴 전압이었던 140V가 330V로 향상되고, 스위치 회로 장치 전체적으로 정전 파괴 전압을 향상시킬 수 있는 효과가 있다.
또한, 도 12에 제3 실시 형태를 도시한다. 도 12는, 도 10의 화합물 반도체 스위치 회로 장치의 리버스 컨트롤 타입의 로직 패턴의 회로 구성으로서, 제어 단자 Ctl-1은 FET2의 게이트 전극에 접속되고, 제어 단자 Ctl-2는 FET1의 게이트 전극에 접속된다.
이 스위치 회로의 로직에서는, 출력 단자 OUT1에 신호를 통과시킬 때에는 출력 단자 OUT1로부터 먼 제어 단자 Ctl-2에 예를 들면 3V, 제어 단자 Ctl-1에 0V를 인가하고, 반대로 출력 단자 OUT2에 신호를 통과시킬 때에는 출력 단자 OUT2로부터 먼 제어 단자 Ctl-1에 3V, Ctl-2에 0V의 바이어스 신호를 인가하고 있다.
이 리버스 컨트롤 타입의 스위치 회로 장치에서는, 입력 단자 IN-제어 단자 Ctl-2 사이에 보호 소자(200)를 접속한다. 이에 의해, 예를 들면 접속 전에 80V로 가장 낮은 정전 파괴 전압이었던 2 단자 사이의 정전 파괴 전압을 270V까지 향상시킬 수 있다.
또한, 도 12와 같이 FET1의 게이트-드레인 단자 사이(Ctl-2-IN 사이), FET1의 게이트-소스간(Ctl-2-OUT1 사이), FET2의 게이트-드레인간(Ctl-1-IN 사이), FET2의 게이트-소스간(Ctl-1-OUT2 사이)에 각각 보호 소자(200)를 접속하면, 종래 80V이었던 스위치 회로 장치의 가장 낮은 정전 파괴 전압을 270V로 향상시킬 수 있다.
이 경우, 공통 입력 단자 패드 INPad는 FET1, FET2의 2개의 FET의 공통 패드로 되어 있고, 각 제어 단자는 각각 먼 위치에 있는 FET와 접속한다. 이로 인해, 일례이지만, 그 접속 수단인 저항 R1, R2는 각각 입력 단자 패드 INPad에 L 자형으로, 4변 모두 근접하여 배치된다. 즉 입력 단자 패드 INPad를 따라 2개의 보호 소자(200)가 각각 L자 형상으로 접속한 구조로 되어 있다.
이와 같이, 복수의 보호 소자(200)가 각각 동일 패드 중 적어도 1 변을 따라 배치되어도 된다.
상술한 실시 형태에 예시하는 접속 예는 일례이다. 패드끼리 근접하는 경우에는, 보호 소자의 양 단자 모두, 패드에 직접 접속하는 N+ 영역으로 하는 것도 가능하다. 즉, 청구 범위의 기재에 의해서만 규정되는 것이다.
[발명의 효과]
이상 상술한 바와 같이, 본 발명에 의하면 이하의 수많은 효과를 얻을 수 있다.
첫째, 정전 파괴되기 쉬운, PN 접합 또는 쇼트키 접합을 포함하는 FET의 특히 약한 접합으로 되는 단자 사이에, 고농도 영역-절연 영역-고농도 영역으로 이루어지는 보호 소자를 병렬 접속하는 것에 의해, 외부로부터 인가되는 정전 에너지를 바이패스시킬 수 있다. 이에 의해 FET의 동작 영역에 이르는 경로 도중에 보호 소자에 의해 정전 에너지가 방전되므로, 보호 소자가 접속된 단자 사이에 대응하는 동작 영역 위의 전극 사이에 이르는 정전 에너지가 감쇠하여, 정전 파괴로부터 FET를 보호할 수 있다.
둘째, 보호 소자는 고농도 영역-절연 영역-고농도 영역으로 이루어지며, PN 접합을 갖지 않기 때문에, 보호 소자 자체의 기생 용량이 발생하지 않는다. 피보호 소자와 동일 기판으로 보호 소자를 만들 수 있으며, 기생 용량의 증가를 거의 수반하지 않아, 따라서 고주파 특성을 열화시키지 않고, 피보호 소자의 정전 파괴를 방지할 수 있다.
셋째, 피보호 소자의 단자와 접속되는 패드에 근접하여 보호 소자를 접속하는 것에 의해, 정전 에너지의 인가 직후에 방전할 수 있으며, 보다 정전 파괴 전압의 향상에 기여할 수 있다.
넷째, 피보호 소자의 단자와 접속되는 본딩 패드로부터 동작 영역으로의 경로 도중에 보호 소자를 접속하는 것에 의해, 가장 효과적으로 동작 영역의 정전 파괴에 약한 접합을 정전 파괴로부터 보호할 수 있다.
다섯째, 스위치 회로 장치에서는 종래 가장 낮은 정전 파괴 전압이었던 공통 입력 단자와 제어 단자 사이에 보호 소자를 병렬로 접속하는 것에 의해, 공통 입력 단자-제어 단자 사이의 정전 파괴 전압을 대폭으로 향상시킬 수 있다.
여섯째, 스위치 회로 장치에서 제어 단자-출력 단자 사이에도 보호 소자를 접속하는 것에 의해, 스위치 회로 장치 전체의 최저 정전 파괴 전압을 향상시킬 수 있는 효과가 있다.
일곱째, 보호 소자는 정전 에너지를 방전하는 면이, 수평면으로 되는 보호 다이오드와 달리, 수직면으로 되기 때문에, 칩 면적의 증대를 거의 초래하지 않고, 이것을 집적화할 수 있는 것이다.

Claims (55)

  1. 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 FET과,
    상기 게이트 전극, 소스 전극 또는 드레인 전극에 접속되는 본딩 패드와,
    상기 본딩 패드와, 상기 게이트 전극, 상기 소스 전극 또는 상기 드레인 전극 중에서 상기 본딩 패드에 접속되지 않는 두 개의 전극 중 하나의 전극 단자와의 사이에 접속되는 트랜지스터에 대한 보호 소자 -상기 보호 소자는 제1 고농도 불순물 영역과, 제2 고농도 불순물 영역과, 상기 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 사이에 배치되고 상기 본딩 패드와 상기 단자 사이에 소정량보다 큰 정전 에너지 인가시 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 사이에 전류를 흘릴 수 있도록 구성되는 절연 영역을 포함함-
    를 포함하고,
    상기 제1 고농도 불순물 영역의 적어도 일부는 상기 본딩 패드 아래에 배치되는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 고농도 불순물 영역은 상기 본딩 패드의 적어도 한 변을 따라 배치되는 반도체 장치.
  3. 제1항에 있어서, 상기 본딩 패드의 주변 영역에 배치되는 주변 고농도 불순물 영역을 더 포함하고, 상기 제1 고농도 불순물 영역은 상기 주변 고농도 불순물 영역의 일부인 반도체 장치.
  4. 제1항에 있어서, 상기 보호 소자가 상기 FET의 동작 영역에서 상기 단자로부터 하나의 전극에 이르는 경로에 놓여지도록 상기 단자를 상기 하나의 전극에 접속하는 반도체 장치.
  5. 제1항에 있어서,
    상기 단자로서 제공되는 추가의 본딩 패드와,
    상기 추가의 본딩 패드에 접속되고, 저항기 고농도 불순물 영역을 포함하는저항기를 더 포함하고,
    상기 제2 고농도 불순물 영역은 상기 저항기 고농도 불순물 영역의 적어도 일부인 반도체 장치.
  6. 제1항에 있어서,
    상기 단자로서 제공되는 추가의 본딩 패드와,
    상기 추가의 본딩 패드에 접속되는 금속 배선
    을 더 포함하고,
    상기 제2 고농도 불순물 영역의 적어도 일부는, 상기 정전 에너지의 인가시 전류가 흐르도록 상기 금속 배선 아래에 배치되거나 또는 상기 금속 배선에 아주 근접하여 놓이는 반도체 장치.
  7. 제1항에 있어서, 금속 전극을 더 포함하고,
    상기 제2 고농도 불순물 영역의 적어도 일부는, 상기 정전 에너지의 인가시 전류를 흘릴 수 있도록 상기 금속 전극 아래에 또는 상기 금속 전극에 아주 근접하게 배치되는 반도체 장치.
  8. 제7항에 있어서, 상기 금속 전극은 기판의 표면과 쇼트키 접합을 형성하고, 상기 금속 전극과 상기 제2 고농도 불순물 영역 간의 거리는 5 ㎛ 미만인 반도체 장치.
  9. 제1항에 있어서, 상기 본딩 패드와, 상기 게이트 전극, 상기 소스 전극 또는 상기 드레인 전극 중에서 상기 본딩 패드에도 상기 단자에도 접속되지 않는 다른 전극 단자와의 사이에 접속되는 트랜지스터에 대한 추가의 보호 소자를 더 포함하고,
    상기 추가의 보호 소자는 제1 추가의 고농도 불순물 영역과, 제2 추가의 고농도 불순물 영역과, 상기 제1 및 제2의 추가의 고농도 불순물 영역 사이에 배치된 추가의 절연 영역을 포함하고, 상기 추가의 보호 소자는 상기 본딩 패드와 상기 다른 단자 사이에 소정량보다 큰 정전 에너지 인가시 제1 및 제2 추가의 고농도 불순물 영역 사이에 전류를 흘릴 수 있도록 구성되고,
    상기 보호 소자는 상기 본딩 패드의 한 변을 따라 배치되고, 상기 추가의 보호 소자는 상기 본딩 패드의 다른 변을 따라 배치되는 반도체 장치.
  10. 제1항에 있어서, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 추가의 FET과,
    상기 본딩 패드와 상기 추가의 FET의 전극들 중 하나의 전극 단자 사이에 접속되는 추가의 보호 소자를 더 포함하고,
    상기 추가의 보호 소자는 제1 추가의 고농도 불순물 영역과, 제2 추가의 고농도 불순물 영역과, 상기 제1 및 제2 추가의 고농도 불순물 영역 사이에 배치된 추가의 절연 영역을 포함하고, 상기 추가의 보호 소자는 상기 본딩 패드와 상기 추가의 FET의 다른 단자 사이에 소정량보다 큰 정전 에너지 인가시 제1 및 제2 추가의 고농도 불순물 영역 사이에 전류를 흘릴 수 있도록 구성되고,
    상기 보호 소자는 상기 본딩 패드의 한 변을 따라 배치되고 상기 추가의 보호 소자는 상기 본딩 패드의 다른 변을 따라 배치되는 반도체 장치.
  11. 제1항에 있어서, 상기 전극들의 다른 단자로서 제공되는 추가의 본딩 패드와,
    상기 단자와 상기 추가의 본딩 패드 사이에 접속되는 트랜지스터에 대한 추가의 보호 소자를 더 포함하고,
    상기 추가의 보호 소자는 제1 추가의 고농도 불순물 영역과, 제2 추가의 고농도 불순물 영역과, 상기 제1 및 제2 추가의 고농도 불순물 영역 사이에 배치된 추가의 절연 영역을 포함하고, 상기 추가의 보호 소자는 상기 단자와 상기 추가의 본딩 패드 사이에 소정량보다 큰 정전 에너지 인가시 제1 및 제2 추가의 고농도 불순물 영역 사이에 전류를 흘릴 수 있도록 구성되고,
    상기 추가의 고농도 불순물 영역의 적어도 일부는, 상기 정전 에너지 인가시 전류를 흘릴 수 있도록 상기 추가의 본딩 패드 아래에 배치되거나 또는 상기 추가의 본딩 패드에 아주 근접하게 배치되는 반도체 장치.
  12. 제11항에 있어서, 상기 보호 소자 및 상기 추가의 보호 소자가 상기 FET의 동작 영역에서 상기 단자로부터 하나의 전극에 이르는 경로에 놓여지도록 상기 단자를 상기 하나의 전극에 접속하는 반도체 장치.
  13. 제1항에 있어서, 상기 반도체 장치의 정전 파괴 전압은 200 V 이상인 반도체 장치.
  14. 제1항에 있어서, 상기 보호 소자의 상기 제1 및 제2 고농도 불순물 영역이 10 ㎛ 이하로 이격되는 반도체 장치.
  15. 제1항에 있어서, 상기 제1 및 제2 고농도 불순물 영역은 동일한 도전형의 불순물 영역인 반도체 장치.
  16. 제1항에 있어서, 상기 제1 및 제2 고농도 불순물 영역은 상기 소스 전극 아래의 소스 영역의 불순물 농도 또는 상기 드레인 전극 아래의 드레인 영역의 불순물 농도와 거의 동일한 반도체 장치.
  17. 제1항에 있어서, 상기 절연 영역은 기판 내에 형성된 불순물 주입된 영역인 반도체 장치.
  18. 제1항에 있어서, 상기 절연 영역은 반절연성 기판의 일부인 반도체 장치.
  19. 제1항에 있어서, 상기 트랜지스터는 MESFET, 접합형 FET, 또는 HEMT인 반도체 장치.
  20. 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 FET과,
    상기 게이트 전극, 상기 소스 전극 또는 상기 드레인 전극에 접속되는 본딩 패드와,
    상기 본딩 패드와, 상기 게이트 전극, 상기 소스 전극 또는 상기 드레인 전극 중에서 상기 본딩 패드에 접속되지 않는 두 개의 전극 중 하나의 전극 단자와의 사이에 접속되는 트랜지스터에 대한 보호 소자 -상기 보호 소자는 제1 고농도 불순물 영역과, 제2 고농도 불순물 영역과, 상기 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 사이에 배치되고, 상기 본딩 패드와 상기 단자에 소정량보다 큰 정전 에너지 인가시 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 사이에 전류를 흘릴 수 있도록 구성되는 절연 영역을 포함함-
    를 포함하고,
    상기 제1 고농도 불순물 영역은 정전 에너지 인가시 전류를 흘릴 수 있도록 쇼트키 접합을 통해 상기 본딩 패드에 접속되는 반도체 장치.
  21. 제20항에 있어서, 상기 제1 고농도 불순물 영역은 상기 본딩 패드의 적어도 한 변을 따라 배치되는 반도체 장치.
  22. 제20항에 있어서, 상기 본딩 패드의 주변 영역에 배치되는 주변 고농도 불순물 영역을 더 포함하고, 상기 제1 고농도 불순물 영역은 상기 주변 고농도 불순물 영역의 일부인 반도체 장치.
  23. 제20항에 있어서, 상기 보호 소자가 상기 FET의 동작 영역에서 상기 단자로부터 하나의 전극에 이르는 경로에 놓여지도록 상기 단자를 상기 하나의 전극에 접속하는 반도체 장치.
  24. 제20항에 있어서, 상기 단자로서 제공되는 추가의 본딩 패드와,
    상기 추가의 본딩 패드에 접속되고 저항기 고농도 불순물 영역을 포함하는 저항기를 더 포함하고,
    상기 제2 고농도 불순물 영역은 상기 저항기 고농도 불순물 영역의 적어도 일부인 반도체 장치.
  25. 제20항에 있어서,
    상기 단자로서 제공되는 추가의 본딩 패드와,
    상기 추가의 본딩 패드에 접속되는 금속 배선
    을 더 포함하고,
    상기 제2 고농도 불순물 영역의 적어도 일부는, 상기 정전 에너지의 인가시 전류를 흘릴 수 있도록 상기 금속 배선 아래에 또는 상기 금속 배선에 아주 근접하게 배치되는 반도체 장치.
  26. 제20항에 있어서, 금속 전극을 더 포함하고,
    상기 제2 고농도 불순물 영역의 적어도 일부는, 상기 정전 에너지의 인가시 전류를 흘릴 수 있도록 상기 금속 전극 아래에 또는 상기 금속 전극에 아주 근접하게 배치되는 반도체 장치.
  27. 제26항에 있어서, 상기 금속 전극은 기판의 표면과 쇼트키 접합을 형성하고, 상기 금속 전극과 상기 제2 고농도 불순물 영역 간의 거리는 5 ㎛ 미만인 반도체 장치.
  28. 제20항에 있어서, 상기 본딩 패드와, 상기 게이트 전극, 상기 소스 전극 또는 상기 드레인 전극 중에서 상기 본딩 패드에도 상기 단자에도 접속되지 않는 다른 전극 단자와의 사이에 접속되는 트랜지스터에 대한 추가의 보호 소자를 더 포함하고,
    상기 추가의 보호 소자는 제1 추가의 고농도 불순물 영역과, 제2 추가의 고농도 불순물 영역과, 상기 제1 및 제2 추가의 고농도 불순물 영역 사이에 배치된 추가의 절연 영역을 포함하고, 상기 추가의 보호 소자는 상기 본딩 패드와 상기 다른 단자 사이에 소정량보다 큰 정전 에너지 인가시 제1 및 제2 추가의 고농도 불순물 영역 사이에 전류를 흘릴 수 있도록 구성되고,
    상기 보호 소자는 상기 본딩 패드의 한 변을 따라 배치되고, 상기 추가의 보호 소자는 상기 본딩 패드의 다른 변을 따라 배치되는 반도체 장치.
  29. 제20항에 있어서, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 추가의 FET과,
    상기 본딩 패드와, 상기 추가의 FET의 전극들 중 하나의 전극 단자 사이에 접속된 추가의 보호 소자를 더 포함하고,
    상기 추가의 보호 소자는 제1 추가의 고농도 불순물 영역과, 제2 추가의 고농도 불순물 영역과, 상기 제1 및 제2 추가의 고농도 불순물 영역 사이에 배치된 추가의 절연 영역을 포함하고, 상기 추가의 보호 소자는 상기 본딩 패드와 상기 다른 단자 사이에 소정량보다 큰 정전 에너지 인가시 제1 및 제2 추가의 고농도 불순물 영역 사이에 전류를 흘릴 수 있도록 구성되고,
    상기 보호 소자는 상기 본딩 패드의 한 변을 따라 배치되고, 상기 추가의 보호 소자는 상기 본딩 패드의 다른 변을 따라 배치되는 반도체 장치.
  30. 제20항에 있어서, 전극들의 다른 단자로서 제공되는 추가의 본딩 패드와,
    상기 단자와 상기 추가의 본딩 패드 사이에 접속된 트랜지스터에 대한 추가의 보호 소자를 더 포함하고,
    상기 추가의 보호 소자는 제1 추가의 고농도 불순물 영역과, 제2 추가의 고농도 불순물 영역과, 상기 제1 및 제2 추가의 고농도 불순물 영역 사이에 배치된 추가의 절연 영역을 포함하고, 상기 추가의 보호 소자는 상기 단자와 상기 추가의 본딩 패드 사이에 소정량보다 큰 정전 에너지 인가시 제1 및 제2 추가의 고농도 불순물 영역 사이에 전류를 흘릴 수 있도록 구성되고,
    상기 추가의 고농도 불순물 영역의 적어도 일부는, 상기 정전 에너지 인가시 전류를 흘릴 수 있도록 추가의 본딩 패드 아래에 또는 상기 추가의 본딩 패드에 아주 근접하게 배치되는 반도체 장치.
  31. 제30항에 있어서, 상기 보호 소자와 상기 추가의 보호 소자는 상기 단자로부터 상기 FET의 동작 영역으로 연장하는 경로에 배치되는 반도체 장치.
  32. 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 FET과,
    상기 게이트 전극, 상기 소스 전극 또는 상기 드레인 전극에 접속되는 본딩 패드와,
    상기 게이트 전극, 상기 소스 전극 또는 상기 드레인 전극 중에서 상기 본딩 패드에 접속되지 않은 두 개의 전극 중 하나의 전극 단자에 접속되고, 저항기 고농도 불순물 영역을 포함하는 저항기와,
    상기 본딩 패드와 상기 단자 사이에 접속된 트랜지스터에 대한 보호 소자 -상기 보호 소자는 제1 고농도 불순물 영역과, 제2 고농도 불순물 영역과, 상기 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 사이에 배치되고 상기 본딩 패드와 상기 단자에 소정량보다 큰 정전 에너지 인가시 상기 제1 및 제2 고농도 불순물 영역 사이에 전류를 흘릴 수 있도록 구성되는 절연 영역을 포함함-
    를 포함하고,
    상기 제1 고농도 불순물 영역은 상기 저항기 고농도 불순물 영역의 적어도 일부인 반도체 장치.
  33. 제32항에 있어서, 상기 제2 고농도 불순물 영역은 상기 본딩 패드의 적어도 한 변을 따라 배치되는 반도체 장치.
  34. 제32항에 있어서, 상기 보호 소자가 상기 FET의 동작 영역에서 상기 단자로부터 하나의 전극에 이르는 경로에 놓여지도록 상기 단자를 상기 하나의 전극에 접속하는 반도체 장치.
  35. 제32항에 있어서, 상기 단자로서 제공되는 추가의 본딩 패드와,
    상기 단자와 상기 추가의 본딩 패드 사이에 접속된 트랜지스터에 대한 추가의 보호 소자를 더 포함하고,
    상기 추가의 보호 소자는 제1 추가의 고농도 불순물 영역과, 제2 추가의 고농도 불순물 영역과, 상기 제1 및 제2 추가의 고농도 불순물 영역 사이에 배치된 추가의 절연 영역을 포함하고, 상기 추가의 보호 소자는 상기 단자와 상기 추가의 본딩 패드 사이에 소정량보다 큰 정전 에너지 인가시 상기 제1 및 제2 추가의 고농도 불순물 영역 사이에 전류를 흘릴 수 있도록 구성되고,
    상기 제1 추가의 고농도 불순물 영역은 상기 저항기 고농도 불순물 영역의 적어도 일부이고, 상기 제2 추가의 고농도 불순물 영역은 상기 추가의 본딩 패드의 적어도 한 변을 따라 배치되는 반도체 장치.
  36. 제35에 있어서, 상기 보호 소자 및 상기 추가의 보호 소자가 상기 FET의 동작 영역에서 상기 단자로부터 하나의 전극에 이르는 경로에 놓여지도록 상기 단자를 상기 하나의 전극에 접속하는 반도체 장치.
  37. 제32항에 있어서, 금속 전극을 더 포함하고,
    상기 제2 고농도 불순물 영역의 적어도 일부는, 상기 정전 에너지의 인가시 전류를 흘릴 수 있도록 상기 금속 전극 아래에 또는 상기 금속 전극에 아주 근접하게 배치되는 반도체 장치.
  38. 제37항에 있어서, 상기 금속 전극은 기판의 표면과 쇼트키 접합을 형성하고, 상기 금속 전극과 상기 제2 고농도 불순물 영역 간의 거리는 5 ㎛ 미만인 반도체 장치.
  39. 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 FET과,
    본딩 패드와,
    상기 본딩 패드를 상기 게이트 전극, 상기 소스 전극 또는 상기 드레인 전극에 접속하는 금속 배선과,
    상기 본딩 패드와, 상기 게이트 전극, 상기 소스 전극 또는 상기 드레인 전극 중에서 상기 본딩 패드에 접속되지 않는 두 개의 전극 중 하나의 전극 단자와의 사이에 접속되는 트랜지스터에 대한 보호 소자 -상기 보호 소자는 제1 고농도 불순물 영역과, 제2 고농도 불순물 영역과, 상기 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 사이에 배치되고, 상기 본딩 패드와 상기 단자 사이에 소정량보다 큰 정전 에너지 인가시 상기 제1 및 제2 고농도 불순물 영역 사이에 전류를 흘릴 수 있도록 구성되는 절연 영역을 포함함-
    를 포함하고,
    상기 제1 고농도 불순물 영역의 적어도 일부는 금속 배선 아래에 배치되는 반도체 장치.
  40. 제39항에 있어서, 상기 보호 소자가 상기 FET의 동작 영역에서 상기 본딩 패드로부터 하나의 전극에 이르는 경로에 놓여지도록 상기 본딩 패드를 상기 하나의 전극에 접속하는 반도체 장치.
  41. 제39항에 있어서, 상기 단자로서 제공되는 추가의 본딩 패드와,
    상기 추가의 본딩 패드에 접속되고, 저항기 고농도 불순물 영역을 포함하는 저항기를 더 포함하고,
    상기 제2 고농도 불순물 영역은 상기 저항기 고농도 불순물 영역의 적어도 일부인 반도체 장치.
  42. 제39항에 있어서, 금속 전극을 더 포함하고,
    상기 제2 고농도 불순물 영역의 적어도 일부는, 상기 정전 에너지의 인가시 전류를 흘릴 수 있도록 상기 금속 전극 아래에 또는 상기 금속 전극에 아주 근접하게 배치되는 반도체 장치.
  43. 제42항에 있어서, 상기 금속 전극은 기판의 표면과 쇼트키 접합을 형성하고, 상기 금속 전극과 상기 제2 고농도 불순물 영역 간의 거리는 5 ㎛ 미만인 반도체 장치.
  44. 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 FET과,
    본딩 패드와,
    상기 본딩 패드를 상기 게이트 전극, 상기 소스 전극 또는 상기 드레인 전극에 접속하는 금속 배선과,
    상기 본딩 패드와, 상기 게이트 전극, 상기 소스 전극 또는 상기 드레인 전극 중에서 상기 본딩 패드에 접속되지 않는 두 개의 전극 중 하나의 전극 단자 사이에 접속되는 트랜지스터에 대한 보호 소자 -상기 보호 소자는 제1 고농도 불순물 영역과, 제2 고농도 불순물 영역과, 상기 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 사이에 배치되고, 상기 본딩 패드와 상기 단자 사이에 소정량보다 큰 정전 에너지 인가시 상기 제1 및 제2 고농도 불순물 영역 사이에 전류를 흘릴 수 있도록 구성되는 절연 영역을 포함함-
    를 포함하고,
    상기 제1 고농도 불순물 영역은, 상기 정전 에너지 인가시 전류를 흘릴 수 있도록 쇼트키 접합을 통해 상기 금속 배선에 접속되는 반도체 장치.
  45. 제44항에 있어서, 상기 보호 소자가 상기 FET의 동작 영역에서 상기 본딩 패드로부터 하나의 전극에 이르는 경로에 놓여지도록 상기 본딩 패드를 상기 하나의 전극에 접속하는 반도체 장치.
  46. 제44항에 있어서, 상기 단자로서 제공되는 추가의 본딩 패드와,
    상기 추가의 본딩 패드에 접속되고 저항기 고농도 불순물 영역을 포함하는 저항기를 더 포함하고,
    상기 제2 고농도 불순물 영역은 상기 저항기 고농도 불순물 영역의 적어도 일부인 반도체 장치.
  47. 제44항에 있어서, 금속 전극을 더 포함하고,
    상기 제2 고농도 불순물 영역의 적어도 일부는, 상기 정전 에너지의 인가시 전류를 흘릴 수 있도록 상기 금속 전극 아래에 또는 상기 금속 전극에 아주 근접하게 배치되는 반도체 장치.
  48. 제47항에 있어서, 상기 금속 전극은 기판의 표면과 쇼트키 접합을 형성하고, 상기 금속 전극과 상기 제2 고농도 불순물 영역 간의 거리는 5 ㎛ 미만인 반도체 장치.
  49. 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 제1 FET과,
    게이트 전극, 소스 전극 및 드레인 전극을 포함하는 제2 FET과,
    상기 제1 트랜지스터의 소스 또는 드레인 전극에 접속되고 상기 제2 트랜지스터의 소스 또는 드레인 전극에 접속되는 공통 입력 단자와,
    상기 제1 또는 제2 트랜지스터의 게이트 전극에 접속되는 제1 제어 단자와,
    상기 제1 또는 제2 트랜지스터의 게이트 전극에 접속되고 상기 제1 제어 단자에는 접속되지 않는 제2 제어 단자와,
    상기 제1 트랜지스터의 소스 또는 드레인 전극에 접속되고 상기 공통 입력 단자에 접속되지 않는 제1 출력 단자와,
    상기 제2 트랜지스터의 소스 또는 드레인 전극에 접속되고 상기 공통 입력 단자에 접속되지 않는 제2 출력 단자와,
    상기 공통 입력 단자와 상기 제1 제어 단자 사이 사이에 접속된 보호 소자 -
    상기 보호 소자는 제1 고농도 불순물 영역과, 제2 고농도 불순물 영역과, 상기 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 사이에 배치되고, 상기 공통 입력 단자와 상기 제1 제어 단자 사이에 소정량보다 큰 정전 에너지 인가시 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 사이에 전류를 흘릴 수 있도록 구성되는 절연 영역을 포함함-
    를 포함하고,
    상기 공통 입력 단자는 본딩 패드를 포함하고, 상기 제1 고농도 불순물 영역의 적어도 일부는 상기 본딩 패드 아래에 배치되는 반도체 스위칭 장치.
  50. 제49항에 있어서, 상기 제1 제어 단자와 상기 제1 출력 단자 사이에 또는 상기 제2 제어 단자와 상기 제2 출력 단자 사이에 접속되는 추가의 보호 소자를 더 포함하고,
    상기 추가의 보호 소자는 제1 추가의 고농도 불순물 영역과, 제2 추가의 고농도 불순물 영역과, 상기 제1 및 제2 추가의 고농도 불순물 영역 사이에 배치되고, 상기 대응하는 단자들 사이에 소정량보다 큰 정전 에너지 인가시 상기 제1 및 제2 추가의 고농도 불순물 영역 사이에 전류를 흘릴 수 있도록 구성되는 절연 영역을 포함하는 반도체 스위칭 장치.
  51. 제50항에 있어서, 저항기 고농도 불순물 영역을 포함하는 저항기를 더 포함하고,
    상기 제2 고농도 불순물 영역과 상기 제2 추가의 고농도 불순물 영역은 상기 저항기 고농도 불순물 영역의 적어도 일부인 반도체 스위칭 장치.
  52. 제49항에 있어서, 상기 공통 입력 단자와 상기 제2 제어 단자 사이에 접속된 추가의 보호 소자를 더 포함하고,
    상기 추가의 보호 소자는 제1 추가의 고농도 불순물 영역과, 제2 추가의 고농도 불순물 영역과, 상기 제1 및 제2 추가의 고농도 불순물 영역 사이에 배치되는 추가의 절연 영역을 포함하고, 상기 추가의 보호 소자는 상기 대응하는 단자들 사이에 소정량보다 큰 정전 에너지 인가시 제1 및 제2 추가의 고농도 불순물 영역 사이에 전류를 흘릴 수 있도록 구성되고,
    상기 보호 소자는 상기 공통 입력 단자의 한 변을 따라 배치되고, 상기 추가의 보호 소자는 상기 공통 입력 단자의 다른 변을 따라 배치되는 반도체 스위칭 장치.
  53. 제49항에 있어서, 상기 제1 고농도 불순물 영역은 상기 본딩 패드의 적어도 한 변을 따라 배치되는 반도체 스위칭 장치.
  54. 제49항에 있어서, 상기 본딩 패드의 주변 영역에 배치된 주변 고농도 불순물 영역을 더 포함하고,
    상기 제1 고농도 불순물 영역은 상기 주변 고농도 불순물 영역의 일부인 반도체 스위칭 장치.
  55. 제49항에 있어서, 저항기 고농도 불순물 영역을 포함하는 저항기를 더 포함하고,
    상기 제1 제어 단자는 상기 저항기에 접속된 본딩 패드를 포함하고, 상기 제2 고농도 불순물 영역은 상기 저항기 고농도 불순물 영역의 적어도 일부인 반도체 스위칭 장치.
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