KR20040032751A - 반도체 장치 - Google Patents

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Abstract

스위치 회로 장치를 5㎓로 하기 위해서는, 분로 FET를 설치할 필요가 있지만, 게이트 전극이 인접하는 FET 사이는 아이솔레이션을 향상시키기 위해서 20㎛ 정도의 이격 거리를 확보할 필요가 있었다. FET의 게이트 전극 및 전극 패드, 배선이 인접하는 다른 FET, 게이트 금속층, 불순물 영역과의 사이에 고농도 불순물 영역을 형성하여 공핍층의 확대를 억제한다. FET의 마스크 정렬에 소스 드레인 영역 상에 형성된 산화막을 이용하여, 마스크 정렬 정밀도를 향상시킨다. 게이트 폭을 축소해도 FET의 기본 성능은 향상되며, 종래와 동등한 특성으로, 게이트 폭을 축소하여, FET 사이의 이격 거리를 저감시킬 수 있으므로, 아이솔레이션이 향상된 5㎓ 스위치를 실현할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 FET의 기본 소자로서의 특성 향상과 아이솔레이션의 향상을 실현하는 반도체 장치에 관한 것이다.
휴대 전화 등의 이동체용 통신 기기에서는 ㎓대의 마이크로파를 사용하고 있는 경우가 많아, 안테나의 전환 회로나 송수신의 전환 회로 등에, 이들 고주파 신호를 전환하기 위한 스위치 소자가 이용되는 경우가 많다. 그 소자로서는 고주파를 다루기 때문에 갈륨 비소(GaAs)를 이용한 전계 효과 트랜지스터(이하, FET라고 함)를 사용하는 경우가 많아, 이에 수반하여 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적 회로(MMIC)의 개발이 진행되고 있다.
이하에, 종래의 GaAs FET를 이용한 스위치 회로 장치의 일례를 설명한다(예를 들면, 일본 특원2001-182687호 명세서 참조).
도 13의 (a)는 GaAs FET를 이용한 SPDT(Single Pole Double Throw)라고 불리는 화합물 반도체 장치의 원리적인 회로도의 일례를 도시한다.
제1과 제2 FET FET1, FET2의 소스(또는 드레인)가 공통 입력 단자 IN에 접속되고, 각 FET1, FET2의 게이트가 저항 R1, R2를 통하여 제1과 제2 제어 단자 Ctl-1, Ctl-2에 접속되고, 그리고 각 FET의 드레인(또는 소스)이 제1과 제2 출력 단자 OUT-1, OUT-2에 접속된 것이다. 제1과 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 신호는 상보 신호이고, H 레벨의 신호가 인가된 FET가 ON 하여, 입력 단자 IN에 인가된 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다. 저항 R1, R2는 교류 접지가 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통하여 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
도 13의 (b)는 상기한 화합물 반도체 스위치 회로 장치를 집적화한 평면도이다.
도면에 도시한 바와 같이, GaAs 기판에 스위치를 행하는 FET1 및 FET2를 중앙부에 배치하고, 각 FET의 게이트 전극에 저항 R1, R2가 접속되어 있다. 또한, 공통 입력 단자 IN, 출력 단자 OUT-1, OUT-2, 제어 단자 Ctl-1, Ctl-2에 대응하는 패드가 기판의 주변에 형성되어 있다. 또, 점선으로 도시한 제2층째 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(68)이고, 실선으로 도시한 제3층째 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(77)이다. 제1층째 기판에 오믹 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 추출 전극을 형성하는 것으로, 도 13에서는 패드 금속층과 중복되므로 도시되어 있지 않다.
각 전극 패드 및 배선이 인접하는 부분에서는, 전극 패드 및 배선의 아래 전면(또는 주변부)에 접촉하여 불순물 영역(60, 61)이 형성된다. 불순물 영역(60, 61)은 전극 패드 또는 배선의 기판 접촉부로부터 돌출하여 형성되고, 소정의 아이솔레이션을 확보하고 있다.
도 14∼도 17을 참조하여, 이러한 화합물 반도체 스위치 회로 장치의 FET, 각 단자가 되는 패드 및 배선의 제조 방법의 일례를 나타낸다. 또, 여기서는 1개의 전극 패드에 대하여 설명하지만, 상기한 공통 입력 단자, 제1 및 제2 제어 단자, 제1 및 제2 출력 단자에 접속하는 전극 패드는 전부 마찬가지의 구조이다.
제1 공정: GaAs 등으로 형성되는 화합물 반도체 기판(51) 전면을 약 100Å 내지 200Å의 두께의 스루 이온 주입용 실리콘 질화막(53)으로 피복한다. 다음으로, 칩의 최외주 또는 소정의 영역의 GaAs를 에칭하여 정합 마크(도시 생략)를 형성하고, 소정의 동작층(52) 상의 레지스트층(54)을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층(54)을 마스크로 하여 예정된 동작층(52)으로 동작층을 선택하기 위해서 p-형을 공급하는 불순물(24Mg+)의 이온 주입 및 n형을 공급하는 불순물(29Si+)의 이온 주입을 행한다. 그 결과, 비도핑의 기판(51)에는 p-형 영역(55), 그 위에 n형 동작층(52)이 형성된다(도 14의 (a)).
제2 공정: 전 공정에서 이용한 레지스트층(54)을 제거하고, 새롭게 예정된소스 영역(56), 드레인 영역(57), 예정된 배선(62) 및 전극 패드(70) 상의 레지스트층(58)을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 계속해서, 이 레지스트층(58)을 마스크로 하여 예정된 소스 영역(56) 및 드레인 영역(57), 예정된 배선(62) 및 전극 패드(70) 하의 기판 표면에 n형을 공급하는 불순물(29Si+)의 이온 주입을 행한다. 이에 의해, n+형의 소스 영역(56) 및 드레인 영역(57)을 형성하고, 동시에 예정된 전극 패드(70) 및 배선(62) 하의 기판 표면에 주변 n+형 영역(60, 61)을 형성한다(도 14의 (b)).
이에 의해, 배선(62) 및 전극 패드(70)와 기판(51)은 분리되고, 전극 패드(70), 배선(62)에의 공핍층이 신장하지 않기 때문에, 인접하는 전극 패드(70), 배선(62)은 서로의 이격 거리를 대폭 근접하여 형성할 수 있게 된다. 구체적으로는, 이격 거리를 4㎛로 하면, 20㏈ 이상의 아이솔레이션을 확보하기 위해서는 충분한 것으로 산출되었다. 또한, 전자계 시뮬레이션에 있어서도 4㎛ 정도의 이격 거리를 형성하면 2.4㎓에서 40㏈ 정도나 아이솔레이션을 얻을 수 있는 것을 알 수 있다. 그 후, 어닐링용의 실리콘 질화막(53)을 약 500Å 피착하여, 이온 주입된 P-형 영역, n형 동작층 및 n+형 영역의 활성화 어닐링을 행한다.
제3 공정: 우선, 예정된 제1 소스 전극(65) 및 제1 드레인 전극(66)을 형성하는 부분을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 예정된 제1 소스 전극(65) 및 제1 드레인 전극(66) 상에 있는 실리콘 질화막(53)을 CF4플라즈마에 의해 제거하고, 이어서 오믹 금속층(64)이 되는 AuGe/Ni/Au의 3층을 순차적으로 진공 증착하여 적층한다. 그 후, 레지스트층(63)을 제거하여, 리프트 오프에 의해 소스 영역(56) 및 드레인 영역(57) 상에 컨택트한 제1 소스 전극(65) 및 제1 드레인 전극(66)을 남긴다. 이어서, 합금화 열처리에 의해 제1 소스 전극(65)과 소스 영역(56), 및 제1 드레인 전극(66)과 드레인 영역(57)의 오믹 접합을 형성한다(도 15).
제4 공정: 도 16의 (a)에서는 예정된 게이트 전극(69), 전극 패드(70) 및 배선(62) 부분을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 예정된 게이트 전극(69), 전극 패드(70) 및 배선(62) 부분으로부터 노출된 실리콘 질화막(53)을 드라이 에칭하여, 예정된 게이트 전극(69) 부분의 동작층(52)을 노출시키고, 예정된 배선(62) 및 예정된 전극 패드(70) 부분의 기판(51)을 노출시킨다.
예정된 게이트 전극(69) 부분의 개구부는 0.5㎛로 미세화된 게이트 전극(69)을 형성할 수 있도록 한다. 이 때, 제2 공정에서 설명한 바와 같이 종래에서는 아이솔레이션을 확보하기 위해서 필요한 전극 패드(70) 하의 질화막을, 주변 n+형 영역(60, 61)을 형성함으로써 제거할 수 있기 때문에, 본딩 와이어의 압착 시의 충격에 의해 질화막 및 기판이 균열되는 경우가 없어진다.
다음으로, 도 16의 (b)에 도시한 바와 같이 게이트 금속층(68)으로서 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층한다. 그 후, 리프트 오프에 의해, 게이트 전극(69), 제1 전극 패드(70) 및 배선(62)을 형성한다(도 16의 (c)).
제5 공정: 게이트 전극(69), 배선(62) 및 제1 전극 패드(70)를 형성한 후, 게이트 전극(69) 주변의 동작층(52)을 보호하기 위해서, 기판(51) 표면은 실리콘 질화막으로 이루어지는 패시베이션막(72)으로 피복된다. 이 패시베이션막(72) 상에 포토리소그래피 프로세스를 행하여, 제1 소스 전극(65), 제1 드레인 전극(66), 게이트 전극(69) 및 제1 전극 패드(70)와의 컨택트부에 대하여 선택적으로 레지스트의 창 개방을 행하고, 그 부분의 패시베이션막(72)을 드라이 에칭한다. 그 후, 레지스트층(71)은 제거된다(도 17의 (a)).
다음으로, 기판(51) 전면에 새로운 레지스트층(73)을 도포하여 포토리소그래피 프로세스를 행하고, 예정된 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 전극 패드(77) 상의 레지스트를 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 계속해서, 제3층째 전극으로서의 패드 금속층(74)이 되는 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층하여, 제1 소스 전극(65), 제1 드레인 전극(66) 및 제1 전극 패드(70)에 컨택트하는 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 전극 패드(77)가 형성된다(도 17의 (b)). 패드 금속층(74)의 다른 부분은 레지스트층(73) 상에 부착되므로, 레지스트층(73)을 제거하여 리프트 오프에 의해 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 전극 패드(77)만을 남기고, 나머지는 제거된다. 또, 일부의 배선 부분은 이 패드 금속층(74)을 이용하여 형성되므로, 당연히 그 배선 부분의 패드 금속층(74)은 남겨진다(도 17의 (c)).
또한, 도 18 및 도 19에는 아이솔레이션 향상의 수단으로서, 분로 FET를 형성한 스위치 회로 장치를 도시한다(예를 들면, 일본 특개2001-326501호공보(p.2∼3, 도 8∼9 참조)). 도 18은 회로도이고, 도 19는 칩 평면도이다.
이 회로에서는 스위치를 행하는 FET1과 FET2의 출력 단자 OUT-1과 OUT-2와 접지 사이에 분로 FET3, FET4를 접속하고, 이 분로 FET3, FET4의 게이트에는 FET2와 FET1에의 제어 단자 Ctl-2, Ctl-1의 상보 신호를 인가하고 있다. 그 결과, FET1이 ON일 때에는 분로 FET4가 ON하고, FET2 및 분로 FET3이 OFF하고 있다.
이 회로에서, 공통 입력 단자 IN-출력 단자 OUT-1의 신호 경로가 온하고, 공통 입력 단자 IN-출력 단자 OUT-2의 신호 경로가 오프한 경우에는, 분로 FET4가 온하고 있기 때문에 출력 단자 OUT-2에의 입력 신호의 누설은 접지된 콘덴서 C를 통하여 접지에 흘러, 아이솔레이션을 향상시킬 수 있다.
도 19는 이러한 화합물 반도체 스위치 회로 장치를 집적화한 화합물 반도체 칩의 일례를 나타내고 있다.
GaAs 기판(11)에 스위치를 행하는 FET1 및 FET2를 좌우의 중앙부에 배치하고, 분로 FET3 및 분로 FET4를 좌우의 아래 코너 부근에 배치하고, 각 FET의 게이트 전극(17)에 저항 R1, R2, R3, R4가 접속되어 있다. 또한, 공통 입력 단자 IN, 출력 단자 OUT-1, OUT-2, 제어 단자 Ctl-1, Ctl-2, 접지 단자 GND에 대응하는 패드 I, O1, O2, C1, C2, G가 기판의 주변에 형성되어 있다. 스위치를 행하는 FET1 및 FET2를 형성하고, 또한 분로 FET3 및 분로 FET4의 소스 전극은 접속되어 접지를 위한 콘덴서 C를 통하여 접지 단자 GND에 접속되어 있다. 또, 점선으로 도시한 제2층째 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(20)(Ti/Pt/Au)이고, 실선으로 도시한 제3층째 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(30)(Ti/Pt/Au)이다. 제1층째 기판에 오믹 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 게이트 전극 및 각 저항 양단의 추출 전극을 형성하는 것이고, 도 19에서는 패드 금속층과 중첩되므로, 도시되어 있지 않다.
최근 핫 스폿의 급증으로 상징되는 바와 같이, 2.4㎓대에 의한 무선 브로드밴드(broadband)의 큰 확장을 보여 왔다. 그 전송 레이트는 11Mbps와 휴대 전화의 전송 레이트보다 훨씬 크고, 전화선에 의한 ADSL을 가정 내에서 무선화하여 각 방에서 사용하고, 무선 액정 텔레비전에 신호를 무선으로 배신하는 등 일반 가정에도 침투하기 시작하고 있다. 최근, 차세대 무선 브로드밴드로서, 시장이 형성되어 가고 있는 5㎓대가 각광을 받고 있으며, 나아가 법 개정에 의해 옥외에서도 곧 사용이 인정되어 사용 범위가 확대될 것으로 예상되고 있다. 2.4㎓대에 비하여 전송 레이트 54Mbps로 대량의 정보를 교환할 수 있기 때문에, 고정밀한 동화상을 무압축으로 전송하는 등의 기대가 커서, 기기의 개발, 네트워크의 구축이 시급하다.
5㎓대 브로드밴드용 기기에는, 2.4㎓대와 마찬가지로 입출력 전환이나, 안테나 전환에 GaAs 스위치 IC가 사용된다. 2.4㎓에 비하여 2배의 주파수가 되므로, 기생 용량이 아이솔레이션의 악화에 크게 영향을 주고 있다. 그 대책으로서, 2.4㎓대 스위치 IC에서는 사용하지 않은 분로 FET를 이용한 회로에서, OFF측 FET에 누설된 신호를 GND에 흘리는, 아이솔레이션을 향상시키기 위한 수단이 필요 불가결하게 되었다.
즉, 5㎓의 스위치에서는 아이솔레이션 향상의 수단으로서, 도 18, 도 19에 도시한 바와 같이 분로 FET를 형성하는 것이 필수적이지만, 이것을 형성함으로써 칩 사이즈가 대폭 증가한다. 특히, 예를 들면 도 13의 (b)의 스위치 회로 장치의 FET1 및 FET2의 아래쪽으로 분로 FET로서 FET3 및 FET4를 배치하는 것을 고려할 경우, 아이솔레이션을 확보하기 위해서는 스위치 동작을 행하는 FET1 및 FET2와, 분로 FET의 FET3 및 FET4는, 20㎛ 이상의 이격 거리를 취할 필요가 있다. 이것은 FET의 동작층 상에 배치된 게이트 전극(69)의 선단 부분과, 인접하는 다른 FET, 배선 및 전극 패드, 불순물 영역인 저항과의 아이솔레이션을 확보해야 하기 때문이다. 여기서, 게이트 전극의 선단 부분(69)은, 빗살 무늬 형상의 게이트 전극(69)을 묶은측과 반대 측을 말하며, 또한 게이트 전극(69)이 채널 영역으로부터 연장되고, 기판과 쇼트키 접합을 형성하고 있는 영역이다.
기판과 쇼트키 접합을 형성하는 금속층으로 이루어지는 배선이나 전극 패드에 고주파 신호가 인가되면, 그 고주파 신호에 따라 기판에 확대되는 공핍층의 전계가 변동한다. 이 공핍층이 도달하는 인접한 전극이나 배선 등에 고주파 신호가 누설되는 것을 방지하기 위해서, 예를 들면 전극 패드(70)부나 배선(62)과 같이 게이트 전극(69)과 동시에 형성하고, 기판과 쇼트키 접합을 형성하는 게이트 금속층(68)의 아래에 접촉되고, 또한 게이트 금속층(68)으로부터 노출되어 주변 n+형 영역(60, 61)을 배치하고 있었다. 이에 의해, 게이트 금속층(68)과 쇼트키 접합하는 주변 n+형 영역(60, 61)에서 공핍층의 확대를 억제하고, 고주파 신호의 누출을 방지할 수 있다.
그러나, FET의 동작층 상에 배치된 게이트 전극(69)의 선단 부분(69a)에서는 인접하는 다른 FET나, 다른 게이트 금속층(68) 및 저항이나 다른 FET를 구성하는 불순물 영역과의 아이솔레이션의 향상에는 이 방법을 사용할 수 없다. 게이트 전극(69)의 선단 부분(69a)은 반절연 기판 상에 배치되어 있지만, 이 아래에 주변 n+형 영역(60, 61)을 배치하고자 하면, 게이트 전극(69)과 주변 n+형 영역(60, 61)과의 마스크 정렬 오차나, 주변 n+형 영역(60, 61)이 미세한 포토리소그래피 공정에 의해 형성되어 있지 않다는 이유에 의해, 주변 n+형 영역(60, 61)의 패턴의 크기가 수 ㎛ 이상 필요하게 된다. 이 때문에, 인접하는 게이트 전극 선단 부분(69a)의 아래에 배치하는 주변 n+형 영역(60, 61)끼리 접촉하여, 그 주변 n+형 영역(60, 61)과, 근접하는 FET의 채널 영역 상의 소스 전극이나 드레인 전극과의 사이에서 기생 용량이 발생한다. 이에 의해, 고주파 신호가 주변 n+형 영역(60, 61)을 통해 소스-드레인 영역 사이에서 누설되어, 예를 들면 그 FET가 스위치 회로 장치에서 사용되고 있는 경우, OFF 시에 입출력 단자 사이에서 신호가 누설되는 결과가 되어, 스위치 회로 장치의 아이솔레이션을 악화시키는 문제가 있었다.
예를 들면, 도 19에서 FET1의 게이트 전극의 선단 부분(69a)과 OUT-1 패드와의 거리나, FET2의 게이트 전극의 선단 부분(69a)과 OUT-2 패드와의 거리도 20㎛이상 떨어질 필요가 있었다.
도 1은 본 발명을 설명하기 위한 회로도.
도 2는 본 발명을 설명하기 위한 평면도.
도 3은 본 발명을 설명하기 위한 단면도.
도 4는 본 발명을 설명하기 위한 평면도.
도 5는 본 발명을 설명하기 위한 평면도.
도 6은 본 발명을 설명하기 위한 단면도.
도 7은 본 발명을 설명하기 위한 단면도.
도 8은 본 발명을 설명하기 위한 단면도.
도 9는 본 발명을 설명하기 위한 단면도.
도 10은 본 발명을 설명하기 위한 단면도.
도 11은 본 발명을 설명하기 위한 단면도.
도 12는 본 발명을 설명하기 위한 단면도.
도 13은 종래예를 설명하기 위한 도면으로서, (a)는 회로도, (b)는 평면도.
도 14는 종래예를 설명하기 위한 단면도.
도 15는 종래예를 설명하기 위한 단면도.
도 16은 종래예를 설명하기 위한 단면도.
도 17은 종래예를 설명하기 위한 단면도.
도 18은 종래예를 설명하기 위한 회로도.
도 19는 종래예를 설명하기 위한 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
44 : 채널 영역
51 : GaAs 기판
52 : 동작층
53, 72 : 질화막
54, 58, 63, 67, 71 : 레지스트
56 : 소스 영역
57 : 드레인 영역
60, 61 : 주변 n+형 영역
62 : 배선
64 : 오믹 금속층
65 : 제1 소스 전극
66 : 제1 드레인 전극
68 : 게이트 금속층
69 : 게이트 전극
70 : 제1 전극 패드
74 : 패드 금속층
75 : 제2 소스 전극
76 : 제2 드레인 전극
77 : 제2 전극 패드
100, 100a, 100b, 100c : 고농도 불순물 영역
120 : 산화막
130 : 정합 마크
200 : 금속 전극
본 발명은 상술한 여러 가지의 사정을 감안하여 이루어진 것으로, 첫째 반절연 기판 상, 또는 반도체 기판의 절연화층 상에 있으며, 상기 반절연 기판, 또는 반도체 기판의 절연화층과 쇼트키 접합을 형성하는 금속층 및 불순물 확산 영역을 복수 집적화한 반도체 장치에 있어서, 1개의 상기 금속층이 다른 금속층 또는 불순물 확산 영역과 적어도 인접하는 영역의 근방에 고농도 불순물 영역을 형성하고, 상기 1개의 금속층으로부터 상기 기판에 연장되는 공핍층의 확대를 억제함으로써 해결하는 것이다.
둘째, 반절연 기판, 또는 반도체 기판 상에 형성한 채널 영역과, 상기 채널 영역 표면과 오믹 접합을 형성하는 소스 전극 및 드레인 전극과, 상기 채널 영역 및 상기 반절연 기판 또는 반도체 기판의 절연화층과 쇼트키 접합을 형성하는 게이트 전극으로 이루어지는 FET를 복수 집적화한 반도체 장치에 있어서, 하나의 상기 FET의 게이트 전극이, 다른 상기 FET와 적어도 인접하는 영역의 근방에 고농도 불순물 영역을 형성하고, 상기 1개의 FET의 게이트 전극으로부터 상기 반절연 기판 또는 반도체 기판의 절연화층에 연장되는 공핍층의 확대를 억제함으로써 해결하는 것이다.
또한, 상기 1개의 FET와 상기 다른 FET의 이격 거리를 소정의 아이솔레이션을 확보할 수 있는 한계까지 근접하여 배치하는 것을 특징으로 하는 것이다.
셋째, 반절연 기판, 또는 반도체 기판 상에 형성한 채널 영역과, 상기 채널영역 표면과 오믹 접합을 형성하는 소스 전극 및 드레인 전극과, 상기 채널 영역 및 상기 반절연 기판 또는 반도체 기판의 절연화층과 쇼트키 접합을 형성하는 게이트 전극으로 이루어지는 복수의 FET와, 상기 반절연 기판 또는 반도체 기판의 절연화층과 쇼트키 접합을 형성하는 금속층으로 이루어지는 배선 및 각 전극 패드와, 불순물 확산 영역으로 이루어지는 접속 수단을 집적화한 반도체 장치에 있어서, 상기 1개의 FET의 게이트 전극이 상기 금속층, 상기 접속 수단 중 어느 하나와 적어도 인접하는 영역의 근방에 고농도 불순물 영역을 형성하고, 상기 1개의 FET의 게이트 전극으로부터 상기 반절연 기판, 또는 반도체 기판의 절연화층에 연장되는 공핍층의 확대를 억제함으로써 해결하는 것이다.
또한, 상기 1개의 FET 게이트 전극과, 상기 금속층 및 상기 접속 수단 중 어느 하나와의 이격 거리를 소정의 아이솔레이션을 확보할 수 있는 한계까지 근접하여 배치하는 것을 특징으로 하는 것이다.
넷째, 반절연 기판, 또는 반도체 기판 상에 형성한 채널 영역과, 해당 채널 영역 표면과 오믹 접합을 형성하는 소스 전극 및 드레인 전극과, 상기 채널 영역 및 상기 반절연 기판 또는 반도체 기판의 절연화층과 쇼트키 접합을 형성하는 게이트 전극으로 이루어지는 복수의 FET와, 상기 반절연 기판, 또는 반도체 기판의 절연화층과 쇼트키 접합을 형성하는 금속층으로 이루어지는 배선 및 각 전극 패드와, 불순물 확산 영역으로 이루어지는 접속 수단을 집적화한 반도체 장치에 있어서, 1개의 상기 금속층이 상기 FET, 상기 다른 금속층, 상기 접속 수단 중 어느 하나와 적어도 인접하는 영역의 근방에 고농도 불순물 영역을 형성하고, 상기 1개의 금속층으로부터 상기 반절연 기판 또는 반도체 기판의 절연화층에 연장되는 공핍층의 확대를 억제함으로써 해결하는 것이다.
또한, 상기 1개의 금속층과, 상기 FET, 상기 다른 금속층, 상기 접속 수단 중 어느 하나와의 이격 거리를 소정의 아이솔레이션을 확보할 수 있는 한계까지 근접하여 배치하는 것을 특징으로 하는 것이다.
또한, 상기 소스 전극 및 상기 드레인 전극은 그 주위를 제1 절연막으로 덮고 그 위에 제2 절연막이 상기 양 전극을 따라 배치되는 것을 특징으로 하는 것이다.
또한, 상기 제2 절연막의 1개의 측면은 상기 소스 영역 또는 상기 드레인 영역의 단부와 거의 일치하고 있으며 상기 제2 절연막의 다른 측면은 상기 소스 전극 및 상기 드레인 전극의 단부와 거의 일치하는 것을 특징으로 하는 것이다.
또한, 상기 절연화층은 이온 주입에 의해 절연화한 영역인 것을 특징으로 하는 것이다.
또한, 상기 절연화층의 저항율은 1×103Ω·㎝ 이상인 것을 특징으로 하는 것이다.
또한, 상기 반절연 기판의 불순물 농도는 1×1014㎝-3이하인 것을 특징으로 하는 것이다.
또한, 상기 반절연 기판의 저항율은 1×106Ω·㎝ 이상인 것을 특징으로 하는 것이다.
또한, 상기 반절연 기판은 화합물 반도체 기판인 것을 특징으로 하는 것이다.
또한, 상기 고농도 불순물 영역의 불순물 농도는 1×1017㎝-3이상인 것을 특징으로 하는 것이다.
또한, 상기 고농도 불순물 영역은 DC 전위, 또는 GND 전위, 또는 고주파 GND 전위의 전극 패드에 접속되는 것을 특징으로 하는 것이다.
또한, 상기 고농도 불순물 영역은 금속 전극과 오믹 접속하고, 금속 전극은 DC 전위, 또는 GND 전위, 또는 고주파 GND 전위의 전극 패드에 접속되는 것을 특징으로 하는 것이다.
또한, 상기 고농도 불순물 영역은 적어도 일부가 금속 전극과 쇼트키 접속하고, 금속 전극은 DC 전위, 또는 GND 전위, 또는 고주파 GND 전위의 전극 패드에 접속되는 것을 특징으로 하는 것이다.
또한, 고농도 불순물 영역은 상기 반절연 기판을 협지하여 상기 금속 전극과 접속하고, 상기 금속 전극은 상기 반절연 기판, 또는 반도체 기판의 절연화층과 쇼트키 접합하고, 금속 전극은 DC 전위, 또는 GND 전위, 또는 고주파 GND 전위의 전극 패드에 접속되는 것을 특징으로 하는 것이다.
또한, 상기 고농도 불순물 영역과 상기 금속 전극과의 이격 거리는 0㎛∼10㎛인 것을 특징으로 하는 것이다.
또한, 상기 고농도 불순물 영역은 금속 전극을 포함하고, 상기 금속 전극은DC 전위, 또는 GND 전위, 또는 고주파 GND 전위가 인가되는 본딩 패드의 일부인 것을 특징으로 하는 것이다.
〈실시예〉
이하에 본 발명의 실시예에 대하여 도 1 내지 도 12를 참조하여 설명한다.
우선, 본 발명의 제1 실시예를 설명한다. 도 1은 본 실시예의 스위치 회로 장치를 설명하는 회로도이고, 도 1의 (a)는 등가 회로도, 도 1의 (b)는 칩 패턴을 따른 회로 개요도이다.
이 회로에서는 스위치를 행하는 FET1과 FET2의 출력 단자 OUT-1와 OUT-2와 접지 사이에 분로 FET3, FET4를 접속하고, 이 분로 FET3, FET4의 게이트에는 FET2와 FET1에의 제어 단자 Ctl-2, Ctl-1의 상보 신호를 인가하고 있다. 그 결과, FET1이 ON일 때에는 분로 FET4가 ON하고, FET2 및 분로 FET3이 OFF하고 있다.
이 회로에서, 공통 입력 단자 IN-출력 단자 OUT-1의 신호 경로가 온하고, 공통 입력 단자 IN-출력 단자 OUT-2의 신호 경로가 오프한 경우에는, 분로 FET4가 온하고 있기 때문에 출력 단자 OUT-2에의 입력 신호의 누설은 접지된 외부 부착의 콘덴서 C를 통하여 접지로 흘러, 아이솔레이션을 향상시킬 수 있다.
도 2는 도 1의 스위치 회로 장치를 집적화한 화합물 반도체 스위치 회로 장치의 일례를 도시하는 평면도이다.
기판은 화합물 반도체 기판(예를 들면, GaAs)이고, 이 기판에 스위치를 행하는 FET1 및 FET2(어느 것이나 게이트 폭 600㎛)를 좌우의 중앙부에 배치하고, 그 아래쪽으로 분로 FET3 및 분로 FET4(어느 것이나 게이트 폭 300㎛)를 배치하고, 각FET의 게이트 전극에 저항 R1, R2, R3, R4가 접속되어 있다. 또한, 공통 입력 단자 IN, 출력 단자 OUT-1, OUT-2, 제어 단자 Ctl-1, Ctl-2, 접지 단자 GND에 대응하는 전극 패드 I, O1, O2, C1, C2, G가 기판의 주변에 형성되어 있다. 스위칭을 행하는 FET1 및 FET2를 형성하고, 또한 분로 FET3 및 분로 FET4의 소스 전극은 접속되어 접지 단자 GND에 접속되어 있다. 또, 여기서의 도시는 생략하지만 접지를 위한 콘덴서 C가 외부 부착으로 접지 단자 GND에 접속한다. 또, 점선으로 도시한 제2층째 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(68)(Ti/Pt/Au)이고, 실선으로 도시한 제3층째 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(77)(Ti/Pt/Au)이다. 제1층째 기판에 오믹 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 게이트 전극 및 각 저항 양단의 추출 전극을 형성하는 것으로, 도 2에서는 패드 금속층과 중첩되므로, 도시되어 있지 않다.
도 2에서, FET1(FET2도 마찬가지)에는 하측으로부터 신장되는 6개의 빗살 무늬 형상의 제3층째 패드 금속층(77)이 출력 단자 OUT-1에 접속되는 소스 전극(75)(또는 드레인 전극)이 있고, 이 아래에 제1층째 오믹 금속층으로 형성되는 소스 전극(65)(또는 드레인 전극)이 있다. 또한, 상측으로부터 신장되는 빗살 무늬 형상의 6개의 제3층째 패드 금속층(77)이 공통 입력 단자 IN에 접속되는 드레인 전극(76)(또는 소스 전극)이 있고, 이 아래에 제1층째의 오믹 금속층으로 형성되는 드레인 전극(66)(또는 소스 전극)이 있다. 이 양 전극은 빗살 무늬가 맞물린 형상으로 배치되고, 그 사이에 제2층째 게이트 금속층(68)으로 형성되는 게이트전극(69)이 빗살 무늬 형상으로 배치되어, FET의 채널 영역을 구성하고 있다.
또한, 분로 FET인 FET3(FET4도 마찬가지)에는, 하측으로부터 신장되는 빗살 무늬 형상의 4개의 제3층째 패드 금속층(77)이 접지 단자 GND에 접속되는 소스 전극(75)(또는 드레인 전극)이 있고, 이 아래에 제1층째 오믹 금속층으로 형성되는 소스 전극(65)(또는 드레인 전극)이 있다. 또한, 상측으로부터 신장되는 빗살 무늬 형상의 4개의 제3층째 패드 금속층(77)이 출력 단자 OUT-1에 접속되는 드레인 전극(76)(또는 소스 전극)이 있고, 이 아래에 제1층째 오믹 금속층으로 형성되는 드레인 전극(66)(또는 소스 전극)이 있다. 이 양 전극은 빗살 무늬가 맞물린 형상으로 배치되고, 그 사이에 제2층째 게이트 금속층(68)으로 형성되는 게이트 전극(69)이 빗살 무늬 형상으로 배치되어, 채널 영역을 구성하고 있다.
또한, 각 FET의 게이트 전극(69) 근방의 기판 표면에, n+형의 고농도 불순물 영역(100a)을 형성한다. 구체적으로는, FET1의 빗살 무늬 형상의 게이트 전극(69)의 선단 부분(69a) 및 FET2의 빗살 무늬 형상의 게이트 전극(69)의 선단 부분(69a)은, 대향 배치되는 FET3 및 FET4와 적어도 인접하는 부분이다. 여기서, 게이트 전극의 선단 부분(69a)은, 빗살 무늬 형상의 게이트 전극(69)을 묶은 측과 반대측을 말하며, 또한 게이트 전극(69)이 채널 영역으로부터 연장되어, 기판과 쇼트키 접합을 형성하고 있는 영역이다. 고농도 불순물 영역(100a)은 각 게이트 전극 선단 부분(69a)으로부터 약 4㎛의 이격 거리에 배치된다.
또한, 고농도 불순물 영역(100a)은 FET1 및 FET2와 대향 배치되는 FET3의 게이트 전극 선단 부분(69a)과 FET4의 게이트 전극 선단 부분(69a)으로부터도 4㎛의 이격 거리에 배치되어 있다. 즉, 본 실시예의 패턴에서는 고농도 불순물 영역(100a)은 스위치의 동작을 행하는 FET1, FET2와, 대향 배치되는 분로 FET인 FET3, FET4 사이에 형성된다.
이 고농도 불순물 영역(100a)에 의해, 기판과 쇼트키 접합을 형성하는 게이트 전극(69)으로부터 상기 기판에 연장되는 공핍층의 확대를 억제할 수 있다. 기판과 쇼트키 접합을 형성하는 금속층에서는 그 금속층을 전파하는 고주파 신호에 따라, 기판에 확대되는 공핍층의 전계가 변동함으로써, 공핍층이 도달하는 인접한 전극 등에 고주파 신호가 누설되는 경우가 있다.
그러나, 게이트 전극(69)이 인접하도록 배치된 FET1과 FET3 및 EFT2와 FET4 사이의 기판(51) 표면에 n+형의 고농도 불순물 영역(100a)이 형성되면, 불순물이 도핑되어 있지 않는 기판(51)(반절연성이지만, 기판 저항값은 1×107∼1×108Ω·㎝) 표면과 달리, 불순물 농도가 높아진다(이온종 29Si+로 농도는 1∼5×1018㎝-3). 이에 따라 각 FET의 게이트 전극(69)은 분리되어, 인접하는 FET(소스 영역, 드레인 영역, 채널 영역의 불순물 영역이나 게이트 전극)에의 공핍층이 신장되지 않기 때문에, 인접하는 FET는 서로의 이격 거리를 대폭 근접하여 형성할 수 있게 된다.
상술한 바와 같이, 게이트 전극(69)은 미세한 패턴으로 형성되기 때문에, 본 실시예에서는 기판과 쇼트키 접합을 형성하는 게이트 전극(69)으로부터 수 ㎛ 이격하여 고농도 불순물 영역(100a)을 배치하는 것으로 하였다. 이와 같이 고농도 불순물 영역(100a)을 형성함으로써, FET1 및 FET2의 게이트 전극으로부터 기판으로 확대되는 공핍층이, 인접하여 대향 배치된 FET3 및 FET4의 게이트 전극, 소스 영역 및 드레인 영역, 채널 영역에 도달하는 것을 방지하여, 고주파 신호의 누출을 억제할 수 있다.
구체적으로는, 게이트 전극(69)의 선단 부분(69a)으로부터 고농도 불순물 영역(100a)까지의 이격 거리를 4㎛로 하면, 소정의 아이솔레이션을 확보하기에는 충분하다.
도 3에는, 도 1의 스위치 회로 장치의 FET의 일부의 단면도를 도시한다. 또, 스위치 동작을 행하는 FET1, FET2, 및 분로 FET인 FET3, FET4는 전부 마찬가지의 구성이다.
도 3에 도시한 바와 같이, 기판(51)에는 n형 이온 주입층에 의한 동작층(52)과 그 양측에 소스 영역(56) 및 드레인 영역(57)을 형성하는 n+형의 불순물 영역이 형성되고, 동작층(52)에는 게이트 전극(69)이 형성되고, 불순물 영역에는 제1층째 오믹 금속층으로 형성되는 드레인 전극(65) 및 소스 전극(65)이 형성된다. 또한, 이 위에 상술한 바와 같이 3층째 패드 금속층(77)으로 형성되는 드레인 전극(76) 및 소스 전극(75)이 형성되어, 각 소자의 배선 등을 행하고 있다.
여기서, 고농도 불순물 영역(100a)에 대하여 설명한다. 고농도 불순물 영역(100a)의 불순물 농도는 1×1017㎝-3이상이다. 또한, 그 일부가 금속 전극(200)과 접속하고, 금속 전극(200)이 고주파 GND 전위의 전극 패드(70)에 접속되면, 아이솔레이션의 향상에 보다 효과적이다.
도 4에 고농도 불순물 영역(100a)과 금속 전극(200)의 관계를 도시한다.
우선, 도 4의 (a)는 고농도 불순물 영역(100a)이 금속 전극(200)과 오믹 접속하고, 금속 전극(200)이 고주파 GND 패드(70)에 접속되어 있는 것으로, 고농도 불순물 영역(100a)에 누설된 신호를 고주파 GND 패드(70)로 배출하는 효과에 있어서는 이 패턴이 가장 크고, 아이솔레이션 향상 효과도 가장 크다. 그러나, 오믹 접합은 금속 전극이 깊게 기판 내부까지 확산하는 경우가 많아, 고농도 불순물 영역의 깊이 이상으로 오믹 접합의 금속 전극이 달하면, 기판의 반절연 영역과 금속 전극이 접촉하게 되고, 이 때에는 반대로 아이솔레이션이 악화되므로 사용할 수 없다.
또, 도 2에 도시한 패턴은 이 오믹 접속하는 금속 전극(200)을 형성한 것이다.
도 4의 (b), (c)는 반절연 기판(51)을 협지하여 금속 전극(200)과 접속하고, 금속 전극(200)이 반절연 기판(51)과 쇼트키 접합을 형성하고, 금속 전극(200)이 고주파 GND 패드(70)에 접속하는 것이다. 도 4의 (b)에서는 금속 전극(200)은 기판(51) 표면에 형성된다. 마스크 정렬 정밀도를 고려하여, 고농도 불순물 영역(100a) 단부로부터 0∼10㎛ 이격하여 형성된다. 10㎛ 이상 이격하면 시리즈 저항이 커져 고농도 불순물 영역(100a)에 누설된 신호를 고주파 GND 패드(70)로 배출하기 어려워진다. 도 4의 (c)는 고농도 불순물 영역(100a)의 패턴을 변형하고 고주파 GND 패드(70) 부근에 배치한 것이다. 도 4의 (c)에서는 금속 전극(200)은전극 패드(70)의 일부이다. 고주파 GND 패드(70) 주변에 다른 배선 등이 배치되어, 도 4의 (b)와 같이 고주파 GND 패드(70)로부터 금속 전극을 연장시킬 수 없는 경우 등에 유효한 패턴이지만, 도 4의 (b)보다 시리즈 저항이 커서, 아이솔레이션 효과는 약간 낮다.
또한, 도 4의 (d), (e)는 금속 전극(200)이 고농도 불순물 영역(100a)의 적어도 일부와 접촉하여 쇼트키 접합을 형성하고, 금속 전극(200)이 고주파 GND 패드(70)에 접속하는 것으로, 도 4의 (b), (c)보다 시리즈 저항이 작아 아이솔레이션 효과가 크다. 도 4의 (d)에 도시한 바와 같이 금속 전극(200)을 연장하여 전극 패드(70)에 접속해도 되고, 도 4의 (e)에 도시한 바와 같이 고농도 불순물 영역(100a)의 패턴을 변형하여, 전극 패드(70)의 일부를 금속 전극(200)으로 해도 된다.
고주파 GND 패드는 고주파로서 접지의 의미이고, 고주파 GND 패드로부터 외장 용량을 통하여 접지되어 있는 경우 등을 말한다. 고주파 GND 패드 대신에 GND 전위의 패드나 DC 전위의 패드라도 효과는 동일하다.
본 발명의 특징은, 기판과 쇼트키 접합을 형성하는 FET1 및 FET2의 게이트 전극(69)이, 대향 배치되는 분로 FET인 FET3 및 FET4와 적어도 인접하는 영역에서, 게이트 전극 선단 부분(69a)의 근방에 고농도 불순물 영역(100a)을 형성하는데 있다. 이에 의해, FET1 및 FET2의 게이트 전극(69)으로부터 상기 기판에 연장되는 공핍층의 확대를 억제할 수 있어, FET1 및 FET2와, FET3 및 FET4를 소정의 아이솔레이션을 확보할 수 있는 거리까지 근접하여 배치할 수 있다. 구체적으로는, 고농도 불순물 영역(100a)과 각 FET의 게이트 전극(69)과의 거리를 4㎛ 정도로 하면, 고주파 GND가 되는 불순물 영역(100a) 그 자체와 간섭을 일으킴으로써 필요한 신호를 GND에 누설하지 않고, 유효하게 공핍층의 확대를 억제할 수 있으며, 고농도 불순물 영역(100a)의 폭이 2㎛이면 충분한 효과를 발휘할 수 있기 때문에, 고농도 불순물 영역(100a)을 협지한 경우, FET-FET 사이의 거리를 10㎛ 정도까지 근접할 수 있다. 종래에는 20㎛ 이상 이격할 필요가 있었던 인접하는 FET 사이의 이격 거리를 대폭 단축할 수 있다.
다음으로, 도 5 내지 도 12를 이용하여 본 발명의 제2 실시예를 설명한다. 제2 실시예는 스위치 동작을 행하는 FET1 및 FET2와, 인접하여 대향 배치되는 분로 FET인 FET3 및 FET4 사이에 고농도 불순물 영역(100a)을 배치하여 각 FET 사이의 아이솔레이션을 향상시키고, 또한 기판과 쇼트키 접합을 형성하는 게이트 금속층(68)으로 이루어지는 전극 패드(70) 및 배선(62)의 근방에도 고농도 불순물 영역(100b)을 배치하고, 또한 1개의 FET의 게이트 전극이 게이트 금속층(68)으로 이루어지는 전극 패드 및 배선(62)과 인접하는 영역에도 고농도 불순물 영역(100c)을 형성한다. 이에 의해, 기판과 쇼트키 접합을 형성하는 게이트 전극(69), 전극 패드(70) 및 배선(62)으로부터 기판에 확대되는 공핍층에 의해 고주파 신호가 누출되는 것을 억제할 수 있다. 평면도에서는 게이트 금속층(68) 근방에 형성한 고농도 불순물 영역(100b, 100c) 이외의 다른 구성 요소는, 도 2에 도시하는 것과 마찬가지이다. 또한, 회로도도 도 1과 마찬가지이므로, 이들 설명은 생략한다.
도 6에는 도 5의 스위치 회로 장치의 FET의 일부의 단면도를 도시한다. 또,스위치 동작을 행하는 FET1, FET2 및 분로 FET인 FET3, FET4는 전부 마찬가지의 구성이다.
도 6에 도시한 바와 같이, 기판(51)에는 n형 이온 주입층에 의한 동작층(52)과 그 양측에 소스 영역(56) 및 드레인 영역(57)을 형성하는 n+형의 불순물 영역이 형성되고, 동작층(52)에는 게이트 전극(69)이 형성되고, 불순물 영역에는 제1층째 오믹 금속층으로 형성되는 드레인 전극(66) 및 소스 전극(65)이 형성된다. 또한, 상술한 바와 같이 3층째 패드 금속층(77)으로 형성되는 드레인 전극(76) 및 소스 전극(75)이 형성되고, 각 소자의 배선 등을 행하고 있다. 도 3에 도시한 제1 실시예의 FET와 다른 점은, 우선 제1 실시예의 FET가 Ti에서 채널 영역과 쇼트키 접합을 형성하고 있는 반면, Pt 매립 게이트로, FET의 포화 전류값을 높이고, ON 저항값을 낮추고 있다는 점에 있다. 다음으로, 드레인 전극(66) 및 소스 전극(65)의 주위를 덮는 질화막 위에, 드레인 전극(66) 및 소스 전극(65)을 따라 산화막(120)이 형성되는 데 있다.
이 산화막(120)은 후에 상세히 설명하겠지만, 본 실시예의 FET를 제조하는 공정에서 필요한 것으로, 게이트 전극(69)의 마스크 정렬 정밀도를 향상시키기 위해서, FET의 소스 영역(56), 드레인 영역(57)을 형성하는 n+형 영역 상에 형성된다. 그 제법상, 소스 전극(65) 및 드레인 전극(66)을 따라 2개씩 형성되는 각 산화막(120)은 1개의 측면이 소스 영역(56) 또는 드레인 영역(57)의 단부와 거의 일치하고 있으며, 다른 측면이 소스 전극(65) 또는 드레인 전극(66)의 단부와 거의일치하고 있다. 이 산화막(120)을 형성함으로써 마스크 정렬 정밀도가 향상되고, d21 및 d22가 종래보다 축소된다. 즉, 소스-드레인 영역 사이의 거리 및 소스-드레인 전극 사이의 거리를 단축하고, 또한 FET의 포화 전류값을 높이고, ON 저항값을 낮추고 있다.
여기서, 게이트 길이 Lg는 소스 영역(56)과 드레인 영역(57) 사이의 채널 영역(44)(동작층(52))에 있는 게이트 전극(69)의 길이를 말하며, 통상 단채널 효과가 발생하지 않는 0.5㎛로 설정된다. 게이트 폭 Wg는 소스 영역(56) 및 드레인 영역(57)을 따라 채널 영역(44)(동작층(52))에 있는 게이트 전극(69)의 폭(빗살 무늬의 총합)을 말하며, 본 실시예에서는 스위치 동작을 행하는 FET의 게이트 폭 Wg가 제1 실시예가 600㎛인 것을 500㎛로 축소하고, 분로 FET의 게이트 폭 Wg가 제1 실시예와 동일한 300㎛이다.
이와 같이 FET 자신의 게이트 폭 Wg를 작게 함으로써, FET의 OFF 용량을 감소시키는 것도 아이솔레이션을 향상시키는데 큰 효과가 있다. 그러나, 일반적으로는 FET의 게이트 폭 Wg를 600㎛로부터 500㎛로 작게 하면, 포화 전류값이 낮아지고, ON 저항값이 높아진다. 따라서, 게이트 폭 Wg를 축소해도 종래와 같은 포화 전류값, ON 저항값을 유지하기 위해서, 기본 소자로서의 FET의 능력을 향상시킬 필요가 있다. 본 실시예에서는 종래 Ti의 쇼트키 접합에 의한 게이트 전극인 것을, Pt를 매립한 게이트 전극의 FET로 한다.
게이트 전극(69)은 최하층부터, Pt/Mo/Ti/Pt/Au의 다층 증착 금속층이고, Pt층의 일부를 동작층에 매립한 전극 구조이다. 매립을 위한 열처리 후, 원래 최하층에 Pt가 있었던 부분은 주로 PtGa가 되고, GaAs에 Pt가 확산된 부분은 주로 PtAs2가 된다.
GaAs FET의 동작 영역과 쇼트키 접합을 형성하는 금속으로서, Pt는 Ti에 비하여 GaAs에 대한 배리어 높이가 높아, Ti로 쇼트키 접합을 형성하는 종래의 FET에 비하여 Pt 매립 게이트 FET는 높은 포화 전류값과 낮은 ON 저항값이 얻어진다. 또한, Pt 매립 게이트 FET는 게이트 전극의 일부를 채널 영역에 매립함으로써, 게이트 전극 바로 아래, 전류가 흐르는 부분이 채널 영역 표면으로부터 내려간다. 즉, 동작 영역은 미리 원하는 FET 특성이 얻어지도록 게이트 전극의 매설분을 고려하여 깊게 형성되어 있기 때문에, 표면 자연 공핍층 영역으로부터 벗어나, 결정이 양호한 저저항 영역을 전류가 흐르도록 하는 동작 영역의 설계로 되어 있다. 이상의 이유에 의해서도 Ti 게이트 FET에 비하여 Pt 매립 게이트 FET는 포화 전류값, ON 저항값이나 고주파 왜곡 특성이 대폭 개선된다.
또한, 본 실시예의 FET는 제1 실시예에 비하여, 게이트 전극 형성의 마스크 정렬 정밀도를 향상시키고, 제조 프로세스를 고안함으로써, 소스-드레인 사이의 거리를 단축하고, 기본 소자로서의 특성을 점점 향상시키고 있다. 그러나, 그렇게 하기 위해서, 제조 공정에서 소스 영역(56) 및 드레인 영역(57)이 되는 n+형 영역 상에 마스크 정렬용의 산화막(120)을 동시에 형성하고, 또한 게이트 전극(69)을 Pt층의 매립으로 형성하고 있다. 이 때문에, 후에 상세히 설명하겠지만, 제1 실시예에서 설명한 전극 패드(70) 및 배선(62)과 접촉하는 주변 n+형 영역(60, 61)을 형성할 수 없게 된다.
그 때문에, 칩 상의 1개의 전극 패드(70) 및 배선(62)이 되는 게이트 금속층(68)으로부터 기판에 연장되는 공핍층의 확대를 억제하기 위해서, 해당 게이트 금속층(68)과, FET나 다른 게이트 금속층(68)(다른 배선(62) 및 다른 전극 패드(70)), 불순물 확산 영역으로 이루어지는 저항 R1∼R4 중 어느 하나가 적어도 인접하는 부분, 또는 1개의 FET의 게이트 전극과, 게이트 금속층(68), 저항 R1∼R4가 적어도 인접하는 부분에, 고농도 불순물 영역(100b, 100c)을 형성한다. 게이트 금속층(68)과의 이격 거리는 4㎛ 정도이다.
또, 고농도 불순물 영역(100a∼100c)은 그 배치되는 장소를 명확히 하기 위해서 부호를 변경할 뿐이며, 본 실시예에서 아이솔레이션을 향상시키는 효과는 전부 동일한 구성 요소이다. 즉, 고농도 불순물 영역(100b, 100c)의 불순물 농도는 고농도 불순물 영역(100a)과 마찬가지로 1×1017㎝-3이상이다. 또한, 도시는 생략하지만, 이 고농도 불순물 영역(100b, 100c)에 금속 전극을 접속하고, 금속 전극을 GND에 접속하면, 아이솔레이션 향상에 효과적이다.
그 경우, 고농도 불순물 영역(100b, 100c)과, 금속 전극의 접속 방법은 도 4에 도시한 것과 마찬가지이므로, 설명은 생략한다. 또한, 칩 상의 배치가 가능하면, 이 금속 전극(200)에 GND 전위 또는 DC 전위가 인가되는 전극 패드를 접속하거나, 그 일부를 금속 전극으로 이용하면 아이솔레이션을 보다 향상시킬 수 있다.
본 실시예에서도, 근접하는 FET 사이에 고농도 영역(100a)을 형성함으로써,아이솔레이션을 향상시키고, 각 FET 사이의 이격 거리를 대폭 저감시킬 수 있다.
또한, FET를 형성하기 위해서 마스크 정렬용의 산화막(120)을 형성함으로써, 게이트 전극(69)과 소스 영역(56) 또는 드레인 영역(57)과의 마스크 오정합에 최대 0.1㎛ 확보하면 되고, 종래에는 0.2㎛ 확보해야 했기 때문에, 그 차 0.1㎛만큼, 게이트 전극(69)과 소스 영역(56) 또는 드레인 영역(57)간 거리(d22)를 단축할 수 있다. 구체적으로는, 소스 영역(56) 및 드레인 영역(57)과 게이트 전극(69)간 거리를 0.6㎛로부터 0.5㎛로 단축할 수 있고, 또한 마찬가지의 이유에 의해 소스 영역(56)단-소스 전극(65)단 거리 및 드레인 영역(57)단-드레인 전극(66)단 거리(d21)를 0.4㎛로부터 0.3㎛로 단축할 수 있다.
즉, 소스 영역(56), 드레인 영역(57)과 게이트 전극(69)의 마스크 정렬 정밀도를 향상시켜, 소스 영역(56), 드레인 영역(57)과 게이트 전극(69)의 거리를 각각 0.1㎛ 단축하고, 소스 영역(56)과 소스 전극(65) 사이, 드레인 영역(57)과 드레인 전극(66) 사이의 마스크 정렬 정밀도를 향상시켜, 소스 영역(56)단-소스 전극(65)단 거리 및 드레인 영역(57)단-드레인 전극(66)단 거리를 각각 0.1㎛ 단축하여, 전체적으로 소스 전극-드레인 전극간 거리를 0.4㎛ 단축할 수 있기 때문에, 포화 전류값의 향상 및 ON 저항값의 저감을 실현할 수 있다. 이 효과와 상술한 Ti 쇼트키 게이트 FET로부터 Pt 매립 게이트 FET에의 변경의 효과를 합쳐, 스위치 동작을 행하는 FET의 게이트 폭 Wg를 500㎛로 저감해도, 종래대로의 포화 전류값 및 ON 저항값을 확보할 수 있게 되어, 게이트 폭 Wg 저감에 의한 아이솔레이션 향상에 크게 기여하고 있다.
또한, FET의 기본 소자로서의 성능을 향상시키기 위해서, 그 제조 프로세스 상 전극 패드(70) 및 배선(62)의 아래에 형성되어 있던 주변 n+형 영역(60, 61)을 형성할 수 없게 되지만, 전극 패드(70) 및 배선(62)의 근방에 고농도 불순물 영역(100)을 형성함으로써, 종래대로의 소정의 아이솔레이션을 확보할 수 있다.
다음으로, 제2 실시예에 나타낸 스위치 회로 장치의 제조 방법을, 도 7 내지 도 12를 참조하여 설명한다.
또, 여기서는 하나의 전극 패드에 대하여 설명한다. 예를 들면, 이하의 제조 방법에 의해, 도 1에 도시한 스위치 회로 장치를 제조하는 경우, 공통 입력 단자용의 전극 패드, 제1 및 제2 제어 단자용의 전극 패드, 제1 및 제2 출력 단자용의 전극 패드는 전부 마찬가지로 형성된다. 또, 고농도 불순물 영역(100a∼100c)은 동일 구성 요소로서, 그 배치도 다양하므로, 이하 고농도 불순물 영역(100)으로서 설명한다.
본 발명은 기판(51) 표면에 동작층(52)을 형성하는 공정과, 상기 동작층(52)에 접하여 소스 및 드레인 영역(56, 57)을 형성하고, 동시에 기판과 쇼트키 접합을 형성하는 게이트 금속층(68)이 형성되는 영역의 근방에 고농도 불순물 영역(100)을 형성하는 공정과, 상기 소스 영역(56) 및 드레인 영역(57)과 상기 고농도 불순물 영역(100) 상에 산화막(120)을 형성하는 공정과, 상기 산화막(120)에 마스크를 정합하여 상기 소스 및 드레인 영역(56, 57)에 제1층째 전극으로서의 오믹 금속층(64)을 부착하여, 제1 소스 및 제1 드레인 전극(65, 66)을 형성하는 공정과,상기 산화막(120)에 마스크를 정합하여 상기 기판 표면에 제2층째 전극으로서의 게이트 금속층(68)을 부착하여, 게이트 전극(69) 및 제1 전극 패드(70) 및 배선(62)을 형성하는 공정과, 상기 제1 소스 및 제1 드레인 전극(65, 66)과 상기 제1 전극 패드(70) 상에 제3층째 전극으로서의 패드 금속층(74)을 부착하여, 제2 소스 및 제2 드레인 전극(75, 76)과 제2 전극 패드(77)를 형성하는 공정으로 구성된다.
제1 공정: 우선, 도 7에 도시한 바와 같이, 기판(51) 표면에 동작층(52)을 형성한다.
즉, GaAs 등으로 형성되는 화합물 반도체 기판(51) 전면을 약 100Å 내지 200Å의 두께의 스루 이온 주입용 실리콘 질화막(53)으로 피복한다. 다음으로, 칩의 최외주 또는 소정의 영역의 GaAs를 에칭하여 정합 마크(도시 생략)를 형성하고, 예정된 동작층(52) 상의 레지스트층(54)을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층(54)을 마스크로 하여 예정된 동작층(52)에 동작층을 선택하기 위해서 p-형을 공급하는 불순물(24Mg+)의 이온 주입 및 n형을 공급하는 불순물(29Si+)의 이온 주입을 행한다. 그 결과, 비도핑의 기판(51)에는 p-형 영역(55), 그 위에 n형 동작층(52)이 형성된다. 다음으로, 어닐링용 실리콘 질화막을 약 500Å을 피착한다.
제2 공정: 다음으로, 도 8에 도시한 바와 같이 상기 동작층(52)에 접하여 소스 및 드레인 영역(56, 57)을 형성하고, 동시에 기판과 쇼트키 접합을 형성하는 쇼트키 금속층의 근방에 고농도 불순물 영역(100)을 형성한다.
전공정에서 이용한 레지스트층(54)을 제거하여, 새롭게 예정된 소스 영역(56), 드레인 영역(57), 예정된 쇼트키 금속층이 형성되는 근방의 레지스트층(58)을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 쇼트키 금속층은, 반절연 기판과 쇼트키 접합을 형성하는 게이트 전극 및 배선, 전극 패드의 최하층이 되는 금속층(이하, 게이트 금속층이라고 함)이므로, 예정된 배선(62) 및 예정된 전극 패드(70) 부분의 근방이 노출된다.
계속해서, 이 레지스트층(58)을 마스크로 하여 예정된 소스 영역(56) 및 드레인 영역(57), 예정의 고농도 불순물 영역(100)의 기판 표면에 n형을 공급하는 불순물(29Si+)의 이온 주입을 행한다. 이에 의해, n+형의 소스 영역(56) 및 드레인 영역(57)을 형성하고, 동시에 고농도 불순물 영역(100)을 형성한다. 고농도 불순물 영역(100)은 소정의 아이솔레이션을 확보하기 위해서, 게이트 금속층이, 다른 게이트 금속층 또는 불순물 영역과 인접하는 영역에, 적어도 형성된다. 또한, 고농도 불순물 영역(100)은 게이트 금속층의 단부로부터 4㎛ 정도 이격한 기판 표면에 형성된다. 칩의 최외주 또는 마스크의 소정의 영역에 이후의 공정에서 마스크 정렬을 위한 정합 마크용에 레지스트(58)가 제거되고 있다.
도 8의 단면도에서는 고농도 불순물 영역(100)이 FET의 채널 영역(44), 예정된 배선(62), 예정된 전극 패드층(70)의 근방에서 각각을 분리하도록 형성되는 도면을 도시하고 있다. 그러나, 실제로는 도 5에 도시한 바와 같이, 1개의 FET의 게이트 전극(69)이 다른 FET와 인접하는 영역(고농도 불순물(100a))이나, 전극패드(70) 및 배선(62)이 되는 게이트 금속층이, FET, 다른 전극 패드(70) 및 배선(62), 불순물 영역으로 이루어지는 저항 R1∼R4 중 어느 하나와 적어도 인접하는 영역(고농도 불순물(100b))의 게이트 금속층의 근방에 형성된다.
GaAs 기판 위에 쇼트키 접합을 형성하는 금속층(본 실시예에서는 게이트 금속층)을 직접 형성하면, 고주파 신호에 따른 공핍층 거리의 변화에 의해, 공핍층이 인접하는 다른 게이트 금속층, FET, 저항(불순물 영역)까지 도달하는 경우, 그곳에서 고주파 신호의 누설이 발생되는 것을 생각할 수 있다.
그러나, 게이트 금속층의 근방의 기판(51) 표면에 n+형의 고농도 불순물 영역(100)이 형성되면, 불순물이 도핑되지 않는 기판(51)(반절연성이지만, 기판 저항값은 1×107∼1×108Ω·㎝) 표면과 달리, 불순물 농도가 높아진다(이온종 29Si+이며 농도는 1∼5×1018㎝-3). 이에 따라 게이트 금속층과 기판(51)은 분리되고, 공핍층이 신장되지 않으므로, 인접하는 다른 게이트 금속층, FET, 저항과는 서로의 이격 거리를 대폭 근접하여 형성할 수 있게 된다.
제3 공정: 다음으로, 도 9에 도시한 바와 같이, 상기 소스 영역(56) 및 드레인 영역(57)과 상기 고농도 불순물 영역(100) 상에 산화막(120)을 형성한다. 고농도 불순물 영역(100)을 형성한 레지스트(58)를 남긴 채, 전면에 산화막(120)을 퇴적한다(도 9의 (a)). 그 후, 리프트 오프에 의해 레지스트(58)를 제거함으로써, 소스 영역(56) 및 드레인 영역(57)과 고농도 불순물 영역(100) 상에 산화막(120)이 남겨진다(도 9의 (b)). 정합 마크용에 레지스트(54)를 제거한 부분에도산화막(120)이 남겨져, 이들 산화막(120)을 이후의 공정에서 정합 마크(13)로 이용한다. 다음으로, 이온 주입된 p-영역, n형 동작층, 소스 영역, 드레인 영역 및 고농도 불순물 영역이 되는 n+형 영역의 활성화 어닐링을 행한다.
제4 공정: 또한, 도 10에 도시한 바와 같이 산화막(120)에 마스크를 정합하여 상기 소스 및 드레인 영역(56, 57)에 제1층째 전극으로서의 오믹 금속층(64)을 부착하여 제1 소스 및 제1 드레인 전극(65, 66)을 형성한다.
우선, 새로운 레지스트(63)를 형성하여, 예정된 제1 소스 전극(65) 및 제1 드레인 전극(66)을 형성하는 부분을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다(도 10의 (a)). 노출된 산화막(120)과 그 하층의 실리콘 질화막(53)을 CF4플라즈마에 의해 제거하여, 소스 영역(56) 및 드레인 영역(57)을 노출하고(도 10의 (b)), 이어서 오믹 금속층(64)이 되는 AuGe/Ni/Au의 3층을 순차적으로 진공 증착하여 적층한다(도 10의 (c)). 그 후, 레지스트층(63)을 제거하여, 리프트 오프에 의해 소스 영역(56) 및 드레인 영역(57) 상에 컨택트한 제1 소스 전극(65) 및 제1 드레인 전극(66)을 남긴다. 이어서, 합금화 열처리에 의해 제1 소스 전극(65)과 소스 영역(56) 및 제1 드레인 전극(66)과 드레인 영역(57)의 오믹 접합을 형성한다(도 10의 (d)).
종래는 GaAs를 에칭한 정합 마크를 이용하여, 동작층(52) 형성, 소스 드레인 영역(56, 57) 형성, 소스 드레인 전극(65, 66) 형성 공정을 행하고 있으며, 마스크 얼라이너의 정합 정밀도가 0.1㎛이므로, 소스 영역(56)과 소스 전극(65) 사이, 드레인 영역(57)과 드레인 전극(66)간의 마스크 정렬 오차가, 최대 0.2㎛로 되어 있었다. 소스 영역(56)단-소스 전극(65)단 사이 거리 및 드레인 영역(57)단-드레인 전극(66)단 사이 거리(도 3의 d11 참조)는 0.2㎛가 내압의 한계이므로, 오정합을 고려하여 설계 중심에서 0.4㎛의 이격 거리를 확보하지 않으면 안되었다. 그러나, 본 실시예마다, 정합 마크(130) 형성과 동시에 소스 영역(56) 및 드레인 영역(57) 상에 산화막(120)을 남김으로써, 소스 영역 및 드레인 영역과 소스 전극 및 드레인 전극을 직접 마스크 정렬할 수 있으므로, 소스 영역(56)단-소스 전극(65)단 사이 거리 및 드레인 영역(57)단-드레인 전극(66)단 사이 거리(도 6의 d21 참조)를 단축할 수 있다. 즉, 소스 영역(56)과 소스 전극(65) 사이, 드레인 영역(57)과 드레인 전극(66) 간의 마스크 오정합은 최대 0.1㎛로 억제할 수 있으므로, 설계 중심에서 0.3㎛의 이격 거리를 확보하면 된다.
제5 공정: 또한, 도 11에 도시한 바와 같이 산화막(120)에 마스크를 정합하여 상기 기판 표면에 제2층째 전극으로서의 게이트 금속층(68)을 부착하여 게이트 전극(69) 및 제1 전극 패드(70) 및 배선(62)을 형성한다. 우선, 도 11의 (a)에서는 예정된 게이트 전극(69), 전극 패드(70) 및 배선(62) 부분을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행하고, 예정된 게이트 전극(69), 전극 패드(70) 및 배선(62) 부분으로부터 노출된 실리콘 질화막(53)을 드라이 에칭하여, 예정된 게이트 전극(69) 부분의 동작층(52)을 노출시키고, 예정된 배선(62) 및 예정된 전극 패드(70) 부분의 기판(51)을 노출시킨다. 예정된 게이트 전극(69) 부분의 개구부는 0.5㎛로 하여 미세화된 게이트 전극(69)을 형성할 수 있도록 한다.
다음으로, 도 11의 (b)에서는 동작층(52) 및 노출된 기판(51)에 제2층째 전극으로서의 게이트 금속층(68)을 부착하여 게이트 전극(69), 배선(62) 및 제1 전극 패드(70)를 형성한다. 즉, 기판(51)에 제2층째 전극으로서의 게이트 금속층(68)이 되는 Pt/Mo/Ti/Pt/Au의 5층을 순차적으로 진공 증착하여 적층한다.
그 후, 도 11의 (c)에 도시한 바와 같이 레지스트층(67)을 제거하여 리프트 오프에 의해 동작층(52)에 컨택트하는 게이트 길이 0.5㎛의 게이트 전극(69)과, 제1 전극 패드(70) 및 배선(62)을 형성하여, Pt를 매립하는 열처리를 실시한다. 이에 의해, 게이트 전극(69)은 기판과의 쇼트키 접합을 유지한 채 동작층(52)에 일부가 매설된다. 여기서, 이 경우의 동작층(52)의 깊이는 제1 공정에서 동작층(52)을 형성하는 경우에, 이 게이트 전극(69)의 매립분을 고려하여, 원하는 FET 특성을 얻을 수 있도록 깊게 형성한다.
동작층(52) 표면(예를 들면, 표면으로부터 500Å 정도)은 자연 공핍층이 발생하거나, 결정이 불균일한 영역 등으로 전류가 흐르지 않아, 채널로서는 유효하지 않다. 게이트 전극(69)의 일부를 채널 영역(52)에 매립함으로써, 게이트 전극(69) 바로 아래의 전류가 흐르는 부분이 채널 영역(52) 표면으로부터 내려간다. 채널 영역(52)은 미리 원하는 FET 특성이 얻어지도록 게이트 전극(69)의 매설분을 고려하여 깊게 형성되어 있기 때문에, 채널로서 유효하게 활용할 수 있다. 구체적으로는, 전류 밀도, 채널 저항이나 고주파 왜곡 특성이 대폭 개선되는 이점을 갖는다.
여기서, 게이트 전극(69) 형성의 마스크도, 정합 마크(130)를 이용한다. 즉, 소스, 드레인 영역과 게이트 전극을 직접 마스크 정렬한다. 이에 의해, 게이트 전극(69)과 소스 영역(56) 또는 드레인 영역(57)과의 오정합은, 즉 마스크 얼라이너의 정합 정밀도와 동등하게 되고, 최대 0.1㎛로 억제할 수 있다. 종래에서는 별도로 GaAs를 에칭함으로써 형성한 정합 마크를 통하여 간접적으로 게이트 전극(69)과 소스 영역(56) 또는 드레인 영역(57)을 마스크 정렬하고 있기 때문에, 게이트 전극(69)과 소스 영역(56) 또는 드레인 영역(57)의 오정합은, 마스크 얼라이너의 정합 정밀도가 0.1㎛이므로, 최대 0.2㎛가 된다. 소스 영역(56) 및 드레인 영역(57)과 게이트 전극(69) 사이는, 최저 0.4㎛ 이격하지 않으면 소정의 내압을 확보할 수 없어, 마스크 정렬 오차에 따른 생산 편차를 고려하여 설계 중심에서 0.6㎛의 이격 거리를 확보할 필요가 있었지만, 본 실시예에 따르면 설계 중심에서 0.5㎛ 확보하면 된다(도 3, 도 6 참조).
여기서, 산화막(120)은 소스 영역(56), 드레인 영역(57)과 동시에 형성되는 고농도 불순물 영역(100) 상에도 형성되는 것이다. 즉, 종래와 같이 전극 패드(70)나 배선(62) 하의 전면(또는 주변부)에 아이솔레이션의 향상을 위한 고농도 불순물 영역(100)을 형성하면, 게이트 금속층(68)은 산화막(120) 상에 퇴적하게 된다. 특히, 본 실시예에서는 FET의 기본 성능을 향상시키시 위해서, Pt의 매립에 의해 게이트 전극(69)을 형성하고 있다. 즉, 산화막(120) 상에 Pt를 배치하게 되지만, 산화막(120)과 Pt는 접착 강도가 약하여, 게이트 금속층(68)이 산화막(120)으로부터 벗어나는 문제가 발생한다.
따라서, 도 5 및 도 11의 (c)에 도시한 바와 같이, 전극 패드(70)나 배선(62)과는 접촉시키지 않고, 인접하는 다른 게이트 금속층, FET, 불순물 영역과의 사이에 고농도 불순물 영역(100)을 배치하는 것으로 하였다. 이에 의해, 게이트 금속층으로부터 기판에 확대되는 공핍층이, 인접하는 다른 게이트 금속층, FET, 불순물 영역으로 도달하는 것을 억제할 수 있다.
즉, FET로서의 기본 성능을 향상할 수 있는 제조 방법으로, 전극 패드(70) 및 배선(62)을 구성하는 게이트 금속층으로부터의 공핍층의 확대를, 근방에 형성한 고농도 불순물 영역(100)에 의해 억제할 수 있어, 고주파 신호의 누설을 방지할 수 있는 것이다.
제7 공정: 또한, 제1 소스 및 제1 드레인 전극(65, 66)과 상기 제1 전극 패드(70) 상에 제3층째 전극으로서의 패드 금속층(74)을 부착하여 제2 소스 및 제2 드레인 전극(75, 76)과 제2 전극 패드(77)를 형성한다.
게이트 전극(69), 배선(62) 및 제1 전극 패드(70)를 형성한 후, 게이트 전극(69) 주변의 동작층(52)을 보호하기 위해서, 기판(51) 표면은 실리콘 질화막으로 이루어지는 패시베이션막(72)으로 피복된다. 이 패시베이션막(72) 상에 포토리소그래피 프로세스를 행하여, 제1 소스 전극(65), 제1 드레인 전극(66), 게이트 전극(69) 및 제1 전극 패드(70)와의 컨택트부에 대하여 선택적으로 레지스트의 창 개방을 행하여, 그 부분의 패시베이션막(72)을 드라이 에칭한다. 그 후, 레지스트층(71)은 제거된다(도 12의 (a)).
또한, 기판(51) 전면에 새로운 레지스트층(73)을 도포하여 포토리소그래피 프로세스를 행하고, 예정된 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 전극 패드(77) 상의 레지스트를 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 이어서, 제3층째 전극으로서의 패드 금속층(74)이 되는 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층하여, 제1 소스 전극(65), 제1 드레인 전극(66) 및 제1 전극 패드(70)에 컨택트하는 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 전극 패드(77)가 형성된다(도 12의 (b)). 패드 금속층(74)의 다른 부분은 레지스트층(73) 상에 부착되므로, 레지스트층(73)을 제거하여 리프트 오프에 의해 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 전극 패드(77) 만을 남기고, 나머지는 제거된다. 또, 일부의 배선 부분은 이 패드 금속층(74)을 이용하여 형성되므로, 당연히 그 배선 부분의 패드 금속층(74)은 남겨진다(도 12의 (c)).
이들 배치예는 일례이고, 전극 패드(70)에 인가되는 고주파 신호를 기판(51)을 통하여 배선(62)에 전달하는 것을 방지하는 배치이면 된다.
이상, 본 명세서에서는 게이트 전극(69)이 화합물 반도체 기판에 형성한 채널 영역(동작층(52)) 및, 채널 영역으로부터 연장되어 화합물 반도체 기판 표면과 쇼트키 접합을 형성하고 있는 경우 또는 게이트 금속층(68)이 화합물 반도체 기판에 쇼트키 접합을 형성하는 경우를 예로 들어 설명하였다. 그러나, 이에 한정되하지 않고, 반절연 기판과 금속층이 쇼트키 접합을 형성하는 경우나, 예를 들면 실리콘 반도체 기판에 형성한 절연화층과 금속층이 쇼트키 접합을 형성하는 경우도 마찬가지의 효과가 얻어진다. 반절연 기판의 경우, 불순물 농도가 1×1014㎝-3이하이고, 저항율은 1×106Ω·㎝ 이상이면, 어떠한 기판이어도 되고, 반도체 기판에 이온 주입함으로써 절연화한 절연화층인 경우, 절연화층의 저항율은 1×103Ω·㎝ 이상으로 한다.
이상 상세하게 설명한 바와 같이, 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.
게이트 전극과 인접하는 FET 사이에 고농도 불순물 영역을 형성함으로써, 아이솔레이션을 향상시킬 수 있다. 게이트 금속층의 아래에 주변 n+형 영역을 형성하는 종래의 방법에서는 빗살 형상의 게이트 전극 중, 한데 묶인 측과 반대의 채널 영역으로부터 돌출된 앞족 부분의 아래에 형성할 수 없었다. 그러나, 본 발명에 따르면, 게이트 전극의 근방에, 적어도 다른 FET, 게이트 금속층, 불순물 영역과 인접하는 부분에 고농도 불순물 영역을 배치함으로써, 기판에 확대되는 공핍층에 의한 고주파 신호의 누출을 방지할 수 있다.
또한, 게이트 금속층이 되는 패드 및 배선의 근방에 형성함으로써, 패드 및 배선으로부터의 공핍층의 확대도 억제할 수 있다.
또한, 소스 영역 및 드레인 영역으로서의 n+형 영역과 게이트 마스크를 직접 마스크 정렬함으로써, n+영역과 게이트의 정합 오차는 최대 0.1㎛가 된다. 즉, 마스크 정렬 오차에 따른 생산 편차를 고려해도 n+형 영역과 게이트 전극의 거리는 0.6㎛로부터 0.5㎛로 줄일 수 있어, 그 만큼 FET의 포화 전류값을 높이고, ON 저항값을 낮출 수 있다. n+형 영역단과 오믹 전극(소스 전극이나 드레인 전극)단의 거리도 완전히 동일한 이유에 의해 설계값을 0.4㎛로부터 0.3㎛로 줄일 수 있어, 그 만큼 FET의 포화 전류값을 높이고, ON 저항값을 낮출 수 있다.
또한, 상기한 것 외에 게이트 전극 금속을 채널에 매립함으로써 FET의 기본 성능을 보다 향상시킬 수 있기 때문에, 종래와 동등한 특성으로 게이트 폭 Wg를 500㎛로 할 수 있어, 용량 저감에 따른 아이솔레이션 향상의 이점도 갖는다.
소스 및 드레인 영역이나 고농도 불순물 영역 형성 공정과 연속하여 산화막에 의한 정합 마크 형성 공정을 행하면, n+영역 상에는 산화막이 남기 때문에, 종래와 같이 게이트 전극과 동시에 형성되는 배선이나 전극 패드를 n+영역 상에 형성하면, Pt 매립 게이트의 경우, 배선이나 전극 패드의 최하층의 Pt와, n+영역 상의 산화막의 접착 강도가 약해질 우려가 있지만, 본 실시예에서는 패드 및 배선과 고농도 불순물은 접촉하지 않고, 근방에 배치되므로, 접착 강도가 약해지는 문제는 발생하지 않고 공핍층의 확대를 억제할 수 있다.

Claims (21)

  1. 반절연 기판 상, 또는 반도체 기판의 절연화층 상에 있으며, 상기 반절연 기판, 또는 반도체 기판의 절연화층과 쇼트키 접합을 형성하는 금속층 및 불순물 확산 영역을 복수 집적화한 반도체 장치로서,
    1개의 상기 금속층은, 다른 금속층 또는 불순물 확산 영역과 적어도 인접하는 영역의 근방에 고농도 불순물 영역을 형성하고, 상기 1개의 금속층으로부터 상기 기판에 연장되는 공핍층의 확대를 억제하는 것을 특징으로 하는 반도체 장치.
  2. 반절연 기판, 또는 반도체 기판 상에 형성한 채널 영역과, 상기 채널 영역 표면과 오믹 접합을 형성하는 소스 전극 및 드레인 전극과, 상기 채널 영역 및 상기 반절연 기판 또는 반도체 기판의 절연화층과 쇼트키 접합을 형성하는 게이트 전극으로 이루어지는 FET를 복수 집적화한 반도체 장치로서,
    1개의 상기 FET의 게이트 전극은, 다른 상기 FET와 적어도 인접하는 영역의 근방에 고농도 불순물 영역을 형성하고, 상기 1개의 FET의 게이트 전극으로부터 상기 반절연 기판 또는 반도체 기판의 절연화층에 연장되는 공핍층의 확대를 억제하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 1개의 FET와 상기 다른 FET의 이격 거리를 소정의 아이솔레이션을 확보할 수 있는 한계까지 근접하여 배치하는 것을 특징으로 하는 반도체 장치.
  4. 반절연 기판, 또는 반도체 기판 상에 형성한 채널 영역과, 상기 채널 영역 표면과 오믹 접합을 형성하는 소스 전극 및 드레인 전극과, 상기 채널 영역 및 상기 반절연 기판 또는 반도체 기판의 절연화층과 쇼트키 접합을 형성하는 게이트 전극으로 이루어지는 복수의 FET와, 상기 반절연 기판 또는 반도체 기판의 절연화층과 쇼트키 접합을 형성하는 금속층으로 이루어지는 배선 및 각 전극 패드와, 불순물 확산 영역으로 이루어지는 접속 수단을 집적화한 반도체 장치로서,
    1개의 상기 FET의 게이트 전극은, 상기 금속층, 상기 접속 수단 중 어느 하나와 적어도 인접하는 영역의 근방에 고농도 불순물 영역을 형성하고, 상기 1개의 FET의 게이트 전극으로부터 상기 반절연 기판, 또는 반도체 기판의 절연화층에 연장되는 공핍층의 확대를 억제하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 1개의 FET 게이트 전극과, 상기 금속층 및 상기 접속 수단 중 어느 하나와의 이격 거리를 소정의 아이솔레이션을 확보할 수 있는 한계까지 근접하여 배치하는 것을 특징으로 하는 반도체 장치.
  6. 반절연 기판, 또는 반도체 기판 상에 형성한 채널 영역과, 상기 채널 영역 표면과 오믹 접합을 형성하는 소스 전극 및 드레인 전극과, 상기 채널 영역 및 상기 반절연 기판 또는 반도체 기판의 절연화층과 쇼트키 접합을 형성하는 게이트 전극으로 이루어지는 복수의 FET와, 상기 반절연 기판, 또는 반도체 기판의 절연화층과 쇼트키 접합을 형성하는 금속층으로 이루어지는 배선 및 각 전극 패드와, 불순물 확산 영역으로 이루어지는 접속 수단을 집적화한 반도체 장치로서,
    1개의 상기 금속층은, 상기 FET, 상기 다른 금속층, 상기 접속 수단 중 어느 하나와 적어도 인접하는 영역의 근방에 고농도 불순물 영역을 형성하고, 상기 1개의 금속층으로부터 상기 반절연 기판 또는 반도체 기판의 절연화층에 연장되는 공핍층의 확대를 억제하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 1개의 금속층과, 상기 FET, 상기 다른 금속층, 상기 접속 수단 중 어느 하나와의 이격 거리를 소정의 아이솔레이션을 확보할 수 있는 한계까지 근접하여 배치하는 것을 특징으로 하는 반도체 장치.
  8. 제2항 또는 제4항 또는 제6항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은, 그 주위를 제1 절연막으로 덮고 그 위에 제2 절연막이 상기 양 전극을 따라 배치되는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 절연막의 1개의 측면은 상기 소스 영역 또는 상기 드레인 영역의 단부와 거의 일치하고 있으며, 상기 제2 절연막의 다른 측면은 상기 소스 전극 및 상기 드레인 전극의 단부와 거의 일치하는 것을 특징으로 하는 반도체 장치.
  10. 제1항 또는 제2항 또는 제4항 또는 제6항에 있어서,
    상기 절연화층은 이온 주입에 의해 절연화한 영역인 것을 특징으로 하는 반도체 장치.
  11. 제1항 또는 제2항 또는 제4항 또는 제6항에 있어서,
    상기 절연화층의 저항율은 1×103Ω·㎝ 이상인 것을 특징으로 하는 반도체 장치.
  12. 제1항 또는 제2항 또는 제4항 또는 제6항에 있어서,
    상기 반절연 기판의 불순물 농도는 1×1014㎝-3이하인 것을 특징으로 하는 반도체 장치.
  13. 제1항 또는 제2항 또는 제4항 또는 제6항에 있어서,
    상기 반절연 기판의 저항율은 1×106Ω·㎝ 이상인 것을 특징으로 하는 반도체 장치.
  14. 제1항 또는 제2항 또는 제4항 또는 제6항에 있어서,
    상기 반절연 기판은 화합물 반도체 기판인 것을 특징으로 하는 반도체 장치.
  15. 제1항 또는 제2항 또는 제4항 또는 제6항에 있어서,
    상기 고농도 불순물 영역의 불순물 농도는 1×1017㎝-3이상인 것을 특징으로 하는 반도체 장치.
  16. 제1항 또는 제2항 또는 제4항 또는 제6항에 있어서,
    상기 고농도 불순물 영역은 DC 전위, 또는 GND 전위, 또는 고주파 GND 전위의 전극 패드에 접속되는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 고농도 불순물 영역은 금속 전극과 오믹 접속하고, 상기 금속 전극은 DC 전위, 또는 GND 전위, 또는 고주파 GND 전위의 전극 패드에 접속되는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서,
    상기 고농도 불순물 영역은 적어도 일부가 금속 전극과 쇼트키 접속하고, 상기 금속 전극은 DC 전위, 또는 GND 전위, 또는 고주파 GND 전위의 전극 패드에 접속되는 것을 특징으로 하는 반도체 장치.
  19. 제16항에 있어서,
    상기 고농도 불순물 영역은 상기 반절연 기판을 협지하여 상기 금속 전극과 접속하고, 상기 금속 전극이 상기 반절연 기판, 또는 반도체 기판의 절연화층과 쇼트키 접합하며, 금속 전극은 DC 전위, 또는 GND 전위, 또는 고주파 GND 전위의 전극 패드에 접속되는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 고농도 불순물 영역과 상기 금속 전극과의 이격 거리는 0㎛∼10㎛인 것을 특징으로 하는 반도체 장치.
  21. 제16항에 있어서,
    상기 고농도 불순물 영역은 금속 전극을 포함하고, 상기 금속 전극은 DC 전위, 또는 GND 전위, 또는 고주파 GND 전위가 인가되는 본딩 패드의 일부인 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100742067B1 (ko) * 2004-06-14 2007-07-23 산요덴키가부시키가이샤 반도체 장치

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049667B2 (en) * 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
JP4846239B2 (ja) * 2002-12-13 2011-12-28 エイチアールエル ラボラトリーズ，エルエルシー ウェル注入を用いた集積回路の改変
JP2005340550A (ja) 2004-05-28 2005-12-08 Sanyo Electric Co Ltd 半導体装置
US20060157748A1 (en) * 2005-01-20 2006-07-20 Nui Chong Metal junction diode and process
JP5112620B2 (ja) * 2005-05-31 2013-01-09 オンセミコンダクター・トレーディング・リミテッド 化合物半導体装置
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
KR101565750B1 (ko) * 2009-04-10 2015-11-05 삼성전자 주식회사 고감도 이미지 센서
JP5771350B2 (ja) 2009-04-28 2015-08-26 レノボ・イノベーションズ・リミテッド（香港） 携帯型電子機器のケース構造、携帯型電子機器及びその製造方法
US9871512B2 (en) * 2014-08-29 2018-01-16 Skyworks Solutions, Inc. Switch stand-by mode isolation improvement

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59232467A (ja) * 1983-06-16 1984-12-27 Toshiba Corp ガ−ドリング付きシヨツトキ−バリヤ−ダイオ−ド
US5439849A (en) * 1994-02-02 1995-08-08 At&T Corp. Encapsulation techniques which include forming a thin glass layer onto a polymer layer
US6580107B2 (en) * 2000-10-10 2003-06-17 Sanyo Electric Co., Ltd. Compound semiconductor device with depletion layer stop region

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100742067B1 (ko) * 2004-06-14 2007-07-23 산요덴키가부시키가이샤 반도체 장치

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