JP2002231898A - 化合物半導体スイッチ回路装置 - Google Patents
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Abstract
(57)【要約】
【課題】化合物半導体スイッチ回路装置では、挿入損失
(Insertion Loss)をできるだけ小さくするためにゲート
幅Ｗｇを大きく取り、ＦＥＴのオン抵抗を引き下げる設
計手法が採用されていた。またパッドと隣接する配線層
の離間距離も２０μｍ以上を取っていた。 【解決手段】２．４ＧＨｚ以上の高周波数帯でシャント
ＦＥＴを省いてアイソレーション(Isolation)を確保す
る設計に着目し、今までのＦＥＴのオン抵抗の低減を二
義的に考える。すなわち、化合物半導体スイッチ回路装
置において、スイッチ用のＦＥＴのゲート幅を７００μ
ｍ以下に設定してそのサイズを小さくするとともに、配
線層４２の下に高濃度領域４０を設けて高周波信号の結
合と耐圧の確保が小さいスペースで行う。この結果、チ
ップサイズを大幅に小さくできる。
(Insertion Loss)をできるだけ小さくするためにゲート
幅Ｗｇを大きく取り、ＦＥＴのオン抵抗を引き下げる設
計手法が採用されていた。またパッドと隣接する配線層
の離間距離も２０μｍ以上を取っていた。 【解決手段】２．４ＧＨｚ以上の高周波数帯でシャント
ＦＥＴを省いてアイソレーション(Isolation)を確保す
る設計に着目し、今までのＦＥＴのオン抵抗の低減を二
義的に考える。すなわち、化合物半導体スイッチ回路装
置において、スイッチ用のＦＥＴのゲート幅を７００μ
ｍ以下に設定してそのサイズを小さくするとともに、配
線層４２の下に高濃度領域４０を設けて高周波信号の結
合と耐圧の確保が小さいスペースで行う。この結果、チ
ップサイズを大幅に小さくできる。
Description
【０００１】
【発明の属する技術分野】本発明は、特に高周波スイッ
チング用途に用いられる化合物半導体スイッチ回路装
置、特に２．４ＧＨｚ帯以上に用いる化合物半導体スイ
ッチ回路装置に関する。
チング用途に用いられる化合物半導体スイッチ回路装
置、特に２．４ＧＨｚ帯以上に用いる化合物半導体スイ
ッチ回路装置に関する。
【０００２】
【従来の技術】携帯電話等の移動体用通信機器では、Ｇ
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
【０００３】図７（Ａ）は、ＧａＡｓ ＦＥＴの断面図
を示している。ノンドープのＧａＡｓ基板１の表面部分
にＮ型不純物をドープしてＮ型のチャネル領域２を形成
し、チャネル領域２表面にショットキー接触するゲート
電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面
にオーミック接触するソース・ドレイン電極４、５を配
置したものである。このトランジスタは、ゲート電極３
の電位によって直下のチャネル領域２内に空乏層を形成
し、もってソース電極４とドレイン電極５との間のチャ
ネル電流を制御するものである。
を示している。ノンドープのＧａＡｓ基板１の表面部分
にＮ型不純物をドープしてＮ型のチャネル領域２を形成
し、チャネル領域２表面にショットキー接触するゲート
電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面
にオーミック接触するソース・ドレイン電極４、５を配
置したものである。このトランジスタは、ゲート電極３
の電位によって直下のチャネル領域２内に空乏層を形成
し、もってソース電極４とドレイン電極５との間のチャ
ネル電流を制御するものである。
【０００４】図７（Ｂ）は、ＧａＡｓ ＦＥＴを用いた
ＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物
半導体スイッチ回路装置の原理的な回路図を示してい
る。
ＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物
半導体スイッチ回路装置の原理的な回路図を示してい
る。
【０００５】第１と第２のＦＥＴ１、ＦＥＴ２のソース
（又はドレイン）が共通入力端子ＩＮに接続され、各Ｆ
ＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第
１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、
そして各ＦＥＴのドレイン（又はソース）が第１と第２
の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものであ
る。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加
される信号は相補信号であり、Ｈレベルの信号が印加さ
れたＦＥＴがＯＮして、入力端子ＩＮに印加された信号
をどちらか一方の出力端子に伝達するようになってい
る。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ
-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して
高周波信号が漏出することを防止する目的で配置されて
いる。
（又はドレイン）が共通入力端子ＩＮに接続され、各Ｆ
ＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第
１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、
そして各ＦＥＴのドレイン（又はソース）が第１と第２
の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものであ
る。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加
される信号は相補信号であり、Ｈレベルの信号が印加さ
れたＦＥＴがＯＮして、入力端子ＩＮに印加された信号
をどちらか一方の出力端子に伝達するようになってい
る。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ
-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して
高周波信号が漏出することを防止する目的で配置されて
いる。
【０００６】かかる化合物半導体スイッチ回路装置の等
価回路図を図８に示す。マイクロ波では特性インピーダ
ンス５０Ωを基準としており、各端子のインピーダンス
はＲ１＝Ｒ２＝Ｒ３＝５０Ω抵抗で表される。また、各
端子の電位をＶ１、Ｖ２、Ｖ３とすると挿入損失(Inser
tion Loss)およびアイソレーション(Isolation)は以下
の式で表される。
価回路図を図８に示す。マイクロ波では特性インピーダ
ンス５０Ωを基準としており、各端子のインピーダンス
はＲ１＝Ｒ２＝Ｒ３＝５０Ω抵抗で表される。また、各
端子の電位をＶ１、Ｖ２、Ｖ３とすると挿入損失(Inser
tion Loss)およびアイソレーション(Isolation)は以下
の式で表される。
【０００７】 Insertion Loss＝２０log（Ｖ２／Ｖ１）[ｄＢ] これは共通入力端子ＩＮから出力端子ＯＵＴ１へ信号を
伝送したときの挿入損失であり、 Isolation＝２０log（Ｖ３／Ｖ１）[ｄＢ] これは共通入力端子ＩＮから出力端子ＯＵＴ２との間の
アイソレーションである。化合物半導体スイッチ回路装
置では上記した挿入損失(Insertion Loss)をできるだけ
少なくし、アイソレーション(Isolation)を向上するこ
とが要求され、信号経路に直列に挿入されるＦＥＴの設
計が大切である。このＦＥＴとしてＧａＡｓ ＦＥＴを
用いる理由はＧａＡｓの方がＳｉより電子移動度が高い
ことから抵抗が小さく低損失化が図れ、ＧａＡｓは半絶
縁性基板であることから信号経路間の高アイソレーショ
ン化に適しているためである。その反面、ＧａＡｓ基板
はＳｉに比べて高価であり、ＰＩＮダイオードのように
等価なものがＳｉで出来ればコスト競争で負けてしま
う。
伝送したときの挿入損失であり、 Isolation＝２０log（Ｖ３／Ｖ１）[ｄＢ] これは共通入力端子ＩＮから出力端子ＯＵＴ２との間の
アイソレーションである。化合物半導体スイッチ回路装
置では上記した挿入損失(Insertion Loss)をできるだけ
少なくし、アイソレーション(Isolation)を向上するこ
とが要求され、信号経路に直列に挿入されるＦＥＴの設
計が大切である。このＦＥＴとしてＧａＡｓ ＦＥＴを
用いる理由はＧａＡｓの方がＳｉより電子移動度が高い
ことから抵抗が小さく低損失化が図れ、ＧａＡｓは半絶
縁性基板であることから信号経路間の高アイソレーショ
ン化に適しているためである。その反面、ＧａＡｓ基板
はＳｉに比べて高価であり、ＰＩＮダイオードのように
等価なものがＳｉで出来ればコスト競争で負けてしま
う。
【０００８】図９は今まで実用化されてきた化合物半導
体スイッチ回路装置の回路図である。この回路では、ス
イッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ１と
ＯＵＴ２と接地間にシャントＦＥＴ３、ＦＥＴ４を接続
し、このシャントＦＥＴ３、ＦＥＴ４のゲートにはＦＥ
Ｔ２とＦＥＴ１への制御端子Ｃｔｌ-２、Ｃｔｌ-１の相
補信号を印可している。この結果、ＦＥＴ１がＯＮのと
きはシャントＦＥＴ４がＯＮし、ＦＥＴ２およびシャン
トＦＥＴ３がＯＦＦしている。
体スイッチ回路装置の回路図である。この回路では、ス
イッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ１と
ＯＵＴ２と接地間にシャントＦＥＴ３、ＦＥＴ４を接続
し、このシャントＦＥＴ３、ＦＥＴ４のゲートにはＦＥ
Ｔ２とＦＥＴ１への制御端子Ｃｔｌ-２、Ｃｔｌ-１の相
補信号を印可している。この結果、ＦＥＴ１がＯＮのと
きはシャントＦＥＴ４がＯＮし、ＦＥＴ２およびシャン
トＦＥＴ３がＯＦＦしている。
【０００９】この回路で、共通入力端子ＩＮ−出力端子
ＯＵＴ１の信号経路がオンし、共通入力端子ＩＮ−出力
端子ＯＵＴ２の信号経路がオフした場合は,シャントＦ
ＥＴ４がオンしているので出力端子ＯＵＴ２への入力信
号の漏れは接地されたコンデンサＣを介して接地に逃
げ、アイソレーションが向上できる。
ＯＵＴ１の信号経路がオンし、共通入力端子ＩＮ−出力
端子ＯＵＴ２の信号経路がオフした場合は,シャントＦ
ＥＴ４がオンしているので出力端子ＯＵＴ２への入力信
号の漏れは接地されたコンデンサＣを介して接地に逃
げ、アイソレーションが向上できる。
【００１０】図１０は、かかる化合物半導体スイッチ回
路装置を集積化した化合物半導体チップの１例を示して
いる。
路装置を集積化した化合物半導体チップの１例を示して
いる。
【００１１】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を左右の中央部に配置し、シャントＦＥＴ
３およびシャントＦＥＴ４を左右の下コーナー付近に配
置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２、Ｒ３、
Ｒ４が接続されている。また共通入力端子ＩＮ、出力端
子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-
２、接地端子ＧＮＤに対応するパッドが基板の周辺に設
けられている。更にシャントＦＥＴ３およびシャントＦ
ＥＴ４のソース電極は接続されて接地のためのコンデン
サＣを介して接地端子ＧＮＤに接続されている。なお、
点線で示した第２層目の配線は各ＦＥＴのゲート電極形
成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａ
ｕ）であり、実線で示した第３層目の配線は各素子の接
続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ
／Ａｕ）である。第１層目の基板にオーミックに接触す
るオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥ
Ｔのソース電極、ゲート電極および各抵抗両端の取り出
し電極を形成するものであり、図１０では、パッド金属
層と重なるために図示されていない。
よびＦＥＴ２を左右の中央部に配置し、シャントＦＥＴ
３およびシャントＦＥＴ４を左右の下コーナー付近に配
置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２、Ｒ３、
Ｒ４が接続されている。また共通入力端子ＩＮ、出力端
子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-
２、接地端子ＧＮＤに対応するパッドが基板の周辺に設
けられている。更にシャントＦＥＴ３およびシャントＦ
ＥＴ４のソース電極は接続されて接地のためのコンデン
サＣを介して接地端子ＧＮＤに接続されている。なお、
点線で示した第２層目の配線は各ＦＥＴのゲート電極形
成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａ
ｕ）であり、実線で示した第３層目の配線は各素子の接
続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ
／Ａｕ）である。第１層目の基板にオーミックに接触す
るオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥ
Ｔのソース電極、ゲート電極および各抵抗両端の取り出
し電極を形成するものであり、図１０では、パッド金属
層と重なるために図示されていない。
【００１２】図１１（Ａ）に図１０に示したＦＥＴ１の
部分を拡大した平面図を示す。この図で、一点鎖線で囲
まれる長方形状の領域が基板１１に形成されるチャネル
領域１２である。左側から伸びる櫛歯状の４本の第３層
目のパッド金属層３０が出力端子ＯＵＴ１に接続される
ソース電極１３（あるいはドレイン電極）であり、この
下に第１層目オーミック金属層１０で形成されるソース
電極１４（あるいはドレイン電極）がある。また右側か
ら伸びる櫛歯状の４本の第３層目のパッド金属層３０が
共通入力端子ＩＮに接続されるドレイン電極１５（ある
いはソース電極）であり、この下に第１層目のオーミッ
ク金属層１０で形成されるドレイン電極１６（あるいは
ソース電極）がある。この両電極は櫛歯をかみ合わせた
形状に配置され、その間に第２層目のゲート金属層２０
で形成されるゲート電極１７がチャネル領域１２上に櫛
歯形状に配置されている。
部分を拡大した平面図を示す。この図で、一点鎖線で囲
まれる長方形状の領域が基板１１に形成されるチャネル
領域１２である。左側から伸びる櫛歯状の４本の第３層
目のパッド金属層３０が出力端子ＯＵＴ１に接続される
ソース電極１３（あるいはドレイン電極）であり、この
下に第１層目オーミック金属層１０で形成されるソース
電極１４（あるいはドレイン電極）がある。また右側か
ら伸びる櫛歯状の４本の第３層目のパッド金属層３０が
共通入力端子ＩＮに接続されるドレイン電極１５（ある
いはソース電極）であり、この下に第１層目のオーミッ
ク金属層１０で形成されるドレイン電極１６（あるいは
ソース電極）がある。この両電極は櫛歯をかみ合わせた
形状に配置され、その間に第２層目のゲート金属層２０
で形成されるゲート電極１７がチャネル領域１２上に櫛
歯形状に配置されている。
【００１３】図１１（Ｂ）にこのＦＥＴの一部の断面図
を示す。基板１１にはｎ型のチャネル領域１２とその両
側にソース領域１８およびドレイン領域１９を形成する
ｎ＋型の高濃度領域が設けられ、チャネル領域１２には
ゲート電極１７が設けられ、高濃度領域には第１層目の
オーミック金属層１０で形成されるドレイン電極１４お
よびソース電極１６が設けられる。更にこの上に前述し
たように３層目のパッド金属層３０で形成されるドレイ
ン電極１３およびソース電極１５が設けられ、各素子の
配線等を行っている。
を示す。基板１１にはｎ型のチャネル領域１２とその両
側にソース領域１８およびドレイン領域１９を形成する
ｎ＋型の高濃度領域が設けられ、チャネル領域１２には
ゲート電極１７が設けられ、高濃度領域には第１層目の
オーミック金属層１０で形成されるドレイン電極１４お
よびソース電極１６が設けられる。更にこの上に前述し
たように３層目のパッド金属層３０で形成されるドレイ
ン電極１３およびソース電極１５が設けられ、各素子の
配線等を行っている。
【００１４】上記した化合物半導体スイッチ回路装置で
は、ＦＥＴ１およびＦＥＴ２の挿入損失(Insertion Los
s)をできるだけ小さくするためにゲート幅Ｗｇを大きく
取り、ＦＥＴのオン抵抗を引き下げる設計手法が採用さ
れていた。このためにゲート幅Ｗｇが大きくなることに
起因して、ＦＥＴ１およびＦＥＴ２のサイズが大きくな
り、チップサイズが大きくなる方向に開発が進んでい
た。
は、ＦＥＴ１およびＦＥＴ２の挿入損失(Insertion Los
s)をできるだけ小さくするためにゲート幅Ｗｇを大きく
取り、ＦＥＴのオン抵抗を引き下げる設計手法が採用さ
れていた。このためにゲート幅Ｗｇが大きくなることに
起因して、ＦＥＴ１およびＦＥＴ２のサイズが大きくな
り、チップサイズが大きくなる方向に開発が進んでい
た。
【００１５】また、化合物半導体スイッチ回路装置では
半絶縁基板であるＧａＡｓ基板を用い、その上に直接導
電路となる配線やボンディング ワイヤーを熱圧着する
パッドを設けていた。しかし、扱う信号がＧＨｚ帯の高
周波数であるので、隣接する配線間のアイソレーション
を確保するために２０μｍ以上の離間距離を設ける必要
がある。化合物半導体スイッチ回路装置に要求されるア
イソレーションが２０ｄＢ以上であり、実験的にアイソ
レーションを２０ｄＢ以上確保するには、２０μｍ以上
の離間距離が必要である。
半絶縁基板であるＧａＡｓ基板を用い、その上に直接導
電路となる配線やボンディング ワイヤーを熱圧着する
パッドを設けていた。しかし、扱う信号がＧＨｚ帯の高
周波数であるので、隣接する配線間のアイソレーション
を確保するために２０μｍ以上の離間距離を設ける必要
がある。化合物半導体スイッチ回路装置に要求されるア
イソレーションが２０ｄＢ以上であり、実験的にアイソ
レーションを２０ｄＢ以上確保するには、２０μｍ以上
の離間距離が必要である。
【００１６】この理論的な裏付けは乏しいが、今まで半
絶縁性ＧａＡｓ基板は絶縁基板という考え方から、耐圧
は無限大であると考えられていた。しかし実測をする
と、耐圧が有限であることが分かった。このために半絶
縁性ＧａＡｓ基板の中で空乏層が伸びて、高周波信号に
応じた空乏層距離の変化により、空乏層が隣接する電極
まで到達するとそこで高周波信号の漏れを発生すること
が考えられる。従って、アイソレーションを２０ｄＢ以
上確保するには、２０μｍ以上の離間距離が必要である
と割り出された。
絶縁性ＧａＡｓ基板は絶縁基板という考え方から、耐圧
は無限大であると考えられていた。しかし実測をする
と、耐圧が有限であることが分かった。このために半絶
縁性ＧａＡｓ基板の中で空乏層が伸びて、高周波信号に
応じた空乏層距離の変化により、空乏層が隣接する電極
まで到達するとそこで高周波信号の漏れを発生すること
が考えられる。従って、アイソレーションを２０ｄＢ以
上確保するには、２０μｍ以上の離間距離が必要である
と割り出された。
【００１７】図１０から明白なように、従来の化合物半
導体スイッチ回路装置では、共通入力端子ＩＮ、出力端
子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-
２、接地端子ＧＮＤに対応するパッドが基板の周辺に設
けられている。このパッドから少なくとも２０μｍ離間
させて、配線層を形成することは更にチップサイズを大
きくする方向になる。
導体スイッチ回路装置では、共通入力端子ＩＮ、出力端
子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-
２、接地端子ＧＮＤに対応するパッドが基板の周辺に設
けられている。このパッドから少なくとも２０μｍ離間
させて、配線層を形成することは更にチップサイズを大
きくする方向になる。
【００１８】
【発明が解決しようとする課題】上記した化合物半導体
スイッチ回路装置では、ＦＥＴ１およびＦＥＴ２の挿入
損失(Insertion Loss)をできるだけ小さくするためにゲ
ート幅Ｗｇを大きく取り、ＦＥＴのオン抵抗を引き下げ
る設計手法のために各ＦＥＴのサイズが大きくなり、ま
たパッドと配線層とのアイソレーションを確保する設計
のために２０μｍの離間距離が必要であった。
スイッチ回路装置では、ＦＥＴ１およびＦＥＴ２の挿入
損失(Insertion Loss)をできるだけ小さくするためにゲ
ート幅Ｗｇを大きく取り、ＦＥＴのオン抵抗を引き下げ
る設計手法のために各ＦＥＴのサイズが大きくなり、ま
たパッドと配線層とのアイソレーションを確保する設計
のために２０μｍの離間距離が必要であった。
【００１９】このために、従来の化合物半導体スイッチ
回路装置ではますますチップサイズが大きくなる方向に
進み、シリコン基板よりコストの高いＧａＡｓ基板を用
いる限りは化合物半導体スイッチ回路装置はシリコンの
安価なチップに置き換えが進み、市場を失う結果を招い
ていた。
回路装置ではますますチップサイズが大きくなる方向に
進み、シリコン基板よりコストの高いＧａＡｓ基板を用
いる限りは化合物半導体スイッチ回路装置はシリコンの
安価なチップに置き換えが進み、市場を失う結果を招い
ていた。
【００２０】
【課題を解決するための手段】本発明は上述した諸々の
事情に鑑み成されたものであり、ゲート幅を短くするこ
とによりＦＥＴのサイズを小さくするとともに、パッド
と配線層の離間距離も縮めてチップサイズを小さくした
化合物半導体スイッチ回路装置を実現することに特徴が
ある。
事情に鑑み成されたものであり、ゲート幅を短くするこ
とによりＦＥＴのサイズを小さくするとともに、パッド
と配線層の離間距離も縮めてチップサイズを小さくした
化合物半導体スイッチ回路装置を実現することに特徴が
ある。
【００２１】すなわち、チャネル層表面にソース電極、
ゲート電極およびドレイン電極を設けた第１および第２
のＦＥＴを形成し、両ＦＥＴのソース電極あるいはドレ
イン電極を共通入力端子とし、両ＦＥＴのドレイン電極
あるいはソース電極に接続される第１および第２の出力
端子とし、両ＦＥＴのゲート電極に接続される制御端子
に制御信号を印可していずれか一方のＦＥＴを導通させ
て前記共通入力端子と前記第１および第２の出力端子の
いずれか一方と信号経路を形成する化合物半導体スイッ
チ回路装置において、前記共通入力端子、前記第１およ
び第２の出力端子、前記制御端子となるパッドの周端部
の下に高濃度領域を設け、半絶縁性基板上に直接設けた
化合物半導体スイッチ回路装置の他のパターンとの離間
距離を２０μｍ以下にすることに特徴を有する。
ゲート電極およびドレイン電極を設けた第１および第２
のＦＥＴを形成し、両ＦＥＴのソース電極あるいはドレ
イン電極を共通入力端子とし、両ＦＥＴのドレイン電極
あるいはソース電極に接続される第１および第２の出力
端子とし、両ＦＥＴのゲート電極に接続される制御端子
に制御信号を印可していずれか一方のＦＥＴを導通させ
て前記共通入力端子と前記第１および第２の出力端子の
いずれか一方と信号経路を形成する化合物半導体スイッ
チ回路装置において、前記共通入力端子、前記第１およ
び第２の出力端子、前記制御端子となるパッドの周端部
の下に高濃度領域を設け、半絶縁性基板上に直接設けた
化合物半導体スイッチ回路装置の他のパターンとの離間
距離を２０μｍ以下にすることに特徴を有する。
【００２２】
【発明の実施の形態】以下に本発明の実施の形態につい
て図１から図６を参照して説明する。
て図１から図６を参照して説明する。
【００２３】図１は、本発明の化合物半導体スイッチ回
路装置を示す回路図である。第１のＦＥＴ１と第２のＦ
ＥＴ２のソース電極（あるいはドレイン電極）が共通入
力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲー
ト電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の
制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、そしてＦＥ
Ｔ１およびＦＥＴ２のドレイン電極（あるいはソース電
極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続
されたものである。第１と第２の制御端子Ｃｔｌ-１、
Ｃｔｌ-２に印加される制御信号は相補信号であり、Ｈ
レベルの信号が印加された側のＦＥＴがＯＮして、共通
入力端子ＩＮに印加された入力信号をどちらか一方の出
力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２
は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直
流電位に対してゲート電極を介して高周波信号が漏出す
ることを防止する目的で配置されている。
路装置を示す回路図である。第１のＦＥＴ１と第２のＦ
ＥＴ２のソース電極（あるいはドレイン電極）が共通入
力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲー
ト電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の
制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、そしてＦＥ
Ｔ１およびＦＥＴ２のドレイン電極（あるいはソース電
極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続
されたものである。第１と第２の制御端子Ｃｔｌ-１、
Ｃｔｌ-２に印加される制御信号は相補信号であり、Ｈ
レベルの信号が印加された側のＦＥＴがＯＮして、共通
入力端子ＩＮに印加された入力信号をどちらか一方の出
力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２
は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直
流電位に対してゲート電極を介して高周波信号が漏出す
ることを防止する目的で配置されている。
【００２４】図１に示す回路は、図７（Ｂ）に示すＧａ
Ａｓ ＦＥＴを用いたＳＰＤＴ(Single Pole Double Th
row)と呼ばれる化合物半導体スイッチ回路装置の原理的
な回路とほぼ同じ回路構成であるが、大きく異なる点は
ＦＥＴ１およびＦＥＴ２のゲート電極のゲート幅Ｗｇを
７００μｍ以下に設計することと、パッドと配線層との
離間距離を大幅に縮めたことである。
Ａｓ ＦＥＴを用いたＳＰＤＴ(Single Pole Double Th
row)と呼ばれる化合物半導体スイッチ回路装置の原理的
な回路とほぼ同じ回路構成であるが、大きく異なる点は
ＦＥＴ１およびＦＥＴ２のゲート電極のゲート幅Ｗｇを
７００μｍ以下に設計することと、パッドと配線層との
離間距離を大幅に縮めたことである。
【００２５】ゲート幅Ｗｇを従来のものに比べて小さく
することはＦＥＴのオン抵抗を大きくすることを意味
し、且つゲート電極の面積（Ｌｇ×Ｗｇ）が小さくなる
ことによりゲート電極とチャネル領域とのショットキー
接合による寄生容量が小さくなることを意味し、回路動
作の上では大きな差が出る。
することはＦＥＴのオン抵抗を大きくすることを意味
し、且つゲート電極の面積（Ｌｇ×Ｗｇ）が小さくなる
ことによりゲート電極とチャネル領域とのショットキー
接合による寄生容量が小さくなることを意味し、回路動
作の上では大きな差が出る。
【００２６】また、パッドと配線層との離間距離を大幅
に縮めることは、化合物半導体チップのサイズを縮小す
るのに大きな寄与をする。
に縮めることは、化合物半導体チップのサイズを縮小す
るのに大きな寄与をする。
【００２７】図２は、本発明の化合物半導体スイッチ回
路装置を集積化した化合物半導体チップの１例を示して
いる。
路装置を集積化した化合物半導体チップの１例を示して
いる。
【００２８】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ゲート
電極および各抵抗両端の取り出し電極を形成するもので
あり、図２では、パッド金属層と重なるために図示され
ていない。
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ゲート
電極および各抵抗両端の取り出し電極を形成するもので
あり、図２では、パッド金属層と重なるために図示され
ていない。
【００２９】図２から明白なように、構成部品はＦＥＴ
１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出
力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔ
ｌ-２に対応するパッドのみであり、図１０に示す従来
の化合物半導体スイッチ回路装置に比べると、最小構成
部品で構成されている。
１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出
力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔ
ｌ-２に対応するパッドのみであり、図１０に示す従来
の化合物半導体スイッチ回路装置に比べると、最小構成
部品で構成されている。
【００３０】また本発明では、ＦＥＴ１（ＦＥＴ２も同
じ）をゲート幅が７００μｍ以下と従来の半分以下で形
成されるので、ＦＥＴ１も従来の半分の大きさで済ませ
ることができる。すなわち、図２に示したＦＥＴ１は一
点鎖線で囲まれる長方形状のチャネル領域１２に形成さ
れる。下側から伸びる櫛歯状の３本の第３層目のパッド
金属層３０が出力端子ＯＵＴ１に接続されるソース電極
１３（あるいはドレイン電極）であり、この下に第１層
目オーミック金属層１０で形成されるソース電極１４
（あるいはドレイン電極）がある。また上側から伸びる
櫛歯状の３本の第３層目のパッド金属層３０が共通入力
端子ＩＮに接続されるドレイン電極１５（あるいはソー
ス電極）であり、この下に第１層目のオーミック金属層
１０で形成されるドレイン電極１４（あるいはソース電
極）がある。この両電極は櫛歯をかみ合わせた形状に配
置され、その間に第２層目のゲート金属層２０で形成さ
れるゲート電極１７がチャネル領域上に４本の櫛歯形状
に配置されている。なお、上側から伸びる真中の櫛歯の
ドレイン電極１３（あるいはソース電極）はＦＥＴ１と
ＦＥＴ２とで共用しており、更に小型化に寄与してい
る。ここで、ゲート幅が７００μｍ以下という意味は各
ＦＥＴの櫛歯状のゲート電極１７のゲート幅の総和がそ
れぞれ７００μｍ以下であることを言っている。
じ）をゲート幅が７００μｍ以下と従来の半分以下で形
成されるので、ＦＥＴ１も従来の半分の大きさで済ませ
ることができる。すなわち、図２に示したＦＥＴ１は一
点鎖線で囲まれる長方形状のチャネル領域１２に形成さ
れる。下側から伸びる櫛歯状の３本の第３層目のパッド
金属層３０が出力端子ＯＵＴ１に接続されるソース電極
１３（あるいはドレイン電極）であり、この下に第１層
目オーミック金属層１０で形成されるソース電極１４
（あるいはドレイン電極）がある。また上側から伸びる
櫛歯状の３本の第３層目のパッド金属層３０が共通入力
端子ＩＮに接続されるドレイン電極１５（あるいはソー
ス電極）であり、この下に第１層目のオーミック金属層
１０で形成されるドレイン電極１４（あるいはソース電
極）がある。この両電極は櫛歯をかみ合わせた形状に配
置され、その間に第２層目のゲート金属層２０で形成さ
れるゲート電極１７がチャネル領域上に４本の櫛歯形状
に配置されている。なお、上側から伸びる真中の櫛歯の
ドレイン電極１３（あるいはソース電極）はＦＥＴ１と
ＦＥＴ２とで共用しており、更に小型化に寄与してい
る。ここで、ゲート幅が７００μｍ以下という意味は各
ＦＥＴの櫛歯状のゲート電極１７のゲート幅の総和がそ
れぞれ７００μｍ以下であることを言っている。
【００３１】ＦＥＴ１とＦＥＴ２断面構造は図１１
（Ｂ）に示す従来のもの同じであるので、説明を省略す
る。
（Ｂ）に示す従来のもの同じであるので、説明を省略す
る。
【００３２】次に、２．４ＧＨｚ以上の高周波数帯でシ
ャントＦＥＴを省いてアイソレーション(Isolation)を
確保する設計が可能となるかについて説明する。
ャントＦＥＴを省いてアイソレーション(Isolation)を
確保する設計が可能となるかについて説明する。
【００３３】図３に、ＦＥＴのゲート長Ｌｇが０．５μ
ｍのときのゲート幅Ｗｇ−挿入損失(Insertion Loss)の
関係を示す。
ｍのときのゲート幅Ｗｇ−挿入損失(Insertion Loss)の
関係を示す。
【００３４】１ＧＨｚの入力信号のとき、ゲート幅Ｗｇ
が１０００μｍから６００μｍまで小さくすると０．３
５ｄＢから０．５５ｄＢと０．２ｄＢの挿入損失(Inser
tionLoss)が悪化する。しかし、２．４ＧＨｚの入力信
号のとき、ゲート幅Ｗｇが１０００μｍから６００μｍ
まで小さくすると０．６０ｄＢから０．６５ｄＢと僅か
０．０５ｄＢの挿入損失(Insertion Loss)で済む。これ
は１ＧＨｚの入力信号のときは挿入損失(Insertion Los
s)はＦＥＴのオン抵抗による影響を大きく受けるが、
２．４ＧＨｚの入力信号のときは挿入損失(Insertion L
oss)はＦＥＴのオン抵抗による影響をあまり受けないこ
とが分かった。
が１０００μｍから６００μｍまで小さくすると０．３
５ｄＢから０．５５ｄＢと０．２ｄＢの挿入損失(Inser
tionLoss)が悪化する。しかし、２．４ＧＨｚの入力信
号のとき、ゲート幅Ｗｇが１０００μｍから６００μｍ
まで小さくすると０．６０ｄＢから０．６５ｄＢと僅か
０．０５ｄＢの挿入損失(Insertion Loss)で済む。これ
は１ＧＨｚの入力信号のときは挿入損失(Insertion Los
s)はＦＥＴのオン抵抗による影響を大きく受けるが、
２．４ＧＨｚの入力信号のときは挿入損失(Insertion L
oss)はＦＥＴのオン抵抗による影響をあまり受けないこ
とが分かった。
【００３５】この理由としては、２．４ＧＨｚの入力信
号では１ＧＨｚに比べて更に高周波となるので、ＦＥＴ
のオン抵抗よりはむしろＦＥＴのゲート電極に起因する
容量成分の影響が大きいと考えられるからである。この
ため２．４ＧＨｚ以上の高周波ではＦＥＴのオン抵抗よ
り容量成分が挿入損失(Insertion Loss)に大きく影響す
るのであれば、むしろオン抵抗より容量成分を減らすこ
とに着目して設計することが良い。すなわち、従来の設
計とは全く逆転の発想が必要となった。
号では１ＧＨｚに比べて更に高周波となるので、ＦＥＴ
のオン抵抗よりはむしろＦＥＴのゲート電極に起因する
容量成分の影響が大きいと考えられるからである。この
ため２．４ＧＨｚ以上の高周波ではＦＥＴのオン抵抗よ
り容量成分が挿入損失(Insertion Loss)に大きく影響す
るのであれば、むしろオン抵抗より容量成分を減らすこ
とに着目して設計することが良い。すなわち、従来の設
計とは全く逆転の発想が必要となった。
【００３６】一方、図４に、ＦＥＴのゲート長Ｌｇが
０．５μｍのときのゲート幅Ｗｇ−アイソレーション(I
solation)の関係を示す。
０．５μｍのときのゲート幅Ｗｇ−アイソレーション(I
solation)の関係を示す。
【００３７】１ＧＨｚの入力信号のとき、ゲート幅Ｗｇ
が１０００μｍから６００μｍまで小さくすると１９．
５ｄＢから２３．５ｄＢと４．０ｄＢのアイソレーショ
ン(Isolation)が改善される。同様に、２．４ＧＨｚの
入力信号のとき、ゲート幅Ｗｇが１０００μｍから６０
０μｍまで小さくすると１４ｄＢから１８ｄＢと４．０
ｄＢのアイソレーション(Isolation)が改善される。す
なわち、アイソレーション(Isolation)はＦＥＴのオン
抵抗に依存して改善されることが分かる。
が１０００μｍから６００μｍまで小さくすると１９．
５ｄＢから２３．５ｄＢと４．０ｄＢのアイソレーショ
ン(Isolation)が改善される。同様に、２．４ＧＨｚの
入力信号のとき、ゲート幅Ｗｇが１０００μｍから６０
０μｍまで小さくすると１４ｄＢから１８ｄＢと４．０
ｄＢのアイソレーション(Isolation)が改善される。す
なわち、アイソレーション(Isolation)はＦＥＴのオン
抵抗に依存して改善されることが分かる。
【００３８】従って、２．４ＧＨｚ以上の高周波数帯で
は図３から明らかなように、挿入損失(Insertion Loss)
の僅かな悪化しかないことを考慮するば、むしろ図４に
示したアイソレーション(Isolation)を優先して設計す
る方が化合物半導体チップサイズを縮小できる。すなわ
ち、２．４ＧＨｚの入力信号のとき７００μｍ以下のの
ゲート幅Ｗｇであれば１６．５ｄＢ以上のアイソレーシ
ョン(Isolation)を確保することができ、更に６００μ
ｍ以下のゲート幅Ｗｇであれば１８ｄＢ以上のアイソレ
ーション(Isolation)を確保することができる。
は図３から明らかなように、挿入損失(Insertion Loss)
の僅かな悪化しかないことを考慮するば、むしろ図４に
示したアイソレーション(Isolation)を優先して設計す
る方が化合物半導体チップサイズを縮小できる。すなわ
ち、２．４ＧＨｚの入力信号のとき７００μｍ以下のの
ゲート幅Ｗｇであれば１６．５ｄＢ以上のアイソレーシ
ョン(Isolation)を確保することができ、更に６００μ
ｍ以下のゲート幅Ｗｇであれば１８ｄＢ以上のアイソレ
ーション(Isolation)を確保することができる。
【００３９】具体的には、図２に実際のパターンを示し
た本発明の化合物半導体スイッチ回路装置では、ゲート
長Ｌｇを０．５μｍ、ゲート幅Ｗｇを６００μｍのＦＥ
Ｔ１およびＦＥＴ２に設計し、挿入損失(Insertion Los
s)を０．６５ｄＢ、アイソレーション(Isolation)を１
８ｄＢを確保している。この特性はBluetooth（携帯電
話、ノートＰＣ、携帯情報端末、デジタルカメラ、その
他周辺機器をワイヤレスで相互接続し、モバイル環境、
ビジネス環境を向上させる通信仕様）を含む２．４ＧＨ
ｚ帯ＩＳＭ Ｂａｎｄ(Industrial Scientific and Medi
cal frequency band)を使用したスペクトラム拡散通信
の応用分野での通信スイッチとして活用されるものであ
る。
た本発明の化合物半導体スイッチ回路装置では、ゲート
長Ｌｇを０．５μｍ、ゲート幅Ｗｇを６００μｍのＦＥ
Ｔ１およびＦＥＴ２に設計し、挿入損失(Insertion Los
s)を０．６５ｄＢ、アイソレーション(Isolation)を１
８ｄＢを確保している。この特性はBluetooth（携帯電
話、ノートＰＣ、携帯情報端末、デジタルカメラ、その
他周辺機器をワイヤレスで相互接続し、モバイル環境、
ビジネス環境を向上させる通信仕様）を含む２．４ＧＨ
ｚ帯ＩＳＭ Ｂａｎｄ(Industrial Scientific and Medi
cal frequency band)を使用したスペクトラム拡散通信
の応用分野での通信スイッチとして活用されるものであ
る。
【００４０】続いて、パッドと配線層との離間距離を大
幅に縮めることについて説明をする。
幅に縮めることについて説明をする。
【００４１】図２および図６（Ａ）に本発明の化合物半
導体スイッチ回路装置のパッドの構造を示す。図２に平
面図を示す如く、共通入力端子ＩＮ、出力端子ＯＵＴ
１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２の５個の
パッドが基板の周辺に配置されている。各パッドは図６
（Ａ）に示すように、基板１１上にその周端部に沿って
設けられたｎ＋型の高濃度領域４０（図２では二点鎖線
で示す）と、大部分を基板１１上に設けられたゲート金
属層２０と、ゲート金属層２０上に重畳されたパッド金
属層３０とで形成されることに特徴がある。高濃度領域
４０はソース領域およびドレイン領域を形成するイオン
注入工程で同時に形成する。従って、金のボンディング
ワイヤー４１はパッドのパッド金属層３０上にボール
ボンディングされる。
導体スイッチ回路装置のパッドの構造を示す。図２に平
面図を示す如く、共通入力端子ＩＮ、出力端子ＯＵＴ
１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２の５個の
パッドが基板の周辺に配置されている。各パッドは図６
（Ａ）に示すように、基板１１上にその周端部に沿って
設けられたｎ＋型の高濃度領域４０（図２では二点鎖線
で示す）と、大部分を基板１１上に設けられたゲート金
属層２０と、ゲート金属層２０上に重畳されたパッド金
属層３０とで形成されることに特徴がある。高濃度領域
４０はソース領域およびドレイン領域を形成するイオン
注入工程で同時に形成する。従って、金のボンディング
ワイヤー４１はパッドのパッド金属層３０上にボール
ボンディングされる。
【００４２】また、図２および図６（Ｂ）に本発明の化
合物半導体スイッチ回路装置の配線層の構造を示す。図
２に平面図を示す如く、制御端子Ｃｔｌ-１、Ｃｔｌ-２
のパッドに近接したところに、ゲート金属層２０で形成
された配線層４２が配置されている。この配線層４２の
下には図６（Ｂ）に示すように、基板１１に高濃度領域
４０（図２では二点鎖線で示す）が設けられ、配線層４
２と基板１１を分離している。この高濃度領域４０は図
２に示す如く、パッドに近接した配線層４２の幅全体に
設けても良いし、パッドに近接した側の配線層４２に選
択的に設けても良い。パッドに印可される高周波信号を
基板１１を介して配線層４２に伝達することを防止する
働きがあればよい。
合物半導体スイッチ回路装置の配線層の構造を示す。図
２に平面図を示す如く、制御端子Ｃｔｌ-１、Ｃｔｌ-２
のパッドに近接したところに、ゲート金属層２０で形成
された配線層４２が配置されている。この配線層４２の
下には図６（Ｂ）に示すように、基板１１に高濃度領域
４０（図２では二点鎖線で示す）が設けられ、配線層４
２と基板１１を分離している。この高濃度領域４０は図
２に示す如く、パッドに近接した配線層４２の幅全体に
設けても良いし、パッドに近接した側の配線層４２に選
択的に設けても良い。パッドに印可される高周波信号を
基板１１を介して配線層４２に伝達することを防止する
働きがあればよい。
【００４３】具体的には、制御端子Ｃｔｌ-１、Ｃｔｌ-
２のパッドには高周波信号が印可されるので、回路的に
は抵抗Ｒ１、Ｒ２によりこの高周波信号をＤＣカットし
ている。しかし制御端子Ｃｔｌ-１、Ｃｔｌ-２のパッド
と配線層４２を２０μｍ以下に接近させると高周波信号
がパッドから広がる空乏層で直接ゲート電極１７に伝達
される。配線層４２下に設けた高濃度領域４０はパッド
から基板１１に空乏層が広がっても、配線層４２に空乏
層が到達することを防止する。
２のパッドには高周波信号が印可されるので、回路的に
は抵抗Ｒ１、Ｒ２によりこの高周波信号をＤＣカットし
ている。しかし制御端子Ｃｔｌ-１、Ｃｔｌ-２のパッド
と配線層４２を２０μｍ以下に接近させると高周波信号
がパッドから広がる空乏層で直接ゲート電極１７に伝達
される。配線層４２下に設けた高濃度領域４０はパッド
から基板１１に空乏層が広がっても、配線層４２に空乏
層が到達することを防止する。
【００４４】これにより従来の配線層４２がすべて直接
基板１１上に形成されている場合と異なり、配線層４２
の下の基板１１表面に高濃度領域４０が設けられてい
る。従って、不純物をドープされていない基板１１（半
絶縁性であるが、基板抵抗値は１×１０7Ω・ｃｍ）表
面と異なり、不純物濃度が高い(イオン種 ２９Ｓｉ+で
濃度は１〜５×１０8ｃｍ-3)ので配線層４２への空乏層
が伸びないので、パッドと隣接する配線層とは離間距離
を２０μｍからアイソレーションが２０ｄＢが確保でき
る５ミクロンまで減少できる。
基板１１上に形成されている場合と異なり、配線層４２
の下の基板１１表面に高濃度領域４０が設けられてい
る。従って、不純物をドープされていない基板１１（半
絶縁性であるが、基板抵抗値は１×１０7Ω・ｃｍ）表
面と異なり、不純物濃度が高い(イオン種 ２９Ｓｉ+で
濃度は１〜５×１０8ｃｍ-3)ので配線層４２への空乏層
が伸びないので、パッドと隣接する配線層とは離間距離
を２０μｍからアイソレーションが２０ｄＢが確保でき
る５ミクロンまで減少できる。
【００４５】また、図２からも明らかなように、共通入
力端子ＩＮのパッドは上辺を除き、３辺に沿って高濃度
領域４０を設け、出力端子ＯＵＴ１、ＯＵＴ２のパッド
はＧａＡｓ基板のコーナー部分を残して、４辺に沿って
Ｃ字状に高濃度領域４０を設け、制御端子Ｃｔｌ-１、
Ｃｔｌ-２のパッドはＧａＡｓ基板のコーナー部分およ
び抵抗Ｒ１、Ｒ２と接続する部分を除き、変則的な五角
形の４辺に沿ってＣ字状に高濃度領域４０を設けられて
いる。高濃度領域４０を設けない部分はいずれもＧａＡ
ｓ基板の周端に面した部分であり、空乏層が広がっても
隣接するパッドと十分な離間距離があり、リークが問題
とならない部分である。
力端子ＩＮのパッドは上辺を除き、３辺に沿って高濃度
領域４０を設け、出力端子ＯＵＴ１、ＯＵＴ２のパッド
はＧａＡｓ基板のコーナー部分を残して、４辺に沿って
Ｃ字状に高濃度領域４０を設け、制御端子Ｃｔｌ-１、
Ｃｔｌ-２のパッドはＧａＡｓ基板のコーナー部分およ
び抵抗Ｒ１、Ｒ２と接続する部分を除き、変則的な五角
形の４辺に沿ってＣ字状に高濃度領域４０を設けられて
いる。高濃度領域４０を設けない部分はいずれもＧａＡ
ｓ基板の周端に面した部分であり、空乏層が広がっても
隣接するパッドと十分な離間距離があり、リークが問題
とならない部分である。
【００４６】従って、５個のパッドが半導体チップの半
分近くを占めているので、本発明の配線層の構造を採用
すればパッド近傍まで配線層を配置でき、半導体チップ
の縮小に寄与できる。
分近くを占めているので、本発明の配線層の構造を採用
すればパッド近傍まで配線層を配置でき、半導体チップ
の縮小に寄与できる。
【００４７】この結果、本発明の化合物半導体チップの
サイズは０．３７×０．３０ｍｍ２に納めることができ
た。これは従来の化合物半導体チップサイズを実に２０
％に縮小できることを意味する。
サイズは０．３７×０．３０ｍｍ２に納めることができ
た。これは従来の化合物半導体チップサイズを実に２０
％に縮小できることを意味する。
【００４８】また、本発明の化合物半導体スイッチ回路
装置では数々の回路特性の改善が図れた。第１に、高周
波入力電力に対するスイッチでの反射を表す電圧定在波
比ＶＳＷＲ(Voltage Standing-Wave Ratio)は１．１〜
１．２を実現した。ＶＳＷＲは高周波伝送線路中の不連
続部分で発生する反射波と入力波の間で発生する電圧定
在波の最大値と最小値の比を表し、理想状態ではＶＳＷ
Ｒ＝１で反射０を意味する。シャントＦＥＴを有する従
来の化合物半導体スイッチ回路装置では、ＶＳＷＲ＝
１．４程度であり、本発明では電圧定在波比の大幅な改
善ができた。この理由は、本発明の化合物半導体スイッ
チ回路装置では高周波伝送線路中にスイッチ用のＦＥＴ
１およびＦＥＴ２しか無く、回路的にシンプルでデバイ
ス的に極めて小さいサイズのＦＥＴしか無いことにこと
に依るものである。
装置では数々の回路特性の改善が図れた。第１に、高周
波入力電力に対するスイッチでの反射を表す電圧定在波
比ＶＳＷＲ(Voltage Standing-Wave Ratio)は１．１〜
１．２を実現した。ＶＳＷＲは高周波伝送線路中の不連
続部分で発生する反射波と入力波の間で発生する電圧定
在波の最大値と最小値の比を表し、理想状態ではＶＳＷ
Ｒ＝１で反射０を意味する。シャントＦＥＴを有する従
来の化合物半導体スイッチ回路装置では、ＶＳＷＲ＝
１．４程度であり、本発明では電圧定在波比の大幅な改
善ができた。この理由は、本発明の化合物半導体スイッ
チ回路装置では高周波伝送線路中にスイッチ用のＦＥＴ
１およびＦＥＴ２しか無く、回路的にシンプルでデバイ
ス的に極めて小さいサイズのＦＥＴしか無いことにこと
に依るものである。
【００４９】第２に、高周波入力信号に対する出力信号
の歪みレベルを表すリニアリティ特性は、ＰIN１ｄＢと
して３０ｄＢｍを実現している。図５に入出力電力のリ
ニアリティ特性を示す。入出力電力比は理想的には１と
なるが、挿入損失(InsertionLoss)があるのでその分出
力電力が減る。入力電力が大きくなると出力電力が歪ん
でくるので、入力電力に対して出力電力が１ｄＢ下がる
点がＰIN１ｄＢとして表される。シャントＦＥＴ有りの
化合物半導体スイッチ回路装置ではＰIN１ｄＢは２６ｄ
Ｂｍであるが、シャントＦＥＴなしの本発明の化合物半
導体スイッチ回路装置では３０ｄＢｍであり、約４ｄＢ
以上の改善が図れる。この理由は、シャントＦＥＴ有り
の場合はオフしたスイッチ用とシャント用のＦＥＴのピ
ンチオフ電圧の影響を相乗的に受けるのに対してシャン
トＦＥＴなしの本発明の場合はオフしたスイッチ用のＦ
ＥＴのみの影響だけであるからである。
の歪みレベルを表すリニアリティ特性は、ＰIN１ｄＢと
して３０ｄＢｍを実現している。図５に入出力電力のリ
ニアリティ特性を示す。入出力電力比は理想的には１と
なるが、挿入損失(InsertionLoss)があるのでその分出
力電力が減る。入力電力が大きくなると出力電力が歪ん
でくるので、入力電力に対して出力電力が１ｄＢ下がる
点がＰIN１ｄＢとして表される。シャントＦＥＴ有りの
化合物半導体スイッチ回路装置ではＰIN１ｄＢは２６ｄ
Ｂｍであるが、シャントＦＥＴなしの本発明の化合物半
導体スイッチ回路装置では３０ｄＢｍであり、約４ｄＢ
以上の改善が図れる。この理由は、シャントＦＥＴ有り
の場合はオフしたスイッチ用とシャント用のＦＥＴのピ
ンチオフ電圧の影響を相乗的に受けるのに対してシャン
トＦＥＴなしの本発明の場合はオフしたスイッチ用のＦ
ＥＴのみの影響だけであるからである。
【００５０】
【発明の効果】以上に詳述した如く、本発明に依れば以
下の数々の効果が得られる。
下の数々の効果が得られる。
【００５１】第１に、２．４ＧＨｚ以上の高周波数帯で
シャントＦＥＴを省いてアイソレーション(Isolation)
を確保する設計に着目し、今までのＦＥＴのオン抵抗の
低減を二義的に考える逆転的な発想手段を用い、スイッ
チに用いるＦＥＴ１およびＦＥＴ２のゲート電極のゲー
ト幅Ｗｇを７００μｍ以下に設計することである。この
結果、スイッチに用いるＦＥＴ１およびＦＥＴ２のサイ
ズ小さくでき、且つ挿入損失(Insertion Loss)を小さく
抑え、アイソレーション(Isolation)を確保できる利点
を得られる。
シャントＦＥＴを省いてアイソレーション(Isolation)
を確保する設計に着目し、今までのＦＥＴのオン抵抗の
低減を二義的に考える逆転的な発想手段を用い、スイッ
チに用いるＦＥＴ１およびＦＥＴ２のゲート電極のゲー
ト幅Ｗｇを７００μｍ以下に設計することである。この
結果、スイッチに用いるＦＥＴ１およびＦＥＴ２のサイ
ズ小さくでき、且つ挿入損失(Insertion Loss)を小さく
抑え、アイソレーション(Isolation)を確保できる利点
を得られる。
【００５２】第２に、本発明の化合物半導体スイッチ回
路装置ではシャントＦＥＴを省く設計が可能となったた
めに、構成部品はＦＥＴ１、ＦＥＴ２、抵抗Ｒ１、Ｒ
２、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、
制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドのみで
あり、従来の化合物半導体スイッチ回路装置に比べる
と、最小構成部品で構成できる利点を有する。
路装置ではシャントＦＥＴを省く設計が可能となったた
めに、構成部品はＦＥＴ１、ＦＥＴ２、抵抗Ｒ１、Ｒ
２、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、
制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドのみで
あり、従来の化合物半導体スイッチ回路装置に比べる
と、最小構成部品で構成できる利点を有する。
【００５３】第３に、配線層の下に高濃度領域を設ける
ことで、パッドと隣接する配線層を５μｍまで接近して
配置できるので、高周波信号の結合と耐圧の確保が小さ
いスペースででき、大幅なシュリンクが可能となる利点
を有する。
ことで、パッドと隣接する配線層を５μｍまで接近して
配置できるので、高周波信号の結合と耐圧の確保が小さ
いスペースででき、大幅なシュリンクが可能となる利点
を有する。
【００５４】第４に、上述したように最小構成部品とパ
ッドと配線層の離間距離の縮小とで、半導体チップサイ
ズを従来の化合物半導体スイッチ回路装置に比べて２０
％まで縮小が可能となり、シリコン半導体チップとの価
格競争力も大幅に向上できる。またチップサイズが小さ
くできるので、従来の小型パッケージ（ＭＣＰ６ 大き
さ２．１ｍｍ×２．０ｍｍ×０．９ｍｍ）よりさらに小
型パッケージ（ＳＭＣＰ６ 大きさ１．６ｍｍ×１．６
ｍｍ×０．７５ｍｍ）に実装ができるようになった。
ッドと配線層の離間距離の縮小とで、半導体チップサイ
ズを従来の化合物半導体スイッチ回路装置に比べて２０
％まで縮小が可能となり、シリコン半導体チップとの価
格競争力も大幅に向上できる。またチップサイズが小さ
くできるので、従来の小型パッケージ（ＭＣＰ６ 大き
さ２．１ｍｍ×２．０ｍｍ×０．９ｍｍ）よりさらに小
型パッケージ（ＳＭＣＰ６ 大きさ１．６ｍｍ×１．６
ｍｍ×０．７５ｍｍ）に実装ができるようになった。
【００５５】第５に、挿入損失(Insertion Loss)が２．
４ＧＨｚ以上の高周波になってもあまり増加しないの
で、シャントＦＥＴを省いてもアイソレーション(Isola
tion)を取れる設計が可能となった。たとえば、３ＧＨ
ｚの入力信号でゲート幅３００μｍでも、シャントＦＥ
Ｔなしで十分にアイソレーション(Isolation)を確保で
きる。
４ＧＨｚ以上の高周波になってもあまり増加しないの
で、シャントＦＥＴを省いてもアイソレーション(Isola
tion)を取れる設計が可能となった。たとえば、３ＧＨ
ｚの入力信号でゲート幅３００μｍでも、シャントＦＥ
Ｔなしで十分にアイソレーション(Isolation)を確保で
きる。
【００５６】第６に、本発明の化合物半導体スイッチ回
路装置では、高周波入力電力に対するスイッチでの反射
を表す電圧定在波比 ＶＳＷＲ(Voltage Standing-Wave
Ratio)を１．１〜１．２に実現でき、反射の少ないス
イッチを提供できる。
路装置では、高周波入力電力に対するスイッチでの反射
を表す電圧定在波比 ＶＳＷＲ(Voltage Standing-Wave
Ratio)を１．１〜１．２に実現でき、反射の少ないス
イッチを提供できる。
【００５７】第７に、本発明の化合物半導体スイッチ回
路装置では、高周波入力信号に対する出力信号の歪みレ
ベルを表すリニアリティ特性ＰIN１ｄＢを３０ｄＢｍと
向上でき、スイッチのリニアリティ特性の大幅な改善が
できる。
路装置では、高周波入力信号に対する出力信号の歪みレ
ベルを表すリニアリティ特性ＰIN１ｄＢを３０ｄＢｍと
向上でき、スイッチのリニアリティ特性の大幅な改善が
できる。
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための特性図である。
【図４】本発明を説明するための特性図である。
【図５】本発明を説明するための特性図である。
【図６】本発明を説明するための（Ａ）断面図、（Ｂ）
断面図である。
断面図である。
【図７】従来例を説明するための（Ａ）断面図、（Ｂ）
回路図である。
回路図である。
【図８】従来例を説明するための等価回路図である。
【図９】従来例を説明するための回路図である。
【図１０】従来例を説明するための平面図である。
【図１１】従来例を説明するための（Ａ）平面図、
（Ｂ）断面図である。
（Ｂ）断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平田 耕一 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F038 CA02 CA05 CA10 DF02 EZ02 EZ20 5F102 GA01 GA17 GB01 GC01 GD01 GJ05 GR07 GS09 GV03 5J055 AX05 AX06 AX47 BX04 CX03 CX24 DX25 EX07 EY01 EZ13 FX08 FX12 FX18 GX01 GX06 GX08
Claims (4)
- 【請求項１】 チャネル層表面にソース電極、ゲート電
極およびドレイン電極を設けた第１および第２のＦＥＴ
を形成し、両ＦＥＴのソース電極あるいはドレイン電極
を共通入力端子とし、両ＦＥＴのドレイン電極あるいは
ソース電極に接続される第１および第２の出力端子と
し、両ＦＥＴのゲート電極に接続される制御端子に制御
信号を印可していずれか一方のＦＥＴを導通させて前記
共通入力端子と前記第１および第２の出力端子のいずれ
か一方と信号経路を形成する化合物半導体スイッチ回路
装置において、 前記共通入力端子、前記第１および第２の出力端子、前
記制御端子となるパッドに接近した配線層の下に高濃度
領域を設け、半絶縁性基板上に直接設けた化合物半導体
スイッチ回路装置の他のパターンとの離間距離を２０μ
ｍ以下にすることを特徴とする化合物半導体スイッチ回
路装置。 - 【請求項２】 前記高濃度領域としてソース領域および
ドレイン領域の拡散領域を用いることを特徴とする請求
項１記載の化合物半導体スイッチ回路装置。 - 【請求項３】 前記半絶縁性基板としてＧａＡｓ基板を
用い、その表面に前記チャネル層を形成することを特徴
とする請求項１記載の化合物半導体スイッチ回路装置。 - 【請求項４】 前記第１および第２のＦＥＴは前記チャ
ネル層にショットキー接触するゲート電極と、前記チャ
ネル層にオーミック接触するソース及びドレイン電極か
らなることを特徴とする請求項１記載の化合物半導体ス
イッチ回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001023680A JP3954799B2 (ja) | 2001-01-31 | 2001-01-31 | 化合物半導体スイッチ回路装置 |
| US09/973,197 US6580107B2 (en) | 2000-10-10 | 2001-10-10 | Compound semiconductor device with depletion layer stop region |
| EP01124125A EP1198006B1 (en) | 2000-10-10 | 2001-10-10 | Compound semiconductor device |
| US10/211,311 US6867115B2 (en) | 2000-10-10 | 2002-08-05 | Compound semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001023680A JP3954799B2 (ja) | 2001-01-31 | 2001-01-31 | 化合物半導体スイッチ回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002231898A true JP2002231898A (ja) | 2002-08-16 |
| JP3954799B2 JP3954799B2 (ja) | 2007-08-08 |
Family
ID=18888933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001023680A Expired - Fee Related JP3954799B2 (ja) | 2000-10-10 | 2001-01-31 | 化合物半導体スイッチ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3954799B2 (ja) |
-
2001
- 2001-01-31 JP JP2001023680A patent/JP3954799B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP3954799B2 (ja) | 2007-08-08 |
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