CN1282256C - 半导体装置 - Google Patents

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Abstract

一种半导体装置，为了使开关电流装置为5GHz，必须设置并联FET，为提高绝缘，栅极电极邻接的FET之间必须确保20μm左右的间隔距离。在FET的栅极电极及电极焊盘、配线邻接的其它的FET、栅极金属层、杂质区域之间设置高浓度杂质区域，抑制耗尽层的扩展。在FET的掩膜对位中，使用在源漏极区域上设置的氧化膜提高掩膜对位的精度。即使缩小栅极宽度，也可提高FET的基本性能，在现有同等的特性中，可缩小栅极宽度，可降低FET间的间隔距离，故可实现绝缘提高的5GHz开关。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别是涉及实现作为FET的基本元件的特性提高和绝缘提高的半导体装置。
背景技术
在手机等的移动通讯设备中，多使用GHz频带微波，在天线的切换电路或发送接收的切换电路等中，多使用用于切换这些高频信号的开关元件。作为该元件，由于处理高频，多采用使用砷化镓(GaAs)的场效应晶体管(以下称FET)，随之，集成所述开关电路本身的单片微波集成电路(MMIC)的开发正在发展。
以下说明使用现有GaAs FET的开关电路装置的一例(例如，参照非专利文献1)。
图13(A)是显示使用GaAs FET的被称为SPDT(Single Pole DoubleThrow)的化合物半导体装置的原理性电路图的一例。
第一和第二FET1、FET2的源极(或漏极)连接在共用输入端子IN上，各FET1、FET2的栅极介由电阻R1、R2连接在第一和第二控制端子Ctl-1、Ctl-2上，各FET的漏极(或源极)连接在第一和第二输出端子OUT-1、OUT-2上。在第一和第二控制端子Ctl-1、Ctl-2上施加的信号是互补信号，施加H电平信号的FET接通，将输入端子IN上施加的信号传递到任一输出端子上。电阻R1、R2为防止相对于作为交流接地的控制端子Ctl-1、Ctl-2的直流电位介由栅电极泄漏高频信号而配置。
图13(B)是集成了所述化合物半导体开关电路装置的平面图。
如图所示，在GaAs衬底上将进行开关的FET1及FET2配置在中央部，各FET的栅电极上连接电阻R1、R2。另外，在衬底的周边设置与共用输入端子IN、输出端子OUT-1、OUT-2和控制端子Ctl-1、Ctl-2对应的焊盘。虚线所示的第二层配线是在各FET的栅电极形成时同时形成的栅极金属层(Ti/Pt/Au)68，实线显示的第三层配线是进行各元件连接及焊盘形成的焊盘金属层(Ti/Pt/Au)77。与第一层衬底欧姆接触的欧姆金属层(AuGe/Ni/Au)是形成各FET的源电极、漏电极及各电阻两端的取出电极的金属层。在图13中，由于和焊盘金属层重合而未图示。
在各电极焊盘及配线邻接的部分，与电极焊盘及配线的整个下面(或周边部)接触设置杂质区域60、61。杂质区域60、61自电极焊盘或配线的衬底接触部突出设置，并确保规定的绝缘。
参照图14～图17，显示上述化合物半导体开关电路装置的FET、作为各端子的焊盘及配线的制造方法的一例。在此，就一个电极焊盘进行说明，但与所述共用输入端子、第一及第二控制端子、第一及第二输出端子连接的电极焊盘的结构全部相同。
第一工序：将由GaAs等形成的化合物半导体衬底51整个面利用大约100至200厚度的直通(スル-)离子注入用氮化硅膜53覆盖。其次，将芯片的最外周或规定区域的GaAs蚀刻，形成对准标记(未图示)，并进行光刻工艺，使预定的动作层52上的抗蚀剂层54选择性开孔。其后，以该抗蚀剂层54为掩膜，为了选择直至预定动作层52的动作层，进行提供p-型的杂质(24Mg+)的离子注入及提供n型的杂质(29Si+)的离子注入。其结果，在非掺杂衬底51上形成p-型区域55和在其上的n型动作层52(图14(A))。
第二工序：除去前工序使用的抗蚀剂层54，进行光刻工艺，重新使预定的源极区域56、漏极区域57、预定的配线62及电极焊盘70上的抗蚀剂层58选择性开孔。而后，以该抗蚀剂层58为掩膜，在预定的源极区域56及漏极区域57、预定的配线62及电极焊盘70下的衬底表面进行提供n型的杂质(29Si+)的离子注入。由此，形成n+型源极区域56及漏极区域57，同时，在规定的电极焊盘70及配线62下的衬底表面形成周边n+型区域60、61(图14(B))。
由此，配线62及电极焊盘70和衬底51分离，耗尽层不会延伸至电极焊盘70、配线62，故邻接的电极焊盘70、配线62可大幅度地使相互的间隔距离接近而设置。具体地推断出，只要间隔距离为4μm，则足以确保20dB以上的绝缘。另外，知道即使在电磁场模拟中，只要设置4μm的间隔距离，在2.4GHz中也可得到40dB左右的绝缘。其后将退火用氮化硅膜53堆积大约500，进行离子注入的P-型区域、n型动作层及n+型区域的活化退火。
第三工序：首先，进行光刻工艺，选择地使形成预定的第一源极电极65及第一漏极电极66的部分开孔。利用CF4等离子体除去位于预定的第一源极电极65及第一漏极电极66上的氮化硅膜53，然后，顺序真空蒸镀并层积形成欧姆金属层64的AuGe/Ni/Au这三层。其后，除去抗蚀剂层63，利用剥离保留与源极区域56及漏极区域57接触的第一源极电极65及第一漏极电极66。然后，利用合金化热处理形成第一源极电极65和源极区域56及第一漏极电极66和漏极区域57的欧姆结。
第四工序：在图16(A)中，进行光刻工艺，选择地使预定的栅极电极69、电极焊盘70及配线62部分开孔。干式蚀刻自预定的栅极电极69、电极焊盘70及配线62部分露出的氮化硅膜53，使预定的栅极电极69部分的动作层52露出，并使预定的配线62及预定的电极焊盘70部分的衬底51露出。
预定的栅极电极69部分的开口部为0.5μm，可形成微细化的栅极电极69。此时，如在第二工序中所述，现有工序中确保绝缘所必需的电极焊盘70下的氮化膜，可通过设置周边n+型区域60、61而除去，故不会因压装接合引线时的冲击使氮化膜及衬底碎裂。
其次，如图16(B)所示，作为栅极金属层68顺序真空蒸镀并层积Ti/Pt/Au。其后，利用剥离形成栅极电极69、第一电极焊盘70及配线62(图16(C))。
第五工序：形成栅极电极69、配线62及第一电极焊盘70后，为了保护栅极电极69周边的动作层52，衬底51表面利用氮化硅膜构成的钝化膜72覆盖。在该钝化膜72上进行光刻工艺，对与第一源极电极65、第一漏极电极66、栅极电极69及第一电极焊盘70的接触部选择地进行抗蚀剂层的开孔，干式蚀刻该部分的钝化膜72。其后，除去抗蚀剂层71(图17(A))。
其次，在衬底51整个面涂敷新的抗蚀剂层73，进行光刻工艺，使预定的第二源极电极75及第二漏极电极76和第二电极焊盘77上的抗蚀剂选择性开孔。然后，顺序真空蒸镀并积层作为第三层电极的焊盘金属层74的Ti/Pt/Au这三层，形成与第一源极电极65、第一漏极电极66及第一电极焊盘70接触的第二源极电极75及第二漏极电极76和第二电极焊盘77(图17(B))。由于焊盘金属层74的其它部分附着在抗蚀剂层73上，故除去抗蚀剂层73，利用剥离仅剩余第二源极电极75及第二漏极电极76和第二电极焊盘77，其它的被除去。另外，由于一部分配线部分使用该焊盘金属层74形成，故该配线部分的焊盘金属层64被留下(图17(C))。
另外，在图18及图19中，作为提高绝缘的方法显示设置并联FET的开关电路装置(例如参照专利文献1)。图18是电路图，图19是芯片平面图。
在该电路中，进行开关的FET1和FET2的输出端子OUT-1和OUT-2与接地间连接并联FET3、FET4，在该并联FET3、FET4的栅极上施加对FET2和FET1的控制端子Ctl-2、Ctl-1的互补信号。其结果，在FET1接通时，并联FET4接通，FET2及FET3断开。
该电路中，在共用输入端子IN-输出端子OUT-1的信号经路接通，共用输入端子IN-输出端子OUT-2的信号经路断开的情况下，由于并联FET4接通，故输人信号向输出端子OUT-2的泄漏介由接地的电容器C接地，可提高绝缘。
图19是显示集成了所述化合物半导体开关电路装置的化合物半导体芯片的一例。
在GaAs衬底11上将进行开关的FET1及FET2配置在左右的中央部，在左右的下角附近配置并联FET3及并联FET4，在各FET的栅极电极17上连接电阻R1、R2、R3、R4。另外，在衬底的周边设置与共用输入端子IN、输出端子OUT-1、OUT-2、控制端子Ctl-1、Ctl-2、接地端子GND对应的焊盘I、O1、O2、C1、C2、G。设置进行开关的FET1及FET2，另外，并联FET3及并联FET4的源极电极介由用于连接接地的电容器C连接在接地端子GND上。另外，虚线所示的第二层配线是在各FET的栅极电极形成时同时形成的栅极金属层20(Ti/Pt/Au)，实线所示的第三层配线是进行各元件连接及焊盘形成的焊盘金属层30(Ti/Pt/Au)。与第一层衬底欧姆接触的欧姆金属层(AuGe/Ni/Au)是形成各FET的源极电极、栅极电极及各电阻两端的取出电极的金属层，在图19中，由于和焊盘金属层重合而未图示。
专利文献1
特开2001-326501号公报(第2-3页第8、9图)
非专利文献1
特愿2001-182687号说明书
象征近年热点的激增，可见利用2.4GHz频带的无线宽带正大幅度扩展。其传送速率11Mbps比手机的传送速率大得多，将采用电话线的ADSL在家庭内实现无线化，在各房间使用，将信号无线发送到无线液晶电视等在一般家庭也开始使用。最近，作为第二代无线宽带，将要投入市场的5GHz频带正在登场，可以预想通过法的进一步修改，不久也会允许在户外使用。与2.4GHz频带相比，由于传送速率为54Mbps，故可更大量地传送信息，因此更加期待无压缩传送高清晰动画等，为此设备的开发、网络结构的构筑正迫在眉睫。
在5GHz频带宽带用设备中，和2.4GHz频带相同，输出输入切换或天线切换使用GaAs开关IC。由于与2.4GHz相比，形成2倍的频率，故寄生电容对绝缘的恶化产生很大影响。作为其对策，利用在2.4GHz频带开关IC中未使用的并联FET的电路，使泄漏到OFF侧FET的信号逃逸至GND，这种提高绝缘的装置必不可少。
总之，在5GHz开关中，作为提高绝缘的装置必须设置如图18、图19所示的并联FET，设置这些大幅增加了芯片尺寸。特别是，在考虑于例如图13(B)的开关电路装置的FET1及FET2的下方作为并联FET配置FET3及FET4时，为确保绝缘，进行开关动作的FET1及FET2和并联FET的FET3及FET4必须设置20μm以上的间隔距离。这是由于必须确保FET动作层上配置的栅极电极69的前端部分和邻接的其它FET、配线及电极焊盘、杂质区域电阻的绝缘。在此，栅电极前端部分69a是指下述区域，其与梳齿状栅极电极69的束起侧为相反侧，另外，栅极电极69自沟道区域延伸，并与衬底形成肖特基结。
在由与衬底形成肖特基结的金属层构成的配线或电极焊盘上施加高频信号，则与其高频信号对应，在衬底上扩展的耗尽层的电场会变动。为防止向该耗尽层到达的相邻的电极或配线等上泄漏高频信号，例如象电极焊盘70部和配线62那样，在和栅极电极69同时形成，并在衬底形成肖特基结的栅极金属层68下接触，自栅极金属层68露出而配置周边n+型区域60、61。由此，利用与栅极金属层68形成肖特基结的周边n+型区域60、61抑制耗尽层的扩展，可防止高频信号的泄漏。
但是，在FET的动作上配置的栅极电极69的前端部分69a中，为了提高和相邻的其它FET或其它栅极金属层68及电阻或形成其它的FET的杂质区域的绝缘，不能使用该手法。栅极电极69的前端部分69a配置在半绝缘衬底上，但如在其下配置周边n+型区域60、61，则由于栅极电极69和周边n+型区域60、61的掩膜对位误差、或周边n+型区域60、61未利用光刻工艺形成这样的理由，周边n+型区域60、61图案的大小必须在数μm以上。因此，在相邻的栅极电极前端部分69a下方配置的周边n+型区域60、61相互之间接触，在该周边n+型区域60、61和接近的FET的沟道区域上的源极电极或漏极电极之间会产生寄生电容。由此，高频信号介由周边n+型区域60、61由源漏极区域间泄漏，例如在开关电路装置中使用了该FET时，形成在断开时由输出输入端子间泄漏信号的结果，具有使开关电路装置的绝缘恶化的问题。
例如图19中FET1的栅极电极的前端部分69a和OUT-1焊盘的距离或FET2的栅极电极的前端部分69a和OUT-2焊盘的距离也必须离开20μm以上。
发明内容
本发明是鉴于上述的诸多情况而开发的，其如下解决上述问题。第一，本发明提供一种半导体装置，其将位于半绝缘衬底上或半导体衬底的绝缘化层上并与该半绝缘衬底或半导体衬底的绝缘化层形成肖特基结的金属层及杂质扩散区域多个集成，一个所述金属层至少在和其它金属层或杂质扩散区域相邻的区域的附近设置高浓度杂质区域，抑制自所述一个金属层向所述衬底延伸的耗尽层的扩展。
第二，本发明提供一种半导体装置，其集成多个FET，该FET包括：半绝缘衬底上或半导体衬底上设置的沟道区域；与该沟道区域表面形成欧姆结的源极电极及漏极电极；与所述沟道区域及所述半绝缘衬底或半导体衬底的绝缘化层形成肖特基结的栅极电极，一个所述FET的栅极电极至少在和其它FET相邻的区域的附近设置高浓度杂质区域，抑制自所述一个FET栅极电极向所述半绝缘衬底或半导体衬底的绝缘化层延伸的耗尽层的扩展。
另外，将所述一个FET和所述其它的FET的间隔距离配置为接近至可确保规定绝缘的界限。
第三，本发明提供一种半导体装置，其集成了多个FET、由与半绝缘衬底或半导体衬底的绝缘化层形成肖特基结的金属层构成的配线及各电极焊盘和由杂质扩散区域构成的连接装置，所述FET包括：所述半绝缘衬底上或半导体衬底上设置的沟道区域；与该沟道区域表面形成欧姆结的源极电极及漏极电极；与所述沟道区域及所述半绝缘衬底或半导体衬底的绝缘化层形成肖特基结的栅极电极，一个所述FET的栅极电极至少在和所述金属层、所述连接装置的任何一个相邻的区域的附近设置高浓度杂质区域，抑制自所述一个FET的栅极电极向所述半绝缘衬底或半导体衬底的绝缘化层延伸的耗尽层的扩展。
所述一个FET栅极电极和所述金属层及所述连接装置的任何一个的间隔距离配置为接近至可确保规定绝缘的界限。
第四，本发明提供一种半导体装置，其集成了多个FET、由与半绝缘衬底或半导体衬底的绝缘化层形成肖特基结的金属层构成的配线及各电极焊盘和由杂质扩散区域构成的连接装置，所述FET包括：所述半绝缘衬底上或半导体衬底上设置的沟道区域；与该沟道区域表面形成欧姆结的源极电极及漏极电极；与所述沟道区域及所述半绝缘衬底或半导体衬底的绝缘化层形成肖特基结的栅极电极，一个所述金属层至少在和所述FET、所述其他金属层、所述连接装置的任何一个相邻的区域的附近设置高浓度杂质区域，抑制自所述一个金属层向所述半绝缘衬底或半导体衬底的绝缘化层延伸的耗尽层的扩展。
所述一个金属层和所述FET、所述其它金属层、所述连接装置的任何一个的间隔距离配置为接近至可确保规定绝缘的界限。
所述源极电极及所述漏极电极，由第一绝缘膜覆盖其周围，在其上第二绝缘膜沿所述两电极配置。
所述第二绝缘膜的一个侧面和所述源极区域或所述漏极区域的端部大致一致，所述第二绝缘膜的其他侧面和所述源极电极或所述漏极电极的端部大致一致。
所述绝缘化层是利用离子注入而绝缘化的区域。
所述绝缘化层的电阻率在1×103Ω·cm-3以上。
所述半绝缘衬底的杂质浓度为1×1014cm-3以下。
所述半绝缘衬底的电阻率为1×106Ω·cm以上。
所述半绝缘衬底是化合物半导体衬底。
所述高浓度杂质区域的杂质浓度为1×1017cm-3以上。
所述高浓度杂质区域连接在DC电位、或GND电位或高频GND电位的电极焊盘上。
所述高浓度杂质区域和金属电极欧姆连接，金属电极连接在DC电位、GND电位或高频GND电位的电极焊盘上。
所述高浓度杂质区域至少一部分和金属电极肖特基连接，金属电极连接在DC电位或GND电位或高频GND电位的电极焊盘上。
高浓度杂质区域夹着所述半绝缘衬底和所述金属电极连接，该金属电极和所述半绝缘衬底或半导体衬底的绝缘化层肖特基接合，金属电极连接在DC电位、GND电位或高频GND电位的电极焊盘上。
所述高浓度杂质区域和所述金属电极的间隔距离为0μm～10μm。
所述高浓度杂质区域具有金属电极，该金属电极是被施加DC电位、GND电位或高频GND电位的接合焊盘的一部分。
附图说明
图1是用于说明本发明的电路图；
图2是用于说明本发明的平面图；
图3是用于说明本发明的剖面图；
图4是用于说明本发明的平面图；
图5是用于说明本发明的平面图；
图6是用于说明本发明的剖面图；
图7是用于说明本发明的剖面图；
图8是用于说明本发明的剖面图；
图9是用于说明本发明的剖面图；
图10是用于说明本发明的剖面图；
图11是用于说明本发明的剖面图；
图12是用于说明本发明的剖面图；
图13是用于说明现有例的(A)电路图、(B)平面图；
图14是用于说明现有例的剖面图；
图15是用于说明现有例的剖面图；
图16是用于说明现有例的剖面图；
图17是用于说明现有例的剖面图；
图18是用于说明现有例的电路图；
图19是用于说明现有例的平面图；
具体实施方式
以下参照图1～图12说明本发明的实施例。
首先，说明本发明的第一实施例。图1是说明本实施例的开关电路装置的电路图，图1(A)是等效电路图，图1(B)是沿芯片图案的电路概要图。
在该电路中，在进行开关的FET1和FET2的输出端子OUT-1和OUT-2与接地间连接并联FET3、FET4，在该并联FET3、FET4的栅极施加对FET1和FET2的控制端子Ctl-2、Ctl-1的互补信号。其结果在FET1接通时并联FET4接通，FET2及并联FET3断开。
在该电路中，在共用输入端子IN-输出端子OUT1的信号经路接通、共用输入端子IN-输出端子OUT2的信号经路断开时，由于并联FET4接通，故至输出端子OUT2的输入信号的泄漏介由接地的外装电容C接地，可提高绝缘。
图2是显示集成了图1的开关电路装置的化合物半导体开关电路装置的一例的平面图。衬底是化合物半导体衬底(例如GaAs)，在该衬底上，在左右中央部配置进行开关的FET1及FET2(选通脉冲宽度都为600μm)，在其下方配置并联FET3及FET4(选通脉冲宽度都为300μm)，在各FET的栅极电极上连接电阻R1、R2、R3、R4。另外，与共用输入端子IN、输出端子OUT-1、OUT-2、控制端子Ctl-1、Ctl-2、接地端子GND对应的电极焊盘I、O1、O2、C1、C2、G设在衬底的周边。设置进行开关的FET1及FET2，并且并联FET3及并联FET4的源极电极连接，并连接在接地端子GND上。另外，虽然在此省略图示，但用于接地的电容C外装连接在接地端子GND上。另外，虚线所示的第二层配线是在各FET栅极电极形成时同时形成的栅极金属层68(Ti/Pt/Au)，实线显示的第三层配线是进行各元件连接及焊盘形成的焊盘金属层77(Ti/Pt/Au)。与第一层衬底欧姆接触的欧姆金属层(AuGe/Ni/Au)是形成各FET的源极电极、栅极电极及各电阻两端的取出电极的金属层，在图2中，由于和焊盘金属层重合，故未图示。
在图2中，FET1(FET2也相同)是自下侧延伸的六条梳齿状的第三层焊盘金属层77连接在输出端子OUT-1上的源极电极75(或漏极电极)，在其下有由第一层欧姆金属层形成的源极电极65(或漏极电极)。另外，自上侧延伸的梳齿状的六条第三层焊盘金属层77是连接在共用输入端子IN上的漏极电极76(或源极电极)，在其下有由第一层欧姆金属层形成的漏极电极66(或源极电极)。该两电极配置梳齿相咬合的形状，在其间梳齿状配置由第二层栅极金属层68形成的栅极电极69，构成FET的沟道区域。
另外，作为并联FET的FET3(FET4也相同)是自下侧延伸的梳齿状的四条第三层焊盘金属层77连接在接地端子GND上的源极电极75(或漏极电极)，在其下有由第一层欧姆金属层形成的源极电极65(或漏极电极)。另外，自上侧延伸的梳齿状的四条第三层焊盘金属层77是连接在输出端子OUT-1上的漏极电极76(或源极电极)，在其下有由第一层欧姆金属层形成的漏极电极66(或源极电极)。该两电极配置梳齿相咬合的形状，在其间梳齿状配置由第二层栅极金属层68形成的栅极电极69，构成沟道区域。
另外，在各FET的栅极电极69近旁的衬底表面设置n+型的高浓度杂质区域100a。具体地说，FET1的梳齿状栅极电极69的前端部分69a及FET2的梳齿状栅极电极69的前端部分69a是至少和相对配置的FET3及DET4邻接的部分。在此，所谓栅极电极的前端部分69a是指下述区域，其为与梳齿状栅极电极69的束接侧的相反侧，栅极电极69自沟道区域延伸，并与衬底形成肖特基结的区域。高浓度杂质区域100a自各栅极电极前端部分69a以约4μm的间隔距离配置。
另外，高浓度杂质区域100a自与FET1及FET2对向配置的FET3的栅极电极先端部分69a和FET4的栅极电极前端部分69a也以约4μm的间隔距离配置。即，在本实施例的图案中，高浓度杂质区域100a设在进行开关动作的FET1、FET2和对向配置的并联FET即FET3、FET4之间。
利用该高浓度杂质区域100a可抑制自和衬底形成肖特基结的栅极电极69延伸至所述衬底上的耗尽层的扩展。在和衬底形成肖特基结的金属层中，由于根据在该金属层传送的高频信号使在衬底上扩展的耗尽层的电场变动，有可能在耗尽层到达的邻接的电极等上泄漏高频信号。
但是，如果在栅极电极69邻接而配置的FET1和FET3及FET2和FET4之间的衬底51表面设置n+型高浓度杂质区域100a，则和未掺杂杂质的衬底51(为半绝缘性，衬底阻抗值为1×107～1×108Ω·cm)表面不同，杂质浓度增高(离子种类以29Si+计，浓度为1～5×1018cm-3)。由此，各FET的栅极电极69被分离，耗尽层不会向邻接的FET(源极区域、漏极区域、沟道区域的杂质区域或栅极区域)延伸，故可大幅度地使邻接的FET相互之间的间隔距离接近而设置。
如前所述，由于栅极电极69由微细的图案形成，故在本实施例中自和衬底形成肖特基结的栅极电极69间隔数μm，配置高浓度杂质区域100a。通过这样设置高浓度杂质区域100a，防止自FET1及FET2的栅极电极至衬底扩展的耗尽层到达邻接并对向配置的FET3及FET4的栅极电极、源极区域及漏极区域、沟道区域，可抑制高频信号的泄漏。
具体地说，如自栅极电极69的前端部分69a至高浓度杂质区域100a的间隔距离为4μm，则可充分地确保规定的绝缘。
图3是显示图1的开关电路装置的FET的局部剖面图。另外，进行开关动作的FET1、FET2及作为并联FET的FET3、FET4全部是相同的结构。
如图3所示，在衬底51上设置由n型离子注入层形成的动作层52和在其两侧形成源极区域56及漏极区域57的n+型杂质区域，在动作层52上设置栅极电极69，在杂质区域设置由第一层欧姆金属层形成的漏极电极66及源极电极65。另外，在其上设置如上所述由第三层焊盘金属层77形成的漏极电极76及源极电极75，进行各元件的配线等。
在此，说明高浓度杂质区域100a。高浓度杂质区域100a的杂质浓度为1×1017cm-3以上。另外，当其一部分和金属电极200连接，金属电极200连接在高频GND电位的电极焊盘70上时，由于绝缘的提高，很有效。
图4显示高浓度杂质区域100a和金属电极200的关系。
首先，图4(A)是高浓度杂质区域100a和金属电极200欧姆连接，且金属电极200被连接在高频GND焊盘70上的图，在将泄漏至高浓度杂质区域100a的信号导出至高频GND焊盘70上的效果方面，该方式最大，提高绝缘效果也最大。但是，欧姆结的金属电极多很深地扩散至衬底内部，当欧姆结的金属电极到达高浓度杂质区域的深度以上时，衬底的半绝缘区域和金属电极就会接触，此时相反会使绝缘恶化，而不可使用。
图2显示的图案是设置该欧姆连接的金属电极200的情况。
图4(B)、(C)是夹着半绝缘衬底51和金属电极200连接且金属电极200和半绝缘衬底51形成肖特基结、金属电极200连接在高频GND焊盘70上。在图4(B)中，金属电极200设在衬底51表面。考虑掩膜对位精度，自高浓度杂质区域100a端部间隔0～10μm而设置。如间隔10μm以上则串联电阻变大，难于将泄漏到高浓度杂质区域100a的信号导出至高频GND焊盘70。图4(C)是将高浓度杂质区域100a的图案变形并配置在高频GND焊盘70附近的图。在图4(C)中，金属电极200是电极焊盘70的一部分。在高频GND焊盘70周边配置其它的配线等，在如图4(B)所示不能使金属电极自高频GND焊盘70延伸等情况下是有效的图案，但比图4(B)的串联电阻大，绝缘效果会降低一些。
另外，图4(D)、(E)是金属电极200和高浓度杂质区域100a的至少一部分接触，形成肖特基结，且金属电极200与高频GND焊盘70连接的图，比图4(B)、(C)的串联电阻小，绝缘效果大。如图4(D)所示，也可使金属电极200延伸与电极焊盘70连接，也可如图4(E)所示，使高浓度杂质区域100a的图案变形，将电极焊盘70的一部分作为金属电极200。
所谓高频GND焊盘是作为高频接地的意思，表示自高频GND焊盘介由外装电容接地的情况等。取代高频GND焊盘，GND电位的焊盘或DC电位的焊盘效果也相同。
本发明的特征在于，和衬底形成肖特基结的FET1及FET2的栅极电极69，在至少和是对向配置的并联FET即FET3及FET4邻接的区域中，将高浓度杂质区域100a设置在栅极电极先端局部69a的近旁。由此，可抑制自FEI1及FET2的栅极电极69延伸至所述衬底的耗尽层的扩展，故可将FET1及FET2和FET3及FET4配置为接近至可确保规定绝缘的距离。具体地说，当使高浓度杂质区域100a和各FET的栅极电极69之间的距离为4μm左右时，则通过和成为高频GND的杂质区域100a本身产生干扰，可在不将必要信号泄漏到GND的情况下，有效地抑制耗尽层的扩展，由于高浓度杂质区域100a的宽度只要有2μm则可足以发挥效果，故在夹着高浓度杂质区域100a的情况下，可将FET-FET间的距离接近至10μm左右。可大幅地缩小在现有例必须间隔20μm以上的邻接的FET间的间隔距离。
其次，使用图5～图12说明本发明的第二实施例。第二实施例中，在进行开关动作的FET1及FET2和邻接对向配置的并联FET即FET3及FET4之间配置高浓度杂质区域100a，提高各FET间的绝缘，并且，在由和衬底形成肖特基结的栅极金属层68构成的电极焊盘70及配线62的近旁也配置高浓度杂质区域100b，另外，一个FET的栅极电极在和由栅极金属层68构成的电极焊盘及配线62邻接的区域也设置高浓度杂质区域100c。由此，可抑制由自和衬底形成肖特基结的栅极电极69、电极焊盘70及配线62扩展至衬底的耗尽层泄漏高频信号。在平面图中，在金属层68近旁设置的高浓度杂质区域100b、100c以外的其它的构成要素和图2所示的相同。另外，电路图也和图1相同，故省略这些说明。
图6显示图5的开关电路装置的FET的局部剖面图。另外，进行开关动作的FET1、FET2及并联FET的FET3、FET4有完全相同的结构。
如图6所示，在衬底51上设置n型离子注入层形成的动作层52和在其两侧形成源极区域56及漏极区域57的n+型杂质区域，在动作层52上设置栅极电极69，在杂质区域设置由第一层欧姆金属层形成的漏极电极66及源极电极65。另外，在其上如前所述设置由第三层焊盘金属层77形成的漏极电极76及源极电极75，进行各元件的配线等。和图3所示的第一实施例的FET的不同点在于，首先，与第一实施例的FET由Ti和沟道区域形成肖特基结相对，形成Pt埋入栅极，提高FET的饱和电流值，降低接通电阻值。其次，在覆盖漏极电极66及源极电极65的周围的氮化膜上沿漏极电极66及源极电极65设置氧化膜120。
该氧化膜120后面详述，在制造本实施例的FET的工序中是必须的，为提高栅极电极69的掩膜对位精度，设在形成FET的源极区域56、漏极区域57的n+型区域上。其制法上，沿源极电极65及漏极电极66各形成两条的各氧化膜120，一个侧面和源极区域56或漏极区域57的端部大致一致，其它的侧面和源极电极65或漏极电极66的端部大致一致。通过设置该氧化膜120提高掩膜对位精度，d21及d22也比现有的小。总之，缩小源-漏极区域间的距离及源-漏极电极间的距离，进一步提高FET的饱和电流值，降低接通电阻值。
在此，栅长Lg指位于源极区域56和漏极区域57间的沟道区域44(动作层52)的栅极电极69的长度，通常设计为不产生短沟道效应的0.5μm。栅极宽度Wg指沿源极区域56及漏极区域57位于沟道区域44(动作层52)的栅极电极69的宽度(梳齿的总和)，在本实施例中，进行开关动作的FET的栅极宽度Wg在第一实施例中为600μm，在此缩小至500μm，并联FET的栅极宽度Wg是和第一实施例相同的300μm。
这样，通过减小FET自身的栅极宽度Wg，对减少FET的断开电容，提高绝缘具有很大的效果。但是，通常，如将FET的栅极宽度Wg自600μm减小至500μm则饱和电流值下降，接通电阻值升高。因此，即使将栅极宽度Wg缩小，为了保持现有的饱和电流值、接通电阻值，必须提高作为基本元件的FET的能力。在本实施例中，将现有基于Ti的肖特基结的栅极电极的FET形成埋入Pt的栅极电极的FET。
栅极电极69是自最下层多层蒸镀Pt/Mo/Ti/Pt/Au的金属层，是在动作层埋入Pt层的一部分的电极结构，在用于埋入的热处理后，本来最下层具有Pt的部分主要变为PtGa，在PtGa上扩散Pt的部分主要为PtAs2。
作为和GaAsFET动作区域形成肖特基结的金属，由于Pt与Ti相比，相对于GaAs的势垒高度高，故与利用Ti形成肖特基结的现有的FET相比，埋入Pt的栅极FET可得到高的饱和电流值和低的接通电阻值。另外，埋入Pt的栅极FET将栅极电极的一部分埋入沟道区域，由此，栅极电极正下面的电流流动的部分自沟道区域表面下降。即，动作区域考虑栅极电极的埋设量很深地形成，可得到预先希望的FET特性，因此，动作区域设计为离开表面自然耗尽层区域，电流在结晶良好的低电阻区域流动。基于以上的理由，与Ti栅极FET相比，埋入Pt的栅极FET大幅度地改善了饱和电流值、ON电阻值及高频变形特性。
另外，本实施例的FET在于与第一实施例相比，通过提高形成栅极电极的掩膜对位精度，改善制造工艺，来缩短源-漏极间的距离，进一步提高作为基本元件的特性。但是，为此，在制造工序中，要在作为源极区域56及漏极区域57的n+型区域上同时形成掩模对位用的氧化膜120，且利用Pt层的埋入形成栅极电极69。因此，如后详述，不能形成和第一实施例中显示的电极焊盘70及配线62接触的周边n+型区域60、61。
因此，为抑制自芯片上形成一个电极焊盘70及配线62的栅极金属层68延伸至衬底的耗尽层的扩展，在该栅极金属层68和由FET或其它栅极金属层68(其它配线62及其它电极焊盘70)、杂质扩散区域构成的电阻R1～R4的任何一个至少邻接的部分，或在一个FET的栅极电极和栅极金属层68、电阻R1～R4至少邻接的部分设置高浓度杂质区域100b、100c。和栅极金属层68的间隔距离是4μm左右。
另外，高浓度杂质区域100a、100c仅为明确其配置的位置变更了符号，在本实施例中，作为提高绝缘的效果是完全同一的结构要素。即，高浓度杂质区域100b、100c的杂质浓度为和高浓度杂质区域100a相同的1×1017cm-3以上。另外，省略图示，当在该高浓度杂质区域100b、100c上连接金属电极，将金属电极连接在GND上时，则对提高绝缘有效。
该情况下，高浓度杂质区域100b、100c和金属电极的连接方法和图4所示的相同，省略说明。另外，如芯片上可以配置，则通过连接向该金属电极200施加GND电位或DC电位的电极焊盘，或将其一部分用作金属电极可进一步提高绝缘。
在本实施例中，通过在近接的FET间设置高浓度杂质区域100a，可提高绝缘，大幅度地降低各FET间的间隔距离。
另外，通过为形成FET设置掩模对位用的氧化膜120，只要确保栅极电极69和源极区域56或漏极区域57的掩膜对位最大偏移0.1μm即可，由于技术中必须确保0.2μm，故可将栅极电极69和源极区域56或漏极区域57之间的距离(d22)缩小其差0.1μm的量。具体地说，源极区域56及漏极区域57和栅极电极69之间的距离可由0.6μm缩小至0.5μm，另外，基于相同的理由，可将源极区域56端-源极电极65端距离及漏极区域57端-漏极电极66端距离(d21)自0.4μm缩小至0.3μm。
总之，可提高源极区域56、漏极区域57和栅极电极69的掩膜对位精度，且将源极区域56、漏极区域57和栅极电极69的距离各自缩小0.1μm，提高源极区域56和源极电极65之间、漏极区域57和漏极电极66之间的掩膜对位精度，并将源极区域56端-源极电极65端距离及漏极区域57端-漏极电极66端距离各自缩小0.1μm，合计可将源极电极-漏极电极间距离缩小0.4μm，故可实现饱和电流值的提高及接通电阻值的降低。将该效果和自所述的Ti肖特基栅极FET至埋入Pt的栅极FET的变化的效果合并，即使将进行开关动作的FET的栅极宽度Wg降低至500μm，也可确保如现有一样的饱和电流值及接通(ON)电阻值，大大有利于通过降低栅极宽度Wg来提高绝缘。
另外，为了提高作为FET的基本元件的性能，虽然在其制造工艺上，不能形成在电极焊盘70及配线62的下方设置的周边n+型区域60、61，但通过在电极焊盘70及配线62的近旁设置高浓度杂质区域100b，可确保和现有的一样的规定的绝缘。
其次，参照图7～图12说明第二实施例中显示的开关电路装置的制造方法。
在此就一个电极焊盘进行说明。例如，利用以下的制造方法在制造图1所示的开关电路装置时，共用输入端子用的电极焊盘、第一及第二控制端子用的电极焊盘、第一及第二输出端子用的电极焊盘全部同样地形成。高浓度杂质区域100a～100c是相同的构成要素，由于其配置各不相同，故以下说明高浓度杂质区域100。
本发明包括如下工序：在衬底51表面形成动作层52的工序；与所述动作层52相接形成源极及漏极区域56、57，同时，在设置有和衬底形成肖特基结的栅极金属层68的区域的近旁形成高浓度杂质区域100的工序；在所述源极区域56及漏极区域57和所述高浓度杂质区域100上形成氧化膜120的工序；在所述氧化膜120上使掩膜对位，在所述源极及漏极区域56、57上附着作为第一层电极的欧姆金属层64并形成第一源极及漏极电极65、66的工序；将掩膜在所述氧化膜120上对位，在所述衬底表面附着作为第二层电极的栅极金属层68并形成栅极电极69及第一电极焊盘70及配线62的工序；在所述第一源极及第一漏极电极65、66和所述第一电极焊盘70上附着作为第三层电极的焊盘金属层74并形成第二源极及第二漏极电极75、76和第二电极焊盘77的工序。
第一工序：如图7所示，首先，在衬底51表面形成动作层52。
即，用约100～200厚度的通孔离子(スル一イオン)注入用硅氧化膜53覆盖由GaAs等形成的化合物半导体衬底51的整个面。然后，蚀刻芯片的最外周或规定区域的GaAs，形成对位标记(未图示)，并进行光刻工艺，选择性地使预定动作层52上的抗蚀剂层54开孔。其后，以该抗蚀剂层54为掩膜，为了选择直至规定的动作层52的动作层，进行赋予p-型的杂质(24Mg+)的离子注入及赋予n型的杂质(29Si+)的离子注入。其结果，在非掺杂衬底51上形成p-型区域55和在其上的n型动作层52。然后，将退火用氧化硅膜淀积大约500。
第二工序：如图8所示，与所述动作层52相接，形成源极及漏极区域56、57，同时，在和衬底形成肖特基结的肖特基金属层的近旁形成高浓度杂质区域100。
除去前工序中使用的抗蚀剂层54，重新进行光刻工艺，选择性地使设有预定源极区域56、漏极区域57、预定肖特基金属层的近旁的抗蚀剂层58开孔。由于肖特基金属层是构成和半绝缘衬底形成肖特基结的栅极电极及配线、电极焊盘的最下层的金属层(以下称栅极金属层)，故预定的配线62及预定的电极焊盘70的一部分的近旁露出。
接着，以该抗蚀剂层58为掩膜，在预定的源极区域56及漏极区域57、预定的高浓度杂质区域100的衬底表面进行赋予n型的杂质(29Si+)的离子注入。由此，形成n+型的源极区域56及漏极区域57，同时形成高浓度杂质区域100。为了确保规定的绝缘，至少在栅极金属层和其它的栅极金属层或杂质区域邻接的区域设置高浓度杂质区域100。另外，高浓度杂质区域100被设置在自栅极金属层端部间隔4μm左右的衬底表面。在芯片最外周或掩膜的规定区域为在后道工序进行掩模对位，作为标记用而除去抗蚀剂层58。
在图8的剖面图中显示在FET的沟道区域44、预定的配线62、预定的电极焊盘层70的近旁各自分离设置高浓度杂质区域100。但是，实际中，如图5所示，在和由FET、其它的电极焊盘70及配线62、杂质区域构成的电阻R1～R4的任何一个至少邻接的区域(高浓度杂质区域100b)的栅极金属层的近旁形成一个FET的栅极电极69和其它的FET邻接的区域(高浓度杂质区域100a)或形成电极焊盘70及配线62的栅极金属层。
可以认为，当在GaAs衬底上直接设置形成肖特基结的金属层(本实施例中的栅极金属层)时，根据对应高频信号的耗尽层距离的变化，在耗尽层到达邻接的其他栅极金属层、FET、电阻(杂质区域)的情况下，会在此处产生高频信号的泄漏。
但是，如在栅极金属层近旁的衬底51表面设置n+型高浓度杂质区域100，则和未掺杂杂质的衬底51(是半绝缘性的，衬底电阻值为1×107～1×108Ω·cm)表面不同，杂质浓度升高(在离子种类为29Si+时，浓度为1～5×1018cm-3)。由此，栅极金属层和衬底51分离，由于耗尽层不延伸，故邻接的其它的栅极金属层、FET、电阻可使相互的间隔距离大幅度接近而设置。
第三工序：其次，如图9所示，在所述源极区域56及漏极区域57和所述高浓度杂质区域100上形成氧化膜120。保留形成高浓度杂质区域100的抗蚀剂层58，直接在全面上堆积氧化膜120(图9(A))。然后，通过剥离除去抗蚀剂层58，在源极区域56及漏极区域57和高浓度杂质区域100上保留氧化膜120(图9(B))。在用于对位标记而除去抗蚀剂层54的部分也保留氧化膜120，在以后的工序中作为对位标记130，利用这些氧化膜120。然后，进行离子注入的p-区域、n型动作层、源极区域、漏极区域及构成高浓度杂质区域的n+型区域的活性化退火。
第四工序：如图10所示，将掩膜在氧化膜120上对位，在所述源极及漏极区域56、57上附着作为第一层电极的欧姆金属层64，形成第一源极及第一漏极电极65、66。
首先，设置新的抗蚀剂层63，选择地进行光刻工艺，使预定形成第一源极电极65及第一漏极电极66的部分开孔(图10(A))。利用CF4等离子体除去露出的氧化膜120和其下层的氮化硅膜53，露出源极区域56及漏极区域57(图10(B))，接着，顺序真空蒸镀并层积作为欧姆金属层64的AnGe/Ni/Au这三层(图10(C))。其后，除去抗蚀剂层63，通过剥离，保留与源极区域56及漏极区域57接触的第一源极电极65及第一漏极电极66。然后，通过合金化处理，形成第一源极电极65和源极区域56及第一漏极电极66和漏极区域57的欧姆结(图10D)。
以往是使用蚀刻GaAs得到的对位标记，进行动作层52的形成、源漏极区域56、57的形成、源漏极电极65、66的形成工序，由于掩膜对准器的对位精度是0.1μm，故源极区域56和源极电极65之间、漏极区域57和漏极电极66之间的掩膜对位的误差最大为0.2μm。源极区域56端-源极电极65端之间的距离及漏极区域57端-漏极电极66端之间的距离(参照图3d11)，由于0.2μm是耐压界限，故考虑对位偏移，设计中心必须确保0.4μm的间隔距离。但是，如本实施例所述，通过在形成对位标记130的同时，在源极区域56及漏极区域57上保留氧化膜120，可直接使源极区域及漏极区域和源极电极及漏极电极掩模对位，故可缩小源极区域56端-源极电极65端之间的距离及漏极区域57端-漏极电极66端之间的距离(参照图6d21)。也就是说，源极区域56和源极电极65之间、漏极区域57和漏极电极66之间的最大掩模对位偏移可抑制在0.1μm，因此在设计中心只要确保0.3μm的间隔距离即可。
第五工序：如图11所示，将掩膜置于氧化膜120上对位，在所述衬底表面上附着作为第二层电极的栅极金属层68，并形成栅极电极69及第一电极焊盘70及配线62。首先，在图11(A)中，进行光刻工艺，选择性地使预定的栅极电极69、电极焊盘70及配线62部分开孔，干式蚀刻自预定的栅极电极69、电极焊盘70及配线62部分露出的氮化硅膜53，露出规定的栅极电极69部分的动作层52，并露出预定的配线62及预定的电极焊盘70部分的衬底51。使预定的栅极电极69部分的开口部为0.5μm，可形成微细化的栅极电极69。
其次，在图11(B)中，在动作层52及露出的衬底51上附着作为第二层电极的栅极金属层68，并形成栅极电极69、配线62及第一电极焊盘70。即，在衬底51上顺序真空蒸镀并层积构成第二层电极的栅极金属层68的Pt/Mo/Ti/Pt/Au这五层。
然后，如图11(C)所示，除去抗蚀剂层67，通过剥离形成与动作层52接触的栅极长0.5μm的栅极电极69和第一电极焊盘70及配线62，并实施埋入Pt的热处理。这样，栅极电极69在保持和衬底的肖特基结的情况下，一部分埋设在动作层52。在此，该情况下动作层52的深度，在第一工序中形成动作层52的情况下考虑该栅极电极69的埋入量，形成得较深，可得到希望的FET特性。
动作层52表面(例如距表面500左右)或产生自然耗尽层或因是结晶不均匀的区域等电流不流动，作为沟道是无效的。通过在沟道区域52埋入栅极电极69的一部分，栅极电极69正下面流动电流的部分自沟道区域52表面下降。由于沟道区域52考虑栅极电极69的埋入量而较深地形成，可得到预期的FET特性，故可作为沟道有效活用。具体地说，具有大幅改善电流密度、沟道电阻或高频变形特性的特点。
在此，形成栅极电极69的掩膜也使用对准标记130。即，使源极、漏极区域和栅极电极直接掩膜对位。由此，栅极电极69和源极区域56或漏极区域57的对位偏移总是和掩膜对准器的对位精度同等，最大可抑制在0.1μm。在现有例中，介由另外蚀刻GaAs而设置的对位标记间接地使栅极电极69和源极区域56或漏极区域57掩模对位，由于掩膜对准器的对位精度是0.1μm，故栅极电极69和源极区域56或漏极区域57的对位偏移最大为0.2μm。源极区域56及漏极区域57和栅极电极69之间，若最低不间隔0.4μm，则不能确保规定的耐压，故考虑因掩膜对位误差引起的生产偏差，设计中心必须确保0.6μm的间隔距离，但若根据本实施例，则设计中心只要确保0.5μm即可。(参照图3、图6)。
在此，氧化膜120也设置在和源极区域56、漏极区域57同时形成的高浓度杂质区域100上。总之，在如现有的电极焊盘70或配线62下的整个面(或周边部)上形成为提高绝缘的高浓度杂质区域100时，栅极金属层68就堆积在氧化膜120上。特别地，在本实施例中，为了将FET的基本性能提高，利用Pt的埋入形成栅极电极69。即，在氧化膜120上配置Pt，但是，氧化膜120和Pt的粘结强度弱，而产生栅极金属层68自氧化膜120脱落的问题。
因此，如图5及图11(C)所示，电极焊盘70或配线62不接触，在邻接的其它的栅极金属层、FET、杂质区域之间配置了高浓度杂质区域100。由此，可抑制自栅极金属层至衬底扩展的耗尽层到达邻接的其它的栅极金属层、FET、杂质区域。
总之，是可提高作为FET的基本特性的制造方法，而且，利用在近旁设置的高浓度杂质区域100可抑制耗尽层自构成电极焊盘70及配线62的栅极金属层的扩展，防止高频信号的泄漏。
第七工序：然后，在第一源极及第一漏极电极65、66和所述第一电极焊盘70上附着作为第三层电极的焊盘金属层74，且形成第二源极及第二漏极电极75、76和第二焊盘77。
形成栅极电极69、配线62及第一电极焊盘70后，为保护栅极电极69周边的动作层52，衬底51表面利用由氮化硅膜构成的钝化膜72覆盖。在该钝化膜72上进行光刻，对与第一源极电极65、第一漏极电极66、栅极电极69及第一的焊盘70的接触部，选择性地进行抗蚀剂开孔，干式蚀刻该部分的钝化膜72。其后，除去抗蚀剂层71(图12(A))。
另外，在衬底51的整个面上涂敷新的抗蚀剂层73，进行光刻，选择性地使预定的第二源极电极75及第二漏极电极76和第二电极焊盘77上的抗蚀剂开孔。接着，顺序真空蒸镀并层积作为第三层电极的焊盘金属层74的Ti/Pt/Au这三层，形成与第一源极电极65、第一漏极电极66及第一电极焊盘70接触的第二源极电极75及第二漏极电极76和第二电极焊盘77(图12(B))。由于焊盘金属层74的其它部分附着在抗蚀剂层73上，故除去抗蚀剂层73，通过剥离仅保留第二源极电极75及第二漏极电极76和第二电极焊盘77，其它的被除去。另外，由于一部分配线部分使用该焊盘金属层74形成，故当然该配线部分的焊盘金属层74保留(图12(C))。
这些配置例是一例，只要是防止介由衬底51将电极焊盘70上施加的高频信号传递到配线62上的配置即可。
以上，在本说明书中，对栅极电极69，以自化合物半导体衬底上设置的沟道区域(动作层52)及自沟道区域延伸、与半导体表面形成肖特基结的情况，或栅极金属层68在化合物半导体衬底上形成肖特基结的情况作为例子进行了说明。但不限于此，半绝缘衬底和金属层形成肖特基结的情况或例如在硅半导体衬底上设置的绝缘化层和金属层形成肖特基结的情况也可得到相同的效果。在半绝缘衬底的情况下，只要杂质浓度为1×1014cm-3以下，电阻率为1×106Ω·cm以上，则无论什么样的衬底都可以，通过对半导体衬底进行离子注入，在绝缘化的绝缘化层的情况下，绝缘化层的电阻率为1×103Ω·cm以上
如上所述，本发明可得到以下的效果。
通过在和栅极电极连接的FET之间设置高浓度杂质区域可提高绝缘。在于栅极金属层的下方设置周边n+型区域的现有方法中，不能设置在梳状栅极电极中自和捆扎侧相反侧的沟道区域突出的前端部分的下方。但是，根据本发明，通过在栅极电极的附近，至少在和其它的FET、栅极金属层、杂质区域邻接的部分配置高浓度杂质区域，可防止向衬底扩展的耗尽层引起的高频信号的泄漏。
另外，利用在作为栅极金属层的焊盘及配线的近旁设置也可抑制耗尽层自焊盘及配线的扩展。
另外，通过直接使作为源极区域及漏极区域的n+型区域和栅极掩膜掩模对位，使n+型区域和栅极的对位偏移最大为0.1μm。即，即使考虑因掩膜对位误差产生的生产误差，n+型区域和栅极电极的距离也可自0.6μm缩小至0.5μm，该量可提高FET的饱和电流值，降低接通电阻值。N+型区域端和欧姆电极(源极电极或漏极电极)端的距离也因完全相同的理由，可将设计值自0.4μm缩至0.3μm，该量可提高FET的饱和电流值，降低接通电阻值。
另外，在上述之上，通过将栅极电极金属埋入沟道，可更加提高FET的基本性能，故利用和现有的相同的特性，可使栅极宽度Wg为500μm，具有降低电容以提高绝缘的优点。
若接着源极及漏极区域或高浓度杂质区域形成工序，进行利用氧化膜形成对位标记的工序，则由于在n+区域上保留氧化膜，在现有技术中，当将与栅极电极同时设置的配线或电极焊盘设置在n+区域上时，在埋入Pt的栅极的情况下，存在配线及电极焊盘的最下层的Pt和n+区域上的氧化末代粘接强度变弱的可能，但在本实施例中，焊盘及配线和高浓度杂质不接触，配置在附近，故不会发生粘接强度减弱的问题，可抑制耗尽层的扩展。

Claims (21)

1、一种半导体装置，其将位于半绝缘衬底上或半导体衬底的绝缘化层上并与该半绝缘衬底或半导体衬底的绝缘化层形成肖特基结的金属层及杂质扩散区域多个集成，其特征在于，一个所述金属层至少在和其它金属层或杂质扩散区域相邻的区域的附近设置高浓度杂质区域，抑制自所述一个金属层向所述衬底延伸的耗尽层的扩展。
2、一种半导体装置，其集成多个FET，该FET包括：半绝缘衬底上或半导体衬底上设置的沟道区域；与该沟道区域表面形成欧姆结的源极电极及漏极电极；与所述沟道区域及所述半绝缘衬底或半导体衬底的绝缘化层形成肖特基结的栅极电极，其特征在于，一个所述FET的栅极电极至少在和其它所述FET相邻的区域的附近设置高浓度杂质区域，抑制自所述一个FET栅极电极向所述半绝缘衬底或半导体衬底的绝缘化层延伸的耗尽层的扩展。
3、如权利要求2所述的半导体装置，其特征在于，设置所述一个FET和所述其它的FET的离开距离，使其接近至可确保规定绝缘的界限。
4、一种半导体装置，其集成了多个FET、由与半绝缘衬底或半导体衬底的绝缘化层形成肖特基结的金属层构成的配线及各电极焊盘和由杂质扩散区域构成的连接装置，所述FET包括：所述半绝缘衬底上或半导体衬底上设置的沟道区域；与该沟道区域表面形成欧姆结的源极电极及漏极电极；与所述沟道区域及所述半绝缘衬底或半导体衬底的绝缘化层形成肖特基结的栅极电极，其特征在于，
一个所述FET的栅极电极至少在和所述金属层、所述连接装置的任何一个相邻的区域的附近设置高浓度杂质区域，并抑制自所述一个FET的栅极电极向所述半绝缘衬底或半导体衬底的绝缘化层延伸的耗尽层的扩展。
5、如权利要求4所述的半导体装置，其特征在于，设置所述一个FET栅极电极和所述金属层及所述连接装置的任何一个的离开距离，使其接近至可确保规定绝缘的界限。
6、一种半导体装置，其集成了多个FET、由与半绝缘衬底或半导体衬底的绝缘化层形成肖特基结的金属层构成的配线及各电极焊盘和由杂质扩散区域构成的连接装置，所述FET包括：所述半绝缘衬底上或半导体衬底上设置的沟道区域；与该沟道区域表面形成欧姆结的源极电极及漏极电极；与所述沟道区域及所述半绝缘衬底或半导体衬底的绝缘化层形成肖特基结的栅极电极，其特征在于，一个所述金属层至少在和所述FET、所述其他金属层、所述连接装置的任何一个相邻的区域的附近设置高浓度杂质区域，抑制自所述一个金属层向所述半绝缘衬底或半导体衬底的绝缘化层延伸的耗尽层的扩展。
7、如权利要求6所述的半导体装置，其特征在于，设置所述一个金属层和所述FET、所述其它金属层、所述连接装置的任何一个的离开距离，使其接近至可确保规定绝缘的界限。
8、如权利要求2、4或6所述的半导体装置，其特征在于，所述源极电极及所述漏极电极，由第一绝缘膜覆盖其周围，在其上第二绝缘膜沿所述两电极配置。
9、如权利要求8所述的半导体装置，其特征在于，所述第二绝缘膜的一个侧面和所述源极区域或所述漏极区域的端部大致一致，所述第二绝缘膜的其他侧面和所述源极电极或所述漏极电极的端部大致一致。
10、如权利要求1、2、4或6任一项所述的半导体装置，其特征在于，所述绝缘化层是利用离子注入绝缘化的区域。
11、如权利要求1、2、4或6任一项所述的半导体装置，其特征在于，所述绝缘化层的电阻率在1×103Ω.cm-3以上。
12、如权利要求1、2、4或6任一项所述的半导体装置，其特征在于，所述半绝缘衬底的杂质浓度为1×1014cm-3以下。
13、如权利要求1、2、4或6任一项所述的半导体装置，其特征在于，所述半绝缘衬底的电阻率为1×106Ω.cm以上。
14、如权利要求1、2、4或6任一项所述的半导体装置，其特征在于，所述半绝缘衬底是化合物半导体衬底。
15、如权利要求1、2、4或6任一项所述的半导体装置，其特征在于，所述高浓度杂质区域的杂质浓度为1×1017cm-3以上。
16、如权利要求1、2、4或6任一项所述的半导体装置，其特征在于，所述高浓度杂质区域连接在DC电位、GND电位或高频GND电位的电极焊盘上。
17、如权利要求16所述的半导体装置，其特征在于，所述高浓度杂质区域和金属电极欧姆连接，金属电极连接在DC电位、GND电位或高频GND电位的电极焊盘上。
18、如权利要求16所述的半导体装置，其特征在于，所述高浓度杂质区域至少一部分和金属电极肖特基连接，金属电极连接在DC电位或GND电位或高频GND电位的电极焊盘上。
19、如权利要求16所述的半导体装置，其特征在于，所述高浓度杂质区域夹着所述半绝缘衬底和金属电极连接，该金属电极和所述半绝缘衬底或半导体衬底的绝缘化层肖特基接合，所述金属电极连接在DC电位、GND电位或高频GND电位的电极焊盘上。
20、如权利要求19所述的半导体装置，其特征在于，所述高浓度杂质区域和所述金属电极的间隔距离为0μm～10μm。
21、如权利要求16所述的半导体装置，其特征在于，所述高浓度杂质区域具有金属电极，该金属电极是被施加DC电位、GND电位或高频GND电位的接合焊盘的一部分。
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