KR20060110357A - 집적 ⅲ-질화물 파워 디바이스 - Google Patents

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Abstract

공통 다이에서 형성되는 적어도 두개의 Ⅲ-질화물 기반 반도체 디바이스를 구비하는 Ⅲ-질화물 기반 집적 반도체 디바이스.
고전자 이동도 트랜지스터, 쇼트키 접촉, 양방향 디바이스

Description

집적 Ⅲ-질화물 파워 디바이스{INTEGRATED Ⅲ-NITRIDE POWER DEVICES}
본 발명은 파워(power) 반도체 디바이스들에 관한 것이며, 특히 집적(integrated) 파워 반도체 디바이스들에 관한 것이다.
본 출원은 2004년 2월 12일 출원되고 제목이 Ⅲ-NITRIDE BIDIRECTIONAL SWITCH인 미국 가(provisional)출원 번호 60/544,626을 기초로 하며 이 가출원의 이익을 주장하는 것으로서, 이 가출원에 대한 우선권을 주장하며, 이 가출원의 개시 내용이 참조자료로서 본 출원에 합체된다.
도1A를 참조하면, 공지된, 디스크리트(discrete) 고전자 이동도 트랜지스터(HEMT)는 드레인 패드(10), 소스 패드(12), 및 게이트 패드(14)를 구비한다. 드레인 패드(10)는 복수의 드레인 러너(16)에 전기적으로 접속되고, 소스 패드(12)는 복수의 소스 러너(18)에 전기적으로 접속된다. 일반적으로, 드레인 패드(10)와 소스 패드(12)가 상호 간에 평행하게 구성되고 러너(16), (18)이 상호 간에 평행하게 구성된다. 또한, 하나의 통상적인 구성에서는, 드레인 패드(10) 및 소스 패드(12)를 통하여 전류를 균등하게 분배하기 위하여 드레인 러너들(16)과 소스 러너들(18)이 교대(alternate)로 형성된다. 도1A에 따른 디바이스에서, 각각 두개의 마주보는 러너들 (16), (18) 사이의 영역은 능동영역이다.
다음으로 도1B를 참조하면, 각 드레인 패드(10)에 전기적으로 접속되고 각 드레인 패드(10)로부터 확장하는 복수의 드레인 핑거(finger)(20) 및 각 소스 패드(12)에 전기적으로 접속되고 각 소스 패드(12)로부터 확장하는 복수의 소스 핑거(22)를 도시하기 위해 도1A의 디바이스에서 능동 영역의 부분A가 확대된다. 드레인 핑거들(20)과 소스 핑거들(22)이 드레인 패드(16)와 소스 패드(18)를 따라 교대로 형성되며, 이에 의하여 서로 맞물리는 형태(interdigitated configuration)가 달성된다. 게이트 전극(24)은 드레인 패드(16), 드레인 핑거들(20), 소스 패드(18), 그리고 소스 핑거들(22) 사이의 공간을 통해 굽이쳐(meander) 진행하고, 비록 도시되지는 않았지만, 게이트 러너에 접속된다. 이 게이트 러너는 게이트 전극(24)을 게이트 패드(14)에 전기적으로 접속시킨다.
다음으로 도1C를 참조하면, 전형적인 HEMT는 GaN, Si, SiC 또는 사파이어로부터 형성가능한 기판(25), GaN 같은 하나의 Ⅲ-질화물 반도체로부터 형성되고 기판(25)위에 배치되는 제1 반도체 본체(26), 그리고 AlGaN 같은 상이한 밴드 갭을 가진 다른 Ⅲ-질화물 반도체로부터 형성되고 제1 반도체 본체(26) 위에 배치되는 제2 반도체 본체(28)를 포함한다. 제1 반도체 본체(26)와 제2 반도체 본체(28)는 헤테로접합(heterojunction)(30)을 형성하며, 압전분극현상 (piezoelectric polarization)으로 인해 헤테로접합(30)에서 또는 그 근처에서 2차원 전자 가스(2DEG)를 형성한다. 이렇게 형성된 2DEG는 고(highly) 전도성이어서 소스 핑거(20)와 드레인 핑거(22) 사이의 전도 전류(conducting current)를 위한 채널 역할을 한다. 전형적인 디바이스에서 소스 핑거들(20) 및 드레인 핑거들(22)은 고 전 도성의 옴 접촉층(32)에 의해 제2 반도체 본체(28)에 접속된다.
도1C에서 보이는 디바이스에서, 게이트 전극(24)은 게이트 절연층(34)에 의해 제2 반도체 본체(28)로부터 절연된다. 다른 변형(variation)에서는, 예를 들어, 도1D에서 보이는 바와 같이, 게이트 전극(24)은 제2 반도체 본체와 쇼트키 접촉을 할 수 있다.
도1C 및 도1D에서 도시되는 디바이스들은 공핍 모드(depletion mode) 디바이스들이며, 이는 디바이스가 명목상(nominally) 존재하며 적당한 전압의 인가에 의한 각 디바이스에서의 게이트 전극(24)의 활성화가 2DEG를 중단시켜 디바이스를 오프(off) 시킨다는 것을 의미한다. 향상 모드(enhancement mode) HEMT들은 2004년 2월 12일 출원된 미국 가출원 번호 60/544,626 및 제목이 Ⅲ-Nitride Bidirectional Switch이고 본 출원과 동일하게 Daniel M. Kinser와 Robert Beach의 명의로 출원된 미국 특허출원에서 기재되어 있는 바, 이 가출원 및 특허출원의 개시 내용이 참조자료로서 본 출원에 합체된다. 양방향 디바이스들은 하나 또는 두개의 게이트 전극을 포함할 수 있다. 도1E는 두개의 게이트 전극을 포함하는 양방향 디스크리트 디바이스를 도시한다.
도1A 내지 도1E와 관련하여 기술된 선행기술의 디바이스들은 디스크리트 디바이스들이며, 이는 이러한 디바이스들 각각이 단일의 디스크리트 반도체 다이(die)를 포함한다는 것을 의미한다. 고(high) 브레이크 다운 전압 및 전류 운반 특성으로 인하여 Ⅲ-질화물 파워(power) 디바이스들은 다이 상에 단지 작은 영역만을 차지한다. 따라서, Ⅲ-질화물-기반 반도체 파워 디바이스들은 실리콘-기반 디바 이스들과 비교하여 매우 작다.
다른 디바이스들과 마찬가지로, Ⅲ-질화물 반도체 파워 디바이스들도 파워 서플라이 어플리케이션 (supply application), 또는 모터 제어 어플리케이션 같은 전자적 어플리케이션 분야에서 이용될 수 있기 위해서 패키징(packaging)될 필요성이 있다. Ⅲ-질화물-기반 파워 반도체 디바이스를 포함하는 반도체 패키지(package)에서, Ⅲ-질화물 파워 디바이스들의 작은 사이즈로 인하여 패키징 요소들이 패키지의 전체 사이즈에 가장 많이 기여하는 것으로 생각된다. 많은 파워 어플리케이션은 하나 이상의 파워 반도체 디바이스를 필요로 하기 때문에, 다이가 아니라 패키징이 Ⅲ-질화물-기반 파워 반도체 패키지들이 차지하는 총 공간에 가장 많이 기여한다.
본 발명에 따른 집적 디바이스는 하나의 단일 공통 반도체 다이에서 형성되는 두개 이상의 Ⅲ-질화물 파워 반도체 디바이스들을 포함한다. 이 때문에, 하나 이상의 파워 디바이스를 필요로 하는 어플리케이션에서, 본 발명에 따른 집적 디바이스는 공통 패키지 안에 패키징될 수 있고, 이것은 다른 장점들 중에서도 특히 공간 절약을 가져온다.
본 발명의 제1 실시예에 따른 디바이스는 하프-브리지(half-bridge) 형태로 접속된 두개의 Ⅲ-질화물-기반 파워 다바이스를 구비하는 집적 디바이스다.
본 발명의 제2 실시예에 따른 디바이스는 예를 들어, 3상 파워 어플리케이션에서의 이용을 위하여 3개의 하프 브리지를 형성하도록 접속된 여섯개의 Ⅲ-질화물-기반 파워 다바이스를 구비하는 집적 디바이스다.
본 발명의 제3 실시예에 따른 디바이스는 하프-브리지 형태로 접속된 네개의 Ⅲ-질화물-기반 파워 다바이스를 구비하는 집적 디바이스다.
본 발명의 제4 실시예에 따른 디바이스는 하프 브리지를 형성하도록 접속되는 두개의 Ⅲ-질화물-기반 양방향 다바이스 및, 예를 들어, 부스트 컨버터(boost converter) 어플리케이션에서 이용하기 위한 공통 드레인을 갖는 두개의 Ⅲ-질화물-기반 다바이스를 구비하는 집적 디바이스다.
본 발명의 제5 실시예에 따른 디바이스는 완전한 브리지 형태를 갖는 네개의 Ⅲ-질화물-기반 쇼트키 다이오드를 구비하는 집적 디바이스다.
본 발명의 다른 특징들 및 장점들은 첨부된 도면들을 참조하는 본 발명의 하기 설명들로부터 명백해질 것이다.
도 1A는 선행기술에 따른 디스크리트 Ⅲ-질화물 파워 다바이스의 평면도이다.
도 1B는 도 1A에서 보이는 디바이스의 능동 영역 중 부분A의 확대도이다.
도 1C는 도 1B에서 라인 B-B를 따라 절취된 선행기술에 따른 디바이스의 실례에 대하여 화살표 방향으로 바라본 단면도이다.
도 1D는 도 1B에서 라인 B-B를 따라 절취된 선행기술에 따른 디바이스의 다른 실례에 대하여 화살표 방향으로 바라본 단면도이다.
도 1E는 두개의 게이트 전극을 구비하는 양방향 Ⅲ-질화물 디바이스의 평면 도를 보여준다.
도 2는 본 발명의 제1 실시예에 따른 집적 하프-브리지 디바이스의 평면도이다.
도 3은 본 발명의 제2 실시예에 따른 집적 3상 디바이스의 평면도이다.
도 4는 본 발명의 제3 실시예에 따른 집적 H-브리지 디바이스의 평면도이다.
도 5는 본 발명의 제4 실시예에 따른 집적 디바이스의 평면도이며, 이 집적회로는 하프 브리지를 형성하도록 접속되는 두개의 Ⅲ-질화물 기반 양방향 다바이스 및 공통 드레인을 갖는 두개의 Ⅲ-질화물 기반 다바이스를 구비한다.
도 6A은 선행기술에 따른 Ⅲ-질화물 쇼트키 디바이스의 평면도를 보여준다.
도 6B는 도 6A에서 라인 6B-6B를 따라 절취된 선행기술에 따른 쇼트키 디바이스에 대하여 화살표 방향으로 바라본 단면도를 보여준다.
도 7은 본 발명의 제5 실시예에 따른 집적 Ⅲ-질화물 기반 쇼트키 브리지의 평면도를 보여준다.
도 8A 내지 8C는 각각 두 디바이스 사이에 전기적인 절연을 달성하는 피쳐(feature)를 구비한 본 발명에 따른 집적 디바이스를 도시한다.
도2를 참조하면, 본 발명의 제1 실시예에 따른 집적 디바이스는 하나의 다이에서 형성되고 상호 연결되어 하프 브리지를 형성하는 2개의 HEMT를 포함한다. 여기서 사용되는 용어 '집적'은 디바이스들이 공통 다이에서 형성되는 것을 의미한다. 구체적으로, 제1 실시예에 따른 집적 디바이스는 드레인 패드(10) 및 게이트 패드(14)를 포함하는 위쪽 HEMT(36)와 소스 패드(12) 및 게이트 패드(14)를 포함하는 아래쪽 HEMT(38)를 포함한다. 본 발명에 따라 위쪽 HEMT(36) 및 아래쪽 HEMT(38)는 단일 다이(single die)에서 형성된다. 따라서, 제1 실시예에 따른 디바이스가 함께 패키징 될 수 있으며, 이에 의하여 파워 어플리케이션에서 공간을 절약할 수 있다.
하프 브리지를 형성하기 위해 아래쪽 HEMT(38)의 드레인 패드와 위쪽 HEMT(36)의 소스 패드가 결합되어 단일 패드, 즉 스위칭 노드 패드(40),가 되며, 이는 하프 브리지를 위한 출력 패드로서 역할을 함에 유의하여야 한다.
다음으로 도3을 참조하면, 제2 실시예에 따른 집적 디바이스는 단일 다이에서 형성된 3개의 하프 브리지를 포함한다. 도3에서 보이는 바와 같이, 본 발명의 제2 실시예에 따른 3상 브리지를 위해 위쪽 HEMT들(36)의 드레인 패드들(10)이 상호 접속되어 하나의 패드, 즉 버스(bus) 패드,를 형성하며, 아래쪽 HEMT(38)들의 소스 패드들(44)이 상호 접속되어 하나의 패드, 즉 그라운드(ground) 패드,를 형성한다.
다음으로 도4를 참조하면, 제3 실시예에 따른 집적 디바이스는 단일 다이에서 형성되고 H 브리지 형태로 집적된 4개의 HEMT를 포함한다. 이러한 실시예에서는 위쪽 HEMT들(36)의 드레인 패드들(10)이 상호 접속되어 버스 패드(42)를 형성하고, 아래쪽 HEMT들의 소스 패드들(12)이 함께 접속되어 그라운드 패드(44)를 형성한다. 하나의 위쪽 HEMT(36)의 소스 패드는 하나의 아래쪽 HEMT(38)의 드레인 패드와 결합하여 제1 출력 패드(40A)를 형성하고, 나머지 위쪽 HEMT(36)의 소스패드는 나머 지 아래쪽 HEMT(36)의 드레인 패드와 결합하여 제2 출력 패드(40B)를 형성한다.
다음으로 도5를 참조하면, 본 발명의 제4 실시예에 따른 집적 디바이스는 하프 브리지 형태로 집적된 2개의 양방향 HEMT를 포함할 수 있다. 즉, 하나의 양방향 HEMT는 위쪽 디바이스(46)이고 나머지는 아래쪽 디바이스(48)이다. 제4 실시예에서 각각의 양방향 HEMT는 두 개의 게이트 패드(14A), (14B)를 구비하는 것에 유의하여야 한다. 또한, 양방향기능때문에, 제4 실시예에서 HEMT (36), (38)이 소스 패드들 및 드레인 패드들을 구비하기 보다는 단지 파워 패드들(50)만을 구비하는 것에 유의하여야 한다. 도5에서 보이는 바와 같이, 하나의 파워 패드(52)는 두개의 양방향 HEMT 모두에 공통되고, 스위칭 출력 패드(40)로서 역할을 한다.
제4 실시예에 따른 디바이스는 공통 드레인 패드(58)를 갖도록 집적된 제1 HEMT(54) 및 제2 HEMT(56)를 포함한다. 따라서, 제4 실시예에 따르면, 두 개의 집적 디바이스가 집적된 하나의 디바이스가 형성될 수 있다. 제4 실시예에 따른 디바이스는 브리지가 없는 부스트 컨버터(bridgeless boost converter)를 형성하는데 이용될 수 있다.
Ⅲ-질화물 반도체 시스템은 또한 쇼트키 다이오드 같은 다이오드들을 형성하는데 이용될 수 있다. 예를 들어 도6A, 도6B를 참조하면, 여기에서 같은 도면 부호들은 같은 요소들을 나타낸다. Ⅲ-질화물 시스템에서 쇼트키 다이오드(60)는 게이트를 포함하지 않으나 제2 반도체 본체(28)와 쇼트키 접촉을 하는 애노드 전극(62) 및 제2 반도체 본체(28)와 옴 접촉을 하는 캐소드 전극(64)을 포함한다. HEMT와 마찬가지로, 교대로 애노드 패드(68)와 캐소드 패드(70)에 전기적으로 접속되는 개개 의 러너(66)에 애노드 전극들(62)과 캐소드 전극들(64)이 접속된다.
도7를 참조하면, 제5 실시예에 따른 집적 디바이스는 완전한 브리지 형태로 구성되는 4개의 Ⅲ-질화물 쇼트키 다이오드를 포함하는 쇼트키 브리지이다. 구체적으로, 두개의 제1 쇼트키 디바이스의 애노드 패드들이 통합되어 공통 애노드 패드(61)를 형성하고, 두개의 제2 쇼트키 디바이스의 캐소드 패드들이 통합되어 공통 캐소드 패드(63)를 형성함은 물론 두개의 제1 쇼트키 디바이스 각각의 캐소드 패드가 나머지 두개의 제2 쇼트키 디바이스들 중 하나의 애노드 패드와 통합되어 제3 공통 패드(65) 및 제4 공통 패드(67)를 형성하며, 이에 의하여 쇼트키 브리지가 실현된다.
본 발명에 따른 집적 디바이스에서, 두개 이상의 디바이스가 하나의 다이에서 형성되기 때문에, 디바이스들을 전기적으로 격리시킬 필요가 있다는 것에 유의하여야 한다. 전기적 격리를 위해, 제2 반도체 본체(28)의 모든 부분 또는 일부분은 전기적 격리가 이루어 지도록 하는 것이 필요할 때에는 언제든지 2DEG를 중단하도록 제거될 수 있다. 따라서, 예를 들어, 본 발명에 따른 집적 디바이스에서, 두 개의 HEMT (100), (102)가 공통 다이에서 형성되는 경우에, 리세스(recess)(104)가 제2 반도체 본체(28)에서 2DEG를 중단시켜 도8A에서 도시하는 바와 같이 두 개의 디바이스를 전기적으로 격리시키는 깊이로 형성될 수 있다. 리세스(10)는 도8B에서 보이는 바와 같이 제2 반도체 본체(28)를 통해 제1 반도체 본체(26)까지 확장될 수 있다.
대안적으로, 예를 들어, 도8C에서 보이는 바와 같이, 제2 반도체층(28)은 제 1 및 제2 반도체 본체 (26), (28)에 대한 손상을 포함하는 주입 영역(106)을 포함할 수 있는 바, 이 손상은 디바이스 (100)과 (102) 사이의 선택된 위치에서의 2DEG를 중단시켜 상기 디바이스 사이에서 전기적 격리를 달성한다. 일단 2DEG의 격리된 부분이 중단을 받으면, 제1 반도체 본체(26)의 고저항성은 격리에 의존할 수 있게 된다. 따라서, 두 개 이상의 디바이스들이 단일 다이 상에서 형성될 수 있다.
선행 기술로서 여기에서 기술된 HEMT 또는 쇼트키 디바이스는 본 발명에 따른 집적 디바이스를 위한 구성요소(building block)로서 바람직함에 유의하여야 한다. 그러나. 본 발명은 여기에서 기재된 형태에만 국한되지 않는다는 것을 이해하여야 한다.
나아가, 헤테로접합이 바람직하지만, 다른 Ⅲ-질화물 조합도 본 발명의 범위 내에 있다.
비록 본 발명이 특정 실시예들에 관하여 기술되었지만, 많은 다른 수정들 및 변형들 그리고 다른 이용들이 당업자에게는 명백할 것이다. 그러므로, 본 발명은 여기에서 개시된 특정 내용이 아니라, 첨부된 청구항들에 의해서만 제한되는 것이 바람직하다.

Claims (22)

  1. 제1 Ⅲ-질화물 기반 반도체 디바이스 및 제2 Ⅲ-질화물 기반 반도체 디바이스를 포함하여 구성되며,
    여기서 상기 제1 Ⅲ-질화물 기반 반도체 디바이스 및 상기 제2 Ⅲ-질화물 기반 반도체 디바이스가 공통 다이에서 형성되어 집적 디바이스를 형성하는 것을 특징으로 하는 집적 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스가 고전자 이동도 트랜지스터임을 특징으로 하는 집적 디바이스.
  3. 제 1 항에 있어서,
    상기 제1 반도체 디바이스와 상기 제2 반도체 디바이스가 집적되어 하프 브리지를 형성하는 것을 특징으로 하는 집적 디바이스.
  4. 제 3 항에 있어서,
    상기 하프 브리지가 상기 제1 Ⅲ-질화물 반도체 디바이스와 제2 Ⅲ-질화물 반도체 디바이스 양쪽에 공통 및 전기적으로 접속되는 스위칭 노드 패드를 구비하는 것을 특징으로 하는 집적 디바이스.
  5. 제 1 항에 있어서,
    상기 공통 다이에서 형성되는 제3 Ⅲ-질화물 반도체 디바이스 및 제4 Ⅲ-질화물 반도체 디바이스를 더 포함하는 것을 특징으로 하는 집적 디바이스.
  6. 제 5 항에 있어서,
    상기 제1, 제2, 제3, 및 제4 반도체 디바이스가 고전자 이동도 트랜지스터이며, 상호 접속되어 H 브리지를 형성하는 것을 특징으로 하는 집적 디바이스.
  7. 제 5 항에 있어서,
    상기 제1, 제2, 제3, 및 제4 반도체 디바이스가 쇼트키 다이오드이며, 상호 접속되어 정류기 브리지를 형성하는 것을 특징으로 하는 집적 디바이스.
  8. 제 5 항에 있어서,
    상기 제1 디바이스와 제2 디바이스는 양방향성이며 상호 접속되어 하프 브리지를 형성하고, 상기 제3 디바이스와 제4 다비이스는 고전자 이동도 트랜지스터이며 상호 접속되어 공통 드레인을 갖는 것을 특징으로 하는 집적 디바이스.
  9. 제 1 항에 있어서,
    공통 다이에서 형성된 제3, 제4, 제5, 및 제6 Ⅲ-질화물 반도체 디바이스를 더 포함하여 구성되며,
    여기서 상기 제1 반도체 디바이스와 상기 제2 반도체 디바이스가 상호 접속되어 제1 하프 브리지를 형성하고, 상기 제3 디바이스와 상기 제4 디바이스가 접속되어 제2 하프 브리지를 형성하고, 상기 제5 반도체 디바이스와 상기 제6 반도체 디바이스가 접속되어 제3 하프 브리지를 형성하는 것을 특징으로 하는 집적 디바이스.
  10. 제 9 항에 있어서,
    상기 제1, 상기 제2, 상기 제3, 상기 제4, 상기 제5, 및 상기 제6 디바이스가 고전자 이동도 트랜지스터임을 특징으로 하는 집적 디바이스.
  11. 제 9 항에 있어서,
    각각의 하프 브리지가 상기 하프 브리지 각각의 디바이스에 공통되는 스위칭 노드 패드를 구비하는 것을 특징으로 하는 집적 디바이스.
  12. 제 9 항에 있어서,
    각각의 하프 브리지가 공통 버스 패드 및 공통 그라운드 패드에 접속되는 것을 특징으로 하는 집적 디바이스.
  13. 제 1 항에 있어서,
    상기 Ⅲ-질화물 반도체 디바이스가 제1 종류의 제1 Ⅲ-반도체 본체 및 제2 종류의 제2 반도체 본체를 구비하는 다이에서 형성되며, 상기 제2 반도체 본체는 상기 제1 반도체 본체와는 다른 밴드 갭을 갖는 것을 특징으로 하는 집적 디바이스.
  14. 제 13 항에 잇어서,
    상기 각 반도체 디바이스가 간격을 갖는 옴 전극 두개 및 하나의 게이트 전극을 구비하는 것을 특징으로 하는 집적 디바이스.
  15. 제 14 항에 있어서,
    상기 게이트 전극이 상기 제2 반도체 본체와 쇼트키 접촉을 하는 것을 특징으로 하는 집적 디바이스.
  16. 제 14 항에 있어서,
    상기 게이트 전극이 게이트 절연체 본체에 의해 상기 제2 반도체 본체로부터 절연되는 것을 특징으로 하는 집적 디바이스.
  17. 제 13 항에 있어서,
    상기 반도체 디바이스들 중 적어도 하나가 옴 전극 및 쇼트키 전극을 구비하는 것을 특징으로 하는 집적 디바이스.
  18. 제 13 항에 있어서,
    상기 제1 반도체 본체는 GaN으로 구성되고, 상기 제2 반도체 본체는 AlGaN으로 구성되는 것을 특징으로 하는 집적 디바이스.
  19. 제 13 항에 있어서,
    상기 디바이스들이 상호 간에 전기적으로 격리되는 것을 특징으로 하는 집적 디바이스.
  20. 제 19 항에 있어서,
    리세스가 상기 제2 반도체 본체에서 형성되어 상기 디바이스들을 전기적으로 격리시키는 것을 특징으로 하는 집적 디바이스.
  21. 제 20 항에 있어서,
    상기 리세스가 상기 제1 반도체 본체 까지 이르는 것을 특징으로 하는 집적 디바이스.
  22. 제 19 항에 있어서,
    상기 제2 반도체 본체가 상기 반도체 디바이스들을 격리시키기 위해 주입 영역을 구비하는 것을 특징으로 하는 집적 디바이스.
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