JP2001223341A

JP2001223341A - 電源装置

Info

Publication number: JP2001223341A
Application number: JP2000031231A
Authority: JP
Inventors: Yuichi Watanabe; 勇一渡辺
Original assignee: Furukawa Electric Co Ltd
Current assignee: Furukawa Electric Co Ltd
Priority date: 2000-02-08
Filing date: 2000-02-08
Publication date: 2001-08-17

Abstract

(57)【要約】【課題】小型軽量化を実現し、放熱設計を含めた設計
を柔軟に行うことができ、設計にかかる時間と労力とを
格段に減少させること。【解決手段】入力端子１１と出力端子１２との間を流
れる主電流上に配置し、導通時の抵抗が小さいＧａＮ−
ＦＥＴ１０と、出力電圧Ｖoutを設定するツェナーダイ
オードＺＤおよび抵抗Ｒを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、自動車、電気車
両、建設機械、各種民生機器（ビデオ機器、テレビジョ
ン受像機、オーディオ機器など）、各種産業機器（パー
ソナルコンピュータ、通信機器、ＦＡ用制御機器など）
などに用いられる各種の電源装置に関するものである。

【０００２】

【従来の技術】従来から、各種の電源装置には、ダイオ
ード、サイリスタ、トライアック、ＧＴＯ（Gate Turn
Off）サイリスタ、バイポーラトランジスタ、ＭＯＳ−
ＦＥＴ、ＩＧＢＴ（絶縁ゲートバイポーラトランジス
タ：Insulated Gate Bipolar Transistor）等のパワー
半導体デバイスが用いられている。これらのパワー半導
体デバイスは、スイッチング制御あるいはアナログ的制
御によって、パワー半導体デバイス内を流れる主電流を
制御し、スイッチングレギュレータやリニアレギュレー
タ等の安定化電源装置あるいは任意の周波数および出力
電圧をもつ電力に変換するインバータを実現する核とな
るデバイスである。

【０００３】これらのパワー半導体デバイスは、スイッ
チング時の過渡的な電圧と電流との重なりによるスイッ
チング損失と導通時に発生する導通損失とが存在し、こ
れらの損失は主として熱に変換される。なお、導通損失
は、オン抵抗が低いほど小さくなる特性を有する。この
オン抵抗は、パワー半導体デバイスにおける電極と半導
体層界面との接触抵抗を除いた半導体内部のチャネル抵
抗とバルク抵抗などの合成抵抗に相当する。このパワー
半導体デバイスによって発生する熱は、パワー半導体デ
バイス自体の温度上昇を招き、この温度上昇によってパ
ワー半導体デバイスが高温動作し、この高温動作によっ
てパワー半導体デバイスの発熱を促進するという正帰還
を生じさせ、結果として、熱暴走によるパワー半導体デ
バイスの熱破壊をもたらす。

【０００４】このため、電源装置は、パワー半導体デバ
イス自体に放熱機構を持たせ、さらにはパワー半導体デ
バイスが発生する熱を放熱する放熱フィン等の放熱器を
持たせるのが通常である。さらに、放熱効果を向上させ
るために放熱ファンを持たせる場合もある。さらに、パ
ワー半導体デバイスの温度をセンシングして、熱暴走に
至る温度まで上昇すると、動作を停止させる等のフェー
ルセーフ機構を持たせている。

【０００５】

【発明が解決しようとする課題】しかしながら、放熱器
は、ヒートシンクとしての機能をも持たせるべく、アル
ミニウム等の良熱伝導性材料よって形成されるため、電
源装置全体が大重量化および大容量化するという問題点
があった。特に、車両等の移動体用あるいは携帯用の電
源装置では、小型軽量化した電源装置の出現が強く要望
されている。

【０００６】たとえば、図１０に示す従来の電源装置で
は、大重量、かつ大容量の放熱器２０２を必要とする。
図１０に示した電源装置は、車両のＤＣ−ＤＣコンバー
タ電源装置であり、Ｓｉ系半導体材料を用いたＭＯＳ−
ＦＥＴがスイッチング素子として組み込まれている。装
置本体２０１内には、電源装置を構成する各素子が組み
込まれている。装置本体２０１の上部には、アルミニウ
ムによって形成された放熱器２０２が設けられる。この
放熱器２０２と装置本体２０１との接合面では、図示し
ないＭＯＳ−ＦＥＴが放熱器２０２に密着し、ＭＯＳ−
ＦＥＴが発する熱は、放熱器２０２によって吸収され、
放熱器２０２上部のフィンによって放熱される。この放
熱器２０２の設置のために、電源装置全体の重量および
容積が極端に大きくなってしまっている。

【０００７】また、放熱器は、パワー半導体デバイスか
らの熱を良好に伝達させるために、パワー半導体デバイ
スに密着させる必要があることから、電源装置の筐体の
外周や放熱経路を十分考慮した上で配置させる必要があ
るという設計上の制限をもたらし、電源装置の設計の自
由度を減少させるという問題点があった。これに加え
て、電源装置を用いる車両等の機器は、この電源装置の
配置位置によって機器全体の設計変更をしなければなら
ず、機器全体の設計にも大きな影響を及ぼすという問題
点もあった。

【０００８】さらに、放熱器の設計に当たっては、電源
装置の周囲環境も考慮した十分な放熱設計が行われる必
要があるとともに、熱源であるパワー半導体デバイスに
よって、耐熱性が低い他の回路素子に影響が及ばないよ
うにしなければならず、放熱設計および電源装置を構成
する他の回路素子の配置設計に多大の時間と労力とがか
かるという問題点があった。

【０００９】また、電源装置の熱暴走を防止するための
熱保護回路が必要となる。この熱保護回路は、電源装置
内のパワー半導体デバイス等の重要部品の温度変化を監
視し、一定温度まで上昇した場合に、電源装置を停止さ
せ、低消費モードに移行させるなどのフェールセーフ制
御を行う。ここで、この熱保護回路は、温度、出力電流
等をセンシングし、論理処理回路を用いてフェールセー
フ制御に移行する処理を行う複雑な回路であり、電源装
置は、このような複雑な回路をもつ熱保護回路を設けな
ければないないという問題点があった。

【００１０】なお、近時、高耐熱性、高耐圧性、高速動
作、および導通損失の低い半導体デバイスとしてＧａＮ
（窒化ガリウム）−ＦＥＴ（電界効果トランジスタ）が
開発されている。

【００１１】この発明は、上記に鑑みてなされたもの
で、小型軽量化を実現し、放熱設計を含めた設計を柔軟
に行うことができ、設計にかかる時間と労力とを格段に
減少させることができる電源装置を提供することを目的
とする。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明の請求項１にかかる電源装置は、電力制御対
象である主電流上に配置し、ＧａＮ系化合物を用いて形
成した半導体素子と、前記半導体素子を流れる主電流の
導通を制御する制御手段と、を備えたことを特徴として
いる。

【００１３】この発明によれば、ＧａＮ系化合物を用い
て形成した半導体素子を電力制御対象である主電流上に
配置し、制御手段が、前記半導体素子を流れる主電流の
導通を制御する。半導体素子は、導通時の抵抗が小さい
ため、発熱がほとんどなく、電源装置に放熱器を備える
必要がなくなる。また、半導体素子を放熱器に密着させ
る必要がなくなり、半導体素子は、電源装置内の任意の
位置に配置することができる。

【００１４】また、本発明の請求項２にかかる電源装置
は、電力制御対象である主電流上に配置し、ＧａＮ系化
合物を用いて形成した半導体素子と、前記半導体素子を
流れる主電流の導通をスイッチング制御する制御手段
と、を備えたことを特徴としている。

【００１５】この発明によれば、ＧａＮ系化合物を用い
て形成した半導体素子を電力制御対象である主電流上に
配置し、制御手段が、前記半導体素子を流れる主電流の
導通をスイッチング制御する。半導体素子は、導通時の
抵抗が小さいため、発熱がほとんどなく、電源装置に放
熱器を備える必要がなくなる。また、半導体素子を放熱
器に密着させる必要がなくなり、半導体素子は、電源装
置内の任意の位置に配置することができる。

【００１６】また、本発明の請求項３にかかる電源装置
は、上記請求項１または２に記載の発明において、前記
半導体素子を複数備え、前記複数の半導体素子を並列接
続したことを特徴としている。

【００１７】この発明によれば、電力制御対象である主
電流上に配置される半導体素子を複数設け、各半導体素
子を並列接続し、制御できる主電流の限界を大幅に向上
させるようにしている。なお、半導体素子を並列接続し
た場合でも、半導体素子自体の発熱がほとんどないた
め、半導体素子自体の温度はほとんど上昇せず、温度特
性のバラツキによる各半導体素子間の電流アンバランス
は小さい。

【００１８】また、本発明の請求項４にかかる電源装置
は、上記請求項３に記載の発明において、前記複数の半
導体素子を隣接配置したことを特徴としている。

【００１９】この発明によれば、電力制御対象である主
電流上に配置される半導体素子を複数設け、各半導体素
子を並列接続する際、電源装置内における半導体素子ど
うしを隣接配置するようにしている。

【００２０】また、本発明の請求項５にかかる電源装置
は、上記請求項１〜４のいずれか一つに記載の発明にお
いて、前記半導体素子は、ＧａＮ−ＦＥＴであることを
特徴としている。

【００２１】この発明によれば、電力制御対象である主
電流上に配置される半導体素子をＧａＮ−ＦＥＴで形成
し、導通時の抵抗を極めて小さくし、半導体素子の発熱
がほとんどないようにしている。

【００２２】

【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる電源装置の好適な実施の形態を詳細に説明
する。

【００２３】（実施の形態１）図１は、この発明の実施
の形態１である電源装置の概要回路構成を示す図であ
る。この電源装置は、リニアレギュレータであり、直流
１２Ｖの入力電圧Ｖinを、最大１０Ａとする直流５Ｖの
出力電圧Ｖoutとして変換出力する安定化電源装置であ
る。

【００２４】図１において、ＧａＮ−ＦＥＴ１０は、入
力電圧Ｖin側の入力端子１１と出力電圧Ｖout側の出力
端子１２との間に接続される。ＧａＮ−ＦＥＴ１０のド
レインＤおよびソースＳは、それぞれ入力端子１１側お
よび出力端子１２側に接続され、ＧａＮ−ＦＥＴ１０の
ゲートＧは、ツェナーダイオードＺＤに接続される。す
なわち、ＧａＮ−ＦＥＴ１０は、入力電圧Ｖin側から出
力端子Ｖout側に流れる主電流を制御する。

【００２５】電解コンデンサＣ１は、入力電圧Ｖinがブ
リッジダイオードなどによって全波整流されている場合
に電圧波形を平滑するコンデンサである。ツェナーダイ
オードＺＤおよび抵抗Ｒは、シャントレギュレータを形
成し、１２Ｖの入力電圧Ｖinを５Ｖの出力電圧Ｖoutに
電圧設定する。ここで、出力電圧Ｖoutは、ツェナーダ
イオードＺＤの端子電圧を電圧Ｖｚとし、ＧａＮ−ＦＥ
Ｔ１０のゲート・ソース間電圧を電圧Ｖgsとすると、出
力電圧Ｖoutは、次式（１）で示される。

【００２６】すなわち、Ｖout＝Ｖｚ−Ｖgs ・・・（１）となる。ここで、ツェナーダイオードＺＤの電圧Ｖｚ
は、具体的に５．６Ｖに設定され、電圧Ｖgsは０．３Ｖ
であるため、出力電圧Ｖoutは、５．６Ｖ−０．３Ｖ＝
５．３Ｖとして出力される。なお、セラミックコンデン
サＣ２は、ＧａＮ−ＦＥＴ１０の発振防止用のコンデン
サである。また。電解コンデンサＣ３は、出力電圧Ｖou
tに接続される図示しない負荷の瞬時的な変動を平滑す
るためのコンデンサである。これによって、図１に示し
た電源装置は、出力電圧Ｖoutを５．３Ｖとする安定し
た電源電圧を負荷に対して供給する。

【００２７】ここで、一般的なＦＥＴとしては、微細加
工が容易なＳｉ系半導体を用い、高速動作を可能とする
ＦＥＴの場合には、ＧａＡｓ系化合物半導体を用いてい
た。図１に示したＧａＮ−ＦＥＴ１０は、ＧａＮ系化合
物半導体を用い、高耐熱性、高耐圧性、高速動作、およ
び導通損失の低いＦＥＴであり、たとえば、ＨＥＭＴ
型、ＭＥＳ（金属−半導体）型ＦＥＴ構造である。

【００２８】図２に示したＧａＮ−ＦＥＴ１０は、半絶
縁性のサファイア基板１の上に、ＧａＮバッファ層２を
積層し、半絶縁性のＧａＮ層３およびｎ型ＡｌＧａＮ層
４を順次積層し、さらにｎ型ＡｌＧａＮ層４の表層部中
央の一部にＩｎとＣまたはＭｇがドーピングされた拡散
層４ａが形成され、拡散層４ａ上にゲートＧの電極が装
荷される。ｎ型ＡｌＧａＮ層４の表層部の他の部分に
は、ｎ型ＧａＮ層５が積層され。ｎ型ＡｌＧａＮ層４の
表層部の他の部分のうちの一方は、ソースＳの電極が装
荷され、他方は、ドレインＤの電極が装荷される。各電
極の以外の部分は、ＳｉＯの絶縁膜６で被覆される。

【００２９】図２に示したＧａＮ−ＦＥＴ１０の各半導
体層は、ＧａＮ系化合物半導体によって形成され、ＭＯ
ＣＶＤ法あるいはＭＢＥ法などのエピタキシャル結晶成
長法を用いて成膜される。ＧａＮ系化合物半導体とは、
ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、Ｉ
ｎＧａＮＡｓ、ＩｎＧａＮＰ等の総称である。

【００３０】ＧａＮ−ＦＥＴ１０は、Ｓｉ系半導体のＦ
ＥＴに比して、単位面積当たりのオン抵抗が〜１／１０
０以下の値になり、導通損失が小さい。このため、Ｇａ
Ｎ−ＦＥＴ１０自体の発熱量は極端に小さくなる。ま
た、Ｓｉ系半導体の動作温度が最大１２５℃〜１５０℃
程度であるのに対し、ＧａＮ−ＦＥＴ１０は、５００℃
でも安定動作が可能である。ここで、ＧａＮ−ＦＥＴ１
０は、最大で１０Ａの電流を導通させるため、ＧａＮ−
ＦＥＴ１０のチャネル（ジャンクション）発熱最大温度
Ｔ１chmaxを、最大１０Ａの電流を導通させるＳｉ系半
導体のＦＥＴのチャネル発熱最大温度Ｔ２chmaxと比較
して検討する。

【００３１】チャネル発熱最大温度Ｔchmaxは、周囲最
大温度Ｔamax、オン時最大抵抗Ｒonmax、オン時最大電
流Ｉonmax、チャネルと周囲との間の熱抵抗係数Ｒth(ch
-a)を用いると、次式（２）として表すことができる。
すなわち、Ｔchmax＝Ｔamax＋Ｒonmax＊Ｉonmax＊Ｉonmax＊Ｒth(ch-a) ・・・（２）である。

【００３２】ここで、周囲最大温度Ｔamaxを８５℃と
し、熱抵抗係数Ｒth(ch-a)を５０℃／Ｗとし、Ｓｉ系半
導体のＦＥＴのオン時最大抵抗Ｒonmaxを０．０１３Ω
とすると、Ｓｉ系半導体のＦＥＴのチャネル発熱最大温
度Ｔ２chmaxは、Ｔ２chmax＝８５℃＋０．０１３Ω＊１０Ａ＊１０Ａ＊５０℃／Ｗ＝１５０℃ となる。

【００３３】一方、ＧａＮ−ＦＥＴ１０のチャネル発熱
最大温度Ｔ１chmaxは、Ｓｉ系半導体のＦＥＴのオン時
最大抵抗Ｒonmaxの１／１００以下であるため、Ｔ２chmax＝８５℃＋（０．０１３Ω／１００）＊１０Ａ＊１０Ａ＊５０℃／Ｗ＝８５．６５℃ となる。

【００３４】この結果、最大１０Ａの電流が導通した場
合、Ｓｉ系半導体のＦＥＴでは１５０℃まで温度上昇し
たにもかかわらず、ＧａＮ−ＦＥＴ１０は、ほとんど周
囲温度Ｔamaxと同じであり、ほとんど温度上昇していな
いことがわかる。このため、図１に示した電源装置のＧ
ａＮ−ＦＥＴ１０を冷却するための放熱器は不必要とな
る。

【００３５】図３は、Ｓｉ系半導体のＦＥＴを用いた場
合の電源装置とＧａＮ−ＦＥＴ１０を用いた場合の電源
装置との構造の差異を示す図である。図３（ａ）は、図
１０に示した従来の電源装置に対応した電源装置の断面
図であり、Ｓｉ系半導体のＦＥＴ２０を用いている。Ｆ
ＥＴ２０は発熱量が大きいので、良熱伝導性のアルミニ
ウムによって形成された放熱器２２を装置本体２１の上
部に設け、放熱器２２の一端面は、装置本体２１側に向
けられ、装置本体２１の蓋としての機能をなすととも
に、放熱器２２の他端面には、放熱フィンが設けられて
ＦＥＴ２０によって発生した熱を周囲に放射する。この
従来の電源装置における発熱は、ＦＥＴ２０による発熱
が大部分を占めるため、ＦＥＴ２０は、放熱器２２の一
端面に接触面積を大きくして接合される。

【００３６】これに対し、図３（ｂ）は、ＧａＮ−ＦＥ
Ｔ１０を用いた電源装置の断面図であり、放熱器２２が
設けられていない点が、図３（ａ）に示した電源装置と
異なる。これは、上述したように、図３（ｂ）に示した
電源装置が発熱の少ないＧａＮ−ＦＥＴ１０を用いてい
るからである。この結果、ＧａＮ−ＦＥＴ１０を用いた
電源装置では、重量および容量の大きな放熱器２２を削
除することができるので、電源装置の小型軽量化を実現
することができるとともに、放熱器２２の設計のための
放熱設計計算を行わなくてもよいことになる。

【００３７】また、ＧａＮ−ＦＥＴ１０自体が発熱しな
いため、ＧａＮ−ＦＥＴ１０は、装置本体２３の任意の
箇所に配置することができる。このため、電源装置を構
成する各素子の配置、すなわちレイアウト設計を柔軟に
行うことができる。

【００３８】さらに、ＧａＮ−ＦＥＴ１０の発熱を考慮
しなくてもよいので、電源装置全体の放熱設計が容易に
なるとともに、レイアウト設計が柔軟に行えることか
ら、図３（ｃ）に示すように、電源装置を構成する各素
子のレイアウトを集積化することが可能となる。この結
果、電源装置本体２３自体を縮小した電源装置本体２４
とすることができる。これによって、一層、電源装置の
小型軽量化が実現される。さらに、電源装置の小型軽量
化と、電源装置自体の発熱が少ないことから、電源装置
を用いた車両等の機器の任意の箇所に、この電源装置を
配置することができる。

【００３９】なお、図３（ｂ），（ｃ）に示したＧａＮ
−ＦＥＴ１０の大きさを図３（ａ）に示したＦＥＴ２０
の大きさに比して小さくしたのは、ＧａＮ−ＦＥＴ１０
自体の発熱量が小さいため、ＧａＮ−ＦＥＴ１０自体の
放熱構造が不要となり、ＧａＮ−ＦＥＴ１０自体が小型
軽量化されるからである。

【００４０】また、図１に示した電源装置は、最も簡易
なリニアレギュレータの一例を示したが、さらに負荷変
動に伴う出力電圧Ｖoutを安定化するための回路を設け
るようにしてもよい。たとえば、出力電圧Ｖout間に、
直列接続した抵抗を用いて分圧し、各抵抗を半固定抵抗
として微調整することによって、ツェナーダイオードＺ
Ｄの電圧Ｖｚを調整するようにしてもよい。

【００４１】さらに、直列接続した抵抗の分圧と基準電
圧とを比較する差動アンプを用いて過電流や負荷短絡か
らの保護を行う保護回路を設けるようにしてもよい。た
だし、過電流によっても、ＧａＮ−ＦＥＴ１０自体は、
温度上昇がほとんどないため、熱保護回路を簡素化し、
または熱保護回路を設けなくてもよい。この場合、入力
電圧Ｖin側にヒューズ等を設けておくことによって、他
素子の破壊を防止すればよい。この結果、ＧａＮ−ＦＥ
Ｔ１０を用いた電源装置では、熱保護回路の簡素化また
は削減が可能であるため、一層、電源装置の小型軽量化
が促進され、電源装置の設計にかかる時間と労力とを削
減することができる。

【００４２】この実施の形態１によれば、オン抵抗の小
さいＧａＮ−ＦＥＴ１０を用いているので、電源装置の
放熱器２２を必要とせず、電源装置内においてＧａＮ−
ＦＥＴ１０を任意の位置に配置することができるため、
電源装置を格段に小型軽量化することができる。また、
放熱器を含む放熱設計および熱保護回路の設計にかかる
時間と労力とを軽減することができるとともに、ＧａＮ
−ＦＥＴ１０を電源装置内において任意の位置に配置す
ることができるので、電源装置全体のレイアウト設計に
かかる時間と労力をも軽減することができる。さらに、
ＧａＮ−ＦＥＴ１０自体の発熱量が小さく、かつ５００
℃以上の高耐熱性を有するため、電源装置の長時間使用
が可能となり、電源装置にかかるメンテナンスも軽減さ
れる。

【００４３】（実施の形態２）つぎに、この発明の第２
の実施の形態について説明する。この実施の形態２によ
る電源装置では、ＧａＮ−ＦＥＴ１０を並列接続するよ
うにしている。

【００４４】図４は、この発明の実施の形態２である電
源装置の概要回路構成を示す図である。図４に示した電
源装置では、ＧａＮ−ＦＥＴ１０と同じ構成のＧａＮ−
ＦＥＴ３０を並列接続した構成としている。ＧａＮ−Ｆ
ＥＴ１０とＧａＮ−ＦＥＴ３０との並列接続とは、各Ｇ
ａＮ−ＦＥＴ１０，３０のソースＳ、ドレインＤ、ゲー
トＧを接続することである。その他の構成は、図１に示
した電源装置と同じであり、同一構成部分には同一符号
を付している。

【００４５】上述したように、ＧａＮ−ＦＥＴ１０，３
０自体は、オン抵抗が極めて小さいため、導通損失が少
なく、発熱量が小さい。このため、複数のＧａＮ−ＦＥ
Ｔの隣接配置が可能となり、ＧａＮ−ＦＥＴ１０単体の
ときに比較して、大きな重量変化および容積変化を伴わ
ないＧａＮ−ＦＥＴの並列接続が可能となる。結果とし
て、電源装置の最大電流値を倍増することができる。す
なわち、図４に示したＧａＮ−ＦＥＴ１０，３０は、そ
れぞれ最大１０Ａの電流を導通させることが可能であっ
たが、これらを並列接続させることによって、最大２０
Ａの電流を導通させることができる。その結果、電源装
置全体の電力供給能力が倍増することになる。

【００４６】図５は、Ｓｉ系半導体のＦＥＴを用いた場
合の電源装置と、並列接続したＧａＮ−ＦＥＴ１０，３
０を用いた場合の電源装置との構造の差異を示す図であ
る。図５（ａ）は、図３（ａ）に示した従来の電源装置
の断面図である。図５（ｂ）は、並列接続したＧａＮ−
ＦＥＴ１０，３０を隣接配置した電源装置の断面図であ
る。並列接続したＧａＮ−ＦＥＴ１０，３０と同じ２０
Ａの電流を導通させる電源装置をＳｉ系半導体のＦＥＴ
２０を用いて実現する場合、ＦＥＴ２０の発熱量がさら
に大きくなるため、図５（ａ）に示した放熱器２２をさ
らに大きなものとしなければならない。

【００４７】これに対し、図５（ｂ）に示した電源装置
では、図５（ａ）に示した電源装置の電力供給量の２倍
の能力を有するにもかかわらず、放熱器２２を不要とす
ることから、格段の小型軽量化を実現している。また、
各ＧａＮ−ＦＥＴ１０，３０は隣接配置することが可能
であるので、電源装置の設計も容易となる。

【００４８】また、図５（ｃ）では、図３（ｃ）と同様
に、電源装置を構成する各素子のレイアウト設計を柔軟
に行うことによって、一層、小型軽量化した電源装置を
実現している。

【００４９】なお、図４では、２つのＧａＮ−ＦＥＴ１
０，３０を並列接続した構成としたが、これに限らず、
３つ以上のＧａＮ−ＦＥＴを並列接続した構成としても
よい。この場合、さらに電力供給能力を向上させること
ができる。

【００５０】この実施の形態２によれば、実施の形態１
の作用効果に加え、ＧａＮ−ＦＥＴ１０，３０を並列接
続するのみで、１つのＧａＮ−ＦＥＴを用いたときの重
量および容積と同じ規模で電源装置自体の電力供給能力
を倍増することができる。また、大電流の通電を可能と
するＧａＮ−ＦＥＴ単体の開発が進行中である現状を考
えると、ＧａＮ−ＦＥＴの並列接続は、大電力用電源装
置の小型軽量化を容易に実現するための有効な手段とな
る。

【００５１】（実施の形態３）つぎに、この発明の実施
の形態３について説明する。上述した実施の形態１，２
では、いずれもリニアレギュレータとしての電源装置で
あったが、この実施の形態３では、スイッチングレギュ
レータとしての電源装置に上述したＧａＮ−ＦＥＴを用
いるようにしている。

【００５２】図６は、この発明の実施の形態３である電
源装置の概要回路構成を示す図である。図６に示す電源
装置は、スイッチングレギュレータである。すなわち、
実施の形態１，２で示した電源装置は、ＧａＮ−ＦＥＴ
１０，３０を用いて電流量をリニアに制御するようにし
ていたが、この電源装置では、スイッチング制御によっ
て電流量を制御するようにしている。

【００５３】図６に示したスイッチングレギュレータ
は、フォワード型のスイッチングレギュレータである。
このスイッチングレギュレータでは、パルス幅制御回路
４１が出力するパルス幅変調（ＰＷＭ）信号がＧａＮ−
ＦＥＴ４０のゲートに印加され、ＧａＮ−ＦＥＴ４０が
スイッチングされる。ＧａＮ−ＦＥＴ４０がオンのと
き、電解コンデンサＣ４１に蓄積された入力電圧Ｖinの
エネルギーは、トランスＴ１、ダイオードＤ１、インダ
クタＬ１を介し、電解コンデンサＣ４２に転送される。
ＧａＮ−ＦＥＴ４０がオフのとき、インダクタＬ１に残
ったエネルギーは、ダイオードＤ２を介して電解コンデ
ンサＣ４２に転送される。電解コンデンサＣ４２は、出
力電圧Ｖoutとして出力する。

【００５４】差動アンプ４２は、出力電圧Ｖout間に直
列接続された抵抗Ｒ１，Ｒ２の分圧と基準電圧Ｖrefと
を比較し、負荷変動に伴う制御量をフォトカプラＰＣを
介してパルス幅制御回路４１に通知する。パルス幅制御
回路４１は、フォトカプラＰＣから入力された制御量に
対応したＰＷＭ信号をＧａＮ−ＦＥＴ４０のゲートに印
加し、ＧａＮ−ＦＥＴ４０の通電量を制御することによ
って、出力電圧Ｖout側（２次側）の電力制御を行う。

【００５５】このスイッチングレギュレータでは、一次
側のスイッチング素子としてＧａＮ−ＦＥＴ４０を用い
ているが、このＧａＮ−ＦＥＴ４０は、実施の形態１，
２におけるＧａＮ−ＦＥＴ１０，３０と同様に、従来の
Ｓｉ系半導体のＦＥＴに比して、オン抵抗が小さい。し
たがって、ＧａＮ−ＦＥＴ４０自体による発熱量はほと
んどなく、放熱のための放熱器が不要となる。

【００５６】また、ＧａＮ−ＦＥＴ４０自体の発熱がほ
とんどないことと、放熱器を不要とすることから、スイ
ッチングレギュレータ内におけるＧａＮ−ＦＥＴ４０の
配置に任意にとることができる。この結果、スイッチン
グレギュレータの小型軽量化を実現できるとともに、放
熱設計を含む設計にかかる時間と労力とを軽減すること
ができる。

【００５７】図７は、この発明の実施の形態３である他
の電源装置の概要回路構成を示す図である。図６に示し
た電源装置は、フォワード型のスイッチングレギュレー
タであったが、図７に示す電源装置は、フライバック型
のスイッチングレギュレータである。すなわち、図６に
示した電源装置は、ＧａＮ−ＦＥＴ４０がオンのとき
に、１次側の電力エネルギーが２次側に転送されたが、
図７に示した電源装置は、ＧａＮ−ＦＥＴ５０がオフの
ときに、１次側の電力エネルギーが２次側に転送され
る。

【００５８】図７において、このスイッチングレギュレ
ータでは、パルス幅制御回路５１が出力するパルス幅変
調（ＰＷＭ）信号がＧａＮ−ＦＥＴ５０のゲートに印加
され、ＧａＮ−ＦＥＴ５０がスイッチングされる。トラ
ンスＴ２の巻き方向は、トランスＴ１の巻き方向と異な
り、ＧａＮ−ＦＥＴ５０がオンのとき、入力電圧Ｖinの
エネルギーは、トランスＴ１に蓄積される。ＧａＮ−Ｆ
ＥＴ５０がオフとき、トランスＴ２に蓄積されたエネル
ギーは、ダイオードＤ３を介して電解コンデンサＣ５２
に転送され、電解コンデンサＣ５２は、出力電圧Ｖout
を出力する。

【００５９】差動アンプ５２は、出力電圧Ｖout間に直
列接続された抵抗Ｒ１，Ｒ２の分圧と基準電圧Ｖrefと
を比較し、負荷変動に伴う制御量をフォトカプラＰＣを
介してパルス幅制御回路５１に通知する。パルス幅制御
回路５１は、フォトカプラＰＣから入力された制御量に
対応したＰＷＭ信号をＧａＮ−ＦＥＴ５０のゲートに印
加し、ＧａＮ−ＦＥＴ５０の通電量を制御することによ
って、出力電圧Ｖout側の電力制御を行う。

【００６０】このフライバック型のスイッチングレギュ
レータも、ＧａＮ−ＦＥＴ５０を用いているので、放熱
器が不要となり、スイッチングレギュレータ全体の小型
軽量化が実現され、放熱設計を含む設計を柔軟に行うこ
とができる。

【００６１】同様にして、図８は、ＧａＮ−ＦＥＴを用
いた他のスイッチングレギュレータの一例を示してい
る。図８（ａ）は、プッシュプル型（センタタップ型）
のスイッチングレギュレータの一例を示す。また、図８
（ｂ）は、ハーフブリッジ型のスイッチングレギュレー
タの一例を示す。さらに、図８（ｃ）は、フルブリッジ
型のスイッチングレギュレータの一例を示す。図８
（ａ）〜図８（ｃ）に示すスイッチングレギュレータで
は、スイッチング素子としていずれもＧａＮ−ＦＥＴ６
１，６２、７１，７２、８１〜８４を用いている。

【００６２】この図８（ａ）〜図８（ｃ）に示した各ス
イッチングレギュレータも、ＧａＮ−ＦＥＴ６１，６
２、７１，７２、８１〜８４を用いているので、放熱器
が不要となり、スイッチングレギュレータ全体の小型軽
量化が実現され、放熱設計を含む設計を柔軟に行うこと
ができる。特に、スイッチング素子を複数用いている
が、各スイッチング素子として複数のＧａＮ−ＦＥＴ６
１，６２、７１，７２、８１〜８４を用いているので、
ＧａＮ−ＦＥＴ間の隣接配置が可能となり、スイッチン
グレギュレータの小型軽量化を促進する。

【００６３】なお、その他のスイッチングレギュレータ
も同様にして、スイッチングレギュレータが用いるスイ
ッチング素子をＧａＮ−ＦＥＴとすることによって、上
述した作用効果を達成することができる。たとえば、Ｒ
ＣＣ（リンギング・チョーク・コイル）方式を用いた自
励型のスイッチングレギュレータであってもよい。

【００６４】また、上述したスイッチングレギュレータ
は、いずれもパルス幅制御によるものであったが、これ
に限らず、パルスの周波数制御によって各ＧａＮ−ＦＥ
Ｔの通電量を制御するようにしてもよい。

【００６５】この実施の形態３によれば、実施の形態
１，２と同様に、電源装置がスイッチングレギュレータ
である場合でも、スイッチング素子にオン抵抗の小さい
ＧａＮ−ＦＥＴを用いることによって、電源装置の放熱
器を必要とせず、電源装置内においてＧａＮ−ＦＥＴを
任意の位置に配置することができるため、電源装置を格
段に小型軽量化することができる。

【００６６】また、放熱器を含む放熱設計にかかる時間
と労力とを軽減することができるとともに、ＧａＮ−Ｆ
ＥＴを電源装置内において任意の位置に配置することが
できるので、電源装置全体のレイアウト設計にかかる時
間と労力とを軽減することができる。さらに、ＧａＮ−
ＦＥＴ自体は、発熱量が小さく、かつ高耐熱性を有して
いるため、電源装置の長時間使用が可能となり、電源装
置にかかるメンテナンスも軽減される。

【００６７】（実施の形態４）つぎに、この発明の実施
の形態４について説明する。上述した実施の形態１〜３
の電源装置は、いずれもＤＣ−ＤＣコンバータであった
が、この実施の形態４では、ＤＣ−ＡＣインバータに用
いられるスイッチング素子にＧａＮ−ＦＥＴを用いるよ
うにしている。

【００６８】図９は、この発明の実施の形態４である電
源装置の概要回路構成を示す図である。図９に示した電
源装置は、商用の三相交流電源９０からの交流電流を整
流回路９１内のダイオード群によって整流し、電解コン
デンサＣ９１によって平滑する。平滑された電流は、イ
ンバータ回路９２によって所望の周波数および所望の出
力電圧をもつ交流電流に変換され、誘導電動機（ＩＭ）
９４に出力される。

【００６９】インバータ回路９２は、Ｕ層、Ｖ層、Ｗ層
の各相に対応して、それぞれ一対のスイッチング素子と
してのＧａＮ−ＦＥＴ１０１，１０２、１０３，１０
４、１０５，１０６を有する。駆動制御部９３は、各一
対のＧａＮ−ＦＥＴ１０１〜１０６に対し、各相に対応
するＰＷＭ信号を送出して、各ＧａＮ−ＦＥＴ１０１〜
１０６をスイッチング制御し、所望の周波数および出力
電圧をもった三相交流電力を供給させる。なお、各Ｇａ
Ｎ−ＦＥＴ１０２，１０４，１０６に対しては、各Ｇａ
Ｎ−ＦＥＴ１０１，１０３，１０５のＰＷＭ信号の反転
信号がゲートに入力される。

【００７０】図９に示したインバータとしての電源装置
の場合も、ＧａＮ−ＦＥＴ１０１〜１０６を用いている
ので、放熱器が不要となり、電源装置全体の小型軽量化
が実現され、放熱設計を含む設計を柔軟に行うことがで
きる。

【００７１】なお、その他のインバータとしての電源装
置、たとえば誘導加熱を用いた炊飯ジャーに用いられる
インバータであって、１つのスイッチング素子を用いて
直流電流を所望の交流電流に変換するインバータの場合
であっても、スイッチング素子をＧａＮ−ＦＥＴとする
ことによって、同様な作用効果を得ることができる。

【００７２】この実施の形態４によれば、実施の形態１
〜３と同様に、インバータに用いられるスイッチング素
子にオン抵抗の小さいＧａＮ−ＦＥＴを用いることによ
って、電源装置の放熱器を必要とせず、電源装置内にお
いてＧａＮ−ＦＥＴを任意の位置に配置することができ
るため、電源装置を格段に小型軽量化することができ
る。また、放熱器を設計するための放熱設計にかかる時
間と労力とを軽減することができるとともに、ＧａＮ−
ＦＥＴを電源装置内において任意の位置に配置すること
ができるので、電源装置全体のレイアウト設計にかかる
時間と労力とを軽減することができる。さらに、ＧａＮ
−ＦＥＴ自体は、発熱量が小さく、かつ高耐熱性を有し
ているため、電源装置の長時間使用が可能となり、電源
装置にかかるメンテナンスも軽減される。

【００７３】なお、上述した実施の形態１〜４では、Ｇ
ａＮ−ＦＥＴとしてＭＥＳ型のＦＥＴを用いて説明した
が、これに限らず、ＨＥＭＴ型、ＭＯＳ型のＦＥＴであ
ってもよい。また、サイリスタ、トライアック、ＧＴＯ
サイリスタ、バイポーラトランジスタ、ＭＯＳ−ＦＥ
Ｔ、ＩＧＢＴなどの各種半導体素子も、ＧａＮ系化合物
半導体を用いた半導体素子としてもよい。

【００７４】また、上述した実施の形態１〜４では、い
ずれもＧａＮ系化合物半導体を用いた半導体素子を電源
装置に適用する場合を示したが、これに限らず、オン抵
抗を小さくできる半導体材料を用いた半導体素子であれ
ばよい。たとえば、ＳｉＣ化合物半導体材料を用いた半
導体素子としてもよく、ＡｌＮ系化合物半導体材料を用
いた半導体素子としてもよい。

【００７５】

【発明の効果】以上説明したように、請求項１にかかる
発明によれば、ＧａＮ系化合物を用いて形成した半導体
素子を電力制御対象である主電流上に配置し、制御手段
が、前記半導体素子を流れる主電流の導通を制御するよ
うにしているので、半導体素子は、導通時の抵抗が小さ
く、発熱がほとんどなく、電源装置に大重量および大容
量の放熱器を備える必要がなくなるため、電源装置の小
型軽量化を実現することができるとともに、放熱設計に
かかる時間と労力とを格段に減少させることができると
いう効果を奏する。また、半導体素子を放熱器に密着さ
せる必要がなくなり、半導体素子は、電源装置内の任意
の位置に配置することができるため、放熱設計の容易さ
に加えて、電源装置全体の設計の自由度が増大し、ひい
ては電源装置内の各素子配置の集積化が可能となり、電
源装置の小型軽量化を一層促進させることができるとい
う効果を奏する。さらに、半導体素子自体の熱暴走がな
くなるため、過電流保護等の熱保護回路の簡素化を行う
ことができるという効果を奏する。

【００７６】また、請求項２にかかる発明によれば、Ｇ
ａＮ系化合物を用いて形成した半導体素子を電力制御対
象である主電流上に配置し、制御手段が、前記半導体素
子を流れる主電流の導通をスイッチング制御するように
しているので、半導体素子は、導通時の抵抗が小さく、
発熱がほとんどなく、電源装置に大重量および大容量の
放熱器を備える必要がなくなるため、電源装置の小型軽
量化を実現することができるとともに、放熱設計にかか
る時間と労力とを格段に減少させることができるという
効果を奏する。また、半導体素子を放熱器に密着させる
必要がなくなり、半導体素子は、電源装置内の任意の位
置に配置することができるため、放熱設計の容易さに加
えて、電源装置全体の設計の自由度が増大し、ひいては
電源装置内の各素子配置の集積化が可能となり、電源装
置の小型軽量化を一層促進させることができるという効
果を奏する。さらに、半導体素子自体の熱暴走がなくな
るため、過電流保護等の熱保護回路の簡素化を行うこと
ができるという効果を奏する。

【００７７】また、請求項３にかかる発明によれば、電
力制御対象である主電流上に配置される半導体素子を複
数設け、各半導体素子を並列接続し、制御できる主電流
の限界を大幅に向上させることができるとともに、半導
体素子の発熱がほとんどないので、１つの半導体素子を
配置した場合の電源装置とほぼ同じ重量、かつ同じ容量
の電源装置によって、電力制御能力の高い電源装置を実
現することができるという効果を奏する。

【００７８】また、請求項４にかかる発明によれば、電
力制御対象である主電流上に配置される半導体素子を複
数設け、各半導体素子を並列接続する際、各半導体素子
自体の発熱がほとんどないため、電源装置内における半
導体素子どうしを隣接配置するようにしているので、設
計の自由度をさらに向上させることができるという効果
を奏する。

【００７９】また、請求項５にかかる発明によれば、電
力制御対象である主電流上に配置される半導体素子をＧ
ａＮ−ＦＥＴで形成し、導通時の抵抗を極めて小さく
し、半導体素子の発熱がほとんどないようにしているの
で、電源装置の小型軽量化を一層促進するとともに、放
熱設計を含む設計にかかる時間と労力とを格段に減少さ
せることができるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施の形態１である電源装置の概要
回路構成を示す図である。

【図２】図１に示したＧａＮ−ＦＥＴの構成を示す図で
ある。

【図３】Ｓｉ系半導体のＦＥＴを用いた場合の電源装置
とＧａＮ−ＦＥＴを用いた実施の形態１の電源装置との
構造の差異を示す図である。

【図４】この発明の実施の形態２である電源装置の概要
回路構成を示す図である。

【図５】Ｓｉ系半導体のＦＥＴを用いた場合の電源装置
とＧａＮ−ＦＥＴを用いた実施の形態２の電源装置との
構造の差異を示す図である。

【図６】この発明の実施の形態３である電源装置の概要
回路構成を示す図である。

【図７】この発明の実施の形態３である他の電源装置の
概要回路構成を示す図である。

【図８】この発明の実施の形態３である他の電源装置の
概要回路構成を示す図である。

【図９】この発明の実施の形態４である電源装置の概要
回路構成を示す図である。

【図１０】従来における電源装置の構成を示す斜視図で
ある。

【符号の説明】

１０，３０，４０，５０，６１，６２，７１，７２，８
１〜８４，１０１〜１０６ＧａＮ−ＦＥＴ１１入力端子１２出力端子２３，２４装置本体４１，５１パルス幅制御回路９１整流回路９２インバータ回路９３駆動制御部Ｖin 入力電圧Ｖout 出力電圧Ｃ１，Ｃ３電解コンデンサＺＤツェナーダイオードＲ，Ｒ１，Ｒ２抵抗Ｔ１，Ｔ２トランス

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０２Ｍ 3/337 Ｈ０１Ｌ 29/80 Ｅ 7/537 27/06 Ｆ 7/5387 Ｆターム(参考） 5F102 FA02 FA10 GA14 GB01 GC01 GD01 GJ10 GK04 GL04 GM04 GN04 GQ01 HC01 5H007 AA03 AA06 BB06 CA02 CB04 CB05 CC23 DB03 EA02 HA03 HA04 HA05 5H730 AA06 AA08 AA14 AA20 AS01 BB23 BB25 BB26 BB27 BB43 DD04 EE07 EE08 FD01 FF19 FG06 ZZ07 ZZ11 ZZ13

Claims

【特許請求の範囲】

【請求項１】電力制御対象である主電流上に配置し、
ＧａＮ系化合物を用いて形成した半導体素子と、前記半導体素子を流れる主電流の導通を制御する制御手
段と、を備えたことを特徴とする電源装置。
【請求項２】電力制御対象である主電流上に配置し、
ＧａＮ系化合物を用いて形成した半導体素子と、前記半導体素子を流れる主電流の導通をスイッチング制
御する制御手段と、を備えたことを特徴とする電源装置。
【請求項３】前記半導体素子を複数備え、複数の前記
半導体素子を並列接続したことを特徴とする請求項１ま
たは２に記載の電源装置。
【請求項４】前記複数の半導体素子を隣接配置したこ
とを特徴とする請求項３に記載の電源装置。
【請求項５】前記半導体素子は、ＧａＮ−ＦＥＴであ
ることを特徴とする請求項１〜４のいずれか一つに記載
の電源装置。