JP2012147610A - Ｄｃ−ｄｃコンバータ、電源装置、及び情報処理装置 - Google Patents

Abstract

【課題】
サージ電圧を抑制することのできるＤＣ−ＤＣコンバータ、電源装置、及び情報処理装置を提供する。
【解決手段】
ＤＣ−ＤＣコンバータは、直流電力が入力される第１トランスの一次巻線と、前記第１トランスの一次巻線に直列に接続されるスイッチング素子と、前記スイッチング素子に並列に接続され、互いに直列に接続されるキャパシタ及び第２トランスの一次巻線と、前記第１トランスの一次巻線に結合される第１トランスの二次巻線と、前記第１トランスの二次巻線に接続され、直流電力を出力する一対の出力端子と、前記第２トランスの一次巻線に結合されるとともに、前記一対の出力端子の間にそれぞれ接続され、互いに出力電流の向きが逆向きになるように接続される一対の第２トランスの二次巻線とを含む。
【選択図】図９

Description

本発明は、ＤＣ−ＤＣコンバータ、電源装置、及び情報処理装置に関する。

従来より、一次巻線と二次巻線とを有する回生トランスの一次巻線にコンデンサを直列に接続して、スイッチング素子に並列に接続したスナバ回路と、スナバ回路の回生トランスの二次巻線の誘起電圧を直流電源に帰還するダイオードとを備える電源装置があった。

また、スナバ回路内のリアクトルに別巻線を設けるとともに、別巻線の誘起電圧を整流平滑する回路を設け、スナバ回路に蓄えられたエネルギの一部を負荷へ供給して、スイッチング素子に流れる電流を低減させる電源装置があった。

特開２０１０−２００５１２号公報 特開２００２−１０１６５７号公報

ところで、スナバ回路の回生トランスの二次巻線の誘起電圧を直流電源に帰還する従来の電源装置では、直流電源に帰還された電力はトランスを介して再び二次側に伝達される。このため、直流電源に帰還された電力の一部はトランスでサージエネルギとして消費されることになり、電力損失が増大するという問題があった。

また、別巻線の誘起電圧を整流平滑する回路を含む電源装置では、誘起電圧の正成分だけを負荷に供給しているため、回生効率が低いという問題があった。

そこで、サージ電圧を抑制することのできるＤＣ−ＤＣコンバータ、電源装置、及び情報処理装置を提供することを目的とする。

本発明の実施の形態のＤＣ−ＤＣコンバータは、直流電力が入力される第１トランスの一次巻線と、前記第１トランスの一次巻線に直列に接続されるスイッチング素子と、前記スイッチング素子に並列に接続され、互いに直列に接続されるキャパシタ及び第２トランスの一次巻線と、前記第１トランスの一次巻線に結合される第１トランスの二次巻線と、前記第１トランスの二次巻線に接続され、直流電力を出力する一対の出力端子と、前記第２トランスの一次巻線に結合されるとともに、前記一対の出力端子の間にそれぞれ接続され、互いに出力電流の向きが逆向きになるように接続される一対の第２トランスの二次巻線とを含む。

サージ電圧を抑制することのできるＤＣ−ＤＣコンバータ、電源装置、及び情報処理装置を提供することができる。

比較例１の電源装置１０を示す回路図である。 比較例１のＤＣ−ＤＣコンバータ４０におけるスイッチング素子４２のゲート電圧、一次巻線４１Ａに流れる電流Ｉｐ、二次巻線４１Ｂに流れる電流Ｉｓ、スイッチング素子４２のドレイン電圧Ｖｄ、及び出力電圧Ｖｏｕｔの関係を示す図である。 比較例１のＤＣ−ＤＣコンバータ４０を示す図である。 比較例１のＤＣ−ＤＣコンバータ４０におけるスイッチング素子４２のゲート電圧とドレイン電圧Ｖｄとの関係を示す図である。 比較例２の電源装置１０Ａを示す図である。 （Ａ）は、比較例１のＤＣ−ＤＣコンバータ４０のスイッチング素子４２に印加するゲート電圧とドレイン電圧を示す図であり、（Ｂ）は、比較例２のＤＣ−ＤＣコンバータ４０Ａのスイッチング素子４２に印加するゲート電圧及びドレイン電圧と抵抗器８２の消費電力を示す図である。 実施の形態１の電源装置を含む情報処理装置を示すブロック図である。 実施の形態１の電源装置２００を示す回路図である。 （Ａ）は、実施の形態１のＤＣ−ＤＣコンバータ２４０の回路を示す図であり、（Ｂ）は、実施の形態１のＤＣ−ＤＣコンバータ２４０のスイッチング素子４２として用いるＧａＮ−ＨＥＭＴの駆動回路を示す図である。 実施の形態１のＤＣ−ＤＣコンバータ２４０に流れる電流Ｉ１〜Ｉ８及びＩｏｕｔを示す図である。 実施の形態１のＤＣ−ＤＣコンバータ２４０と比較例２のＤＣ−ＤＣコンバータ４０Ａにおけるサージ電圧のシミュレーション結果を示す図である。 実施の形態１のＤＣ−ＤＣコンバータ２４０のスナバ回路２８０及びその周辺部分の等価回路を段階的に示す図である。 実施の形態２のＤＣ−ＤＣコンバータのスイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６の実装状態を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'矢視断面図、（Ｃ）は底面図である。 実施の形態３の電源装置３００のＤＣ−ＤＣコンバータ３４０の回路を示す図である。 実施の形態４の電源装置４００のＤＣ−ＤＣコンバータ４４０の回路を示す図である。

以下、本発明のＤＣ−ＤＣコンバータ、電源装置、及び情報処理装置を適用した実施の形態について説明する。

実施の形態のＤＣ−ＤＣコンバータ、電源装置、及び情報処理装置について説明する前に、まず、図１乃至図６を用いて、比較例１、２の電源装置の問題点について説明する。

図１は、比較例１の電源装置１０を示す回路図である。

図１に示す比較例１の電源装置１０は、入力端子１１、１２、整流回路２０、平滑用キャパシタ３０、ＤＣ（Direct Current）−ＤＣコンバータ４０、出力端子５１、５２、及び制御部６０を含む。

入力端子１１、１２は、整流回路２０の入力側に接続されており、交流電源１が接続される。交流電源１から出力される交流電力は、入力端子１１、１２を介して整流回路２０に入力される。

整流回路２０は、４つのダイオード２１、２２、２３、２４がブリッジ状に接続されたダイオードブリッジである。整流回路２０は、入力端子１１、１２を介して交流電源１に接続されており、交流電力を全波整流して出力する。

ここで、交流電源１の出力電圧（実効値）はＶｉｎであるため、整流回路２０の入力電圧はＶｉｎである。整流回路２０は、交流電源１から入力される交流電力を全波整流した電力を出力する。

整流回路２０には、例えば、電圧が８０（Ｖ）〜２６５（Ｖ）の交流電力が入力されるため、整流回路２０のダイオード２１、２２、２３、２４における電圧降下は無視することができる。

このため、整流回路２０の入力電圧はＶｉｎであり、整流回路２０の出力電圧はＶｉｎであることとして説明を行う。

平滑用キャパシタ３０は、整流回路２０で全波整流された電圧を平滑化してＤＣ−ＤＣコンバータ４０に入力する。ＤＣ−ＤＣコンバータ４０には、例えば、実効値が１００（Ｖ）の直流電力が入力される。

ＤＣ−ＤＣコンバータ４０は、直流電力の電圧値を変換して出力する変換回路であり、トランス４１、スイッチング素子４２、ダイオード４３、及び平滑用キャパシタ４４を含む。ＤＣ−ＤＣコンバータ４０は、比較例１のＤＣ−ＤＣコンバータである。

トランス４１は、一次巻線４１Ａと二次巻線４１Ｂを含むフライバック型のトランスである。

トランス４１の一次巻線４１Ａは、スイッチング素子４２と直列に接続されており、一次巻線４１Ａ及びスイッチング素子４２は、平滑用キャパシタ３０に並列に接続されている。

トランス４１の二次巻線４１Ｂは、ダイオード４３と直列に接続されており、二次巻線４１Ｂ及びダイオード４３は、平滑用キャパシタ４４に並列に接続されている。

なお、一次巻線４１Ａに流れる電流Ｉｐと、二次巻線４１Ｂに流れる電流Ｉｓは、図１に矢印で示す方向を正とする。

スイッチング素子４２は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）であればよい。スイッチング素子４２は、制御部６０からゲートにパルス電圧が印加されることによってオン／オフが行われる。

スイッチング素子４２のドレインは一次巻線４１Ａに接続されており、スイッチング素子４２のソースは平滑用キャパシタ３０の低電位側の端子（図１中下側の電極に接続される端子）に接続されている。以下では、スイッチング素子４２のドレイン電圧をＶｄと表す。

ダイオード４３は、二次巻線４２Ｂから出力端子５１の方向に整流方向を有する整流素子であり、例えば、ファーストリカバリーダイオード、ＳＩＣショットキーダイオードを用いればよい。

平滑用キャパシタ４４は、出力端子５１、５２の間に接続されるとともに、二次巻線４１Ｂ及びダイオード４３に並列に接続されている。

出力端子５１、５２には、負荷回路７０が接続される。例えば、図１に示す電源装置１０を含む情報処理装置がＰＣ（Personal Computer：パーソナルコンピュータ）、又はサーバ等である場合には、負荷回路７０は、ＣＰＵ（Central Processing Unit：中央演算装置）、主記憶装置、又は補助記憶装置等である。

なお、以下では、出力端子５１、５２の間の電圧を電源装置１０又はＤＣ−ＤＣコンバータ４０の出力電圧Ｖｏｕｔと称す。

ここでは、ＤＣ−ＤＣコンバータ４０は、例えば、実効値が１００（Ｖ）の直流電力を電圧が１２（Ｖ）の直流電力に変換し、出力電圧Ｖｏｕｔは出力端子５１、５２を介して負荷回路７０に出力される。

なお、図１において、電源装置１０の一次側では、入力端子１２、平滑用キャパシタ３０の低電位側の端子（図１中下側の電極に接続される端子）、及びスイッチング素子４２のソースは０（Ｖ）に保持される。

同様に、電源装置１０の二次側では、平滑用キャパシタ４４の低電位側の端子（図１中下側の電極に接続される端子）及び出力端子５２は、０（Ｖ）に保持される。

次に、図２を用いて、比較例１の電源装置１０のスイッチング素子４２のオン／オフの切り替え、一次巻線４１Ａに流れる電流Ｉｐ、二次巻線４１Ｂに流れる電流Ｉｓ、スイッチング素子４２のドレイン電圧Ｖｄ、及び出力電圧Ｖｏｕｔの関係について説明する。

図２は、比較例１のＤＣ−ＤＣコンバータ４０におけるスイッチング素子４２のゲート電圧、一次巻線４１Ａに流れる電流Ｉｐ、二次巻線４１Ｂに流れる電流Ｉｓ、スイッチング素子４２のドレイン電圧Ｖｄ、及び出力電圧Ｖｏｕｔの関係を示す図である。スイッチング素子４２のゲート電圧（Ｈ（High）／Ｌ(Low)）は、スイッチング素子４２のオン／オフの切り替えを表す。

図２（Ａ）に示すように、制御部６０から所定の周波数のパルス電圧をスイッチング素子４２のゲートに印加すると、スイッチング素子４２がオンのときに一次巻線４１Ａに電流が流れ、スイッチング素子４２がオフのときには一次巻線４１Ａに電流は流れない。

このため、一次巻線４１Ａに流れる電流Ｉｐは、図２（Ｂ）に示すように、スイッチング素子４２がオンの期間に徐々に上昇し、スイッチング素子４２がオフの期間に零になる。

ここで、一次巻線４１Ａ及び二次巻線４１Ｂを含むトランス４１は、フライバック型のトランスであり、二次巻線４１Ｂには正方向の電流Ｉｓを流すダイオード４３が接続されている。

このため、二次巻線４１Ｂの電流Ｉｓは、図２（Ｃ）に示すように、スイッチング素子４２がオンの期間には零になり（すなわち電流Ｉｓは流れず）、スイッチング素子４２がオフのときに徐々に減少するように流れることになる。

すなわち、スイッチング素子４２がオンの間は、二次巻線４１Ｂには電流が流れずに二次巻線４１Ｂに磁気エネルギが蓄積され、スイッチング素子４２がオフになると、二次巻線４１Ｂに蓄積された磁気エネルギが放出されることによって電流Ｉｓが流れることになる。

図２（Ｄ）に示すように、スイッチング素子４２のドレイン電圧は、スイッチング素子４２がオンの期間は０（Ｖ）であり、スイッチング素子４２がオンの期間はＶｉｎ（Ｖ）になる。

また、図２（Ｅ）に示すように、出力端子５１、５２から出力される出力電圧Ｖｏｕｔは、二次巻線４１Ｂの電流Ｉｓが流れるときに電流Ｉｓの減少に伴って低下傾向になり、二次巻線４１Ｂに電流Ｉｓが流れないときに上昇傾向になる。ただし、出力電圧Ｖｏｕｔは、平滑用キャパシタ４４によって平滑化されているため、その変動は微小である。

次に、図３を用いて、ＤＣ−ＤＣコンバータ４０で生じるサージ電圧について説明する。

図３は、比較例１のＤＣ−ＤＣコンバータ４０を示す図である。

比較例１のＤＣ−ＤＣコンバータ４０のトランス４１における一次巻線４１Ａと二次巻線４１Ｂとの結合は完全ではなく、トランス４１はリーケージインダクタンスを有する。

ここでは、説明の便宜上、トランス４１のインダクタンスのうちのリーケージインダクタンスの分をリーケージインダクタとして表す。

以下では、図３に示すように、トランス４１は、一次巻線４１Ａ及び二次巻線４１Ｂに加えて、一次側のリーケージインダクタ４１Ｃと、二次側のリーケージインダクタ４１Ｄとを含むこととして説明を行う。

トランス４１で一次側から二次側に電力を伝送する際に一次側のリーケージインダクタ４１Ｃに蓄積される磁気エネルギは、スイッチング素子４２をオフにしたときにサージエネルギとして放出され、スイッチング素子４２にサージ電圧として現れる。

図４は、比較例１のＤＣ−ＤＣコンバータ４０におけるスイッチング素子４２のゲート電圧とドレイン電圧Ｖｄとの関係を示す図である。図４（Ａ）はリーケージインダクタを含まない理想的なトランス４１に接続されたスイッチング素子４２のゲート電圧とドレイン電圧Ｖｄとの関係を示す。図４（Ｂ）はリーケージインダクタを含むトランス４１に接続されたスイッチング素子４２のゲート電圧とドレイン電圧Ｖｄとの関係を示す。

なお、図４（Ａ）、（Ｂ）のゲート電圧とともに示すＯＮ／ＯＦＦはスイッチング素子４２のオン／オフを表す。

図４（Ａ）に示すように、リーケージインダクタを含まない理想的なトランス４１に接続されたスイッチング素子４２では、ゲート電圧の印加／非印加によってスイッチング素子４２のオン／オフが切り替えられても、サージ電圧は生じず、ドレイン電圧Ｖｄはパルス状に変化する。

一方、図４（Ｂ）に示すように、リーケージインダクタを含む現実のトランス４１に接続されたスイッチング素子４２では、ゲート電圧を印加してスイッチング素子４２をオンにした状態から、ゲート電圧を０（Ｖ）にしてスイッチング素子４２をオフにするとサージ電圧が生じる。

これは、スイッチング素子４２がオンの間にリーケージインダクタ４１Ｃ（図３参照）に蓄積された磁気エネルギが、スイッチング素子４２がオフにされたときにサージエネルギとして放出され、サージ電圧となって現れるためである。

サージ電圧は、電源装置１０の出力電圧にノイズとして現れることがあり、また、スイッチング素子４２の破損に繋がる可能性があるため、抑制することが望ましい。

また、サージ電圧は、スイッチング素子４２に印加される電圧（Ｖｉｎ）の二倍以上になることがある。

このため、比較例１の電源装置１０では、サージ電圧に耐えられるように、スイッチング素子４２の耐圧をスイッチング素子４２に印加される電圧（Ｖｉｎ）の二倍以上に設定する必要がある。

耐圧の高いスイッチング素子は、オン抵抗が高いため、ＤＣ−ＤＣコンバータ４０における電力損失の増大（すなわち回路効率の低下）に繋がるという問題があった。

また、耐圧の高いスイッチング素子は耐圧の低いスイッチング素子よりも高価であるため、ＤＣ−ＤＣコンバータ４０及び電源装置１０のコスト増大を招くという問題があった。

次に、図５を用いて、サージ電圧を抑制するためのスナバ回路を含む比較例２の電源装置１０Ａについて説明する。

図５は、比較例２の電源装置１０Ａを示す図である。

比較例２の電源装置１０Ａは、ＤＣ−ＤＣコンバータ４０Ａを含む点が比較例１の電源装置１０と異なる。比較例２のＤＣ−ＤＣコンバータ４０Ａは、比較例１のＤＣ−ＤＣコンバータ４０Ａ（図１参照）にスナバ回路８０を付け加えたものである。その他の構成は、比較例１の電源装置１０と同様であるため、同一又は同等の構成要素には同一符号を付し、その説明を省略する。

比較例２のＤＣ−ＤＣコンバータ４０Ａは、スイッチング素子４２のドレイン・ソース間に並列に接続されるスナバ回路８０を含む。スナバ回路８０は、キャパシタ８１及び抵抗器８２を含む。キャパシタ８１及び抵抗器８２は直列に接続されている。

スナバ回路８０のキャパシタ８１は、リーケージインダクタ４１Ｃと共振回路を構築している。スイッチング素子４２がオンからオフにされてサージ電圧が生じると、サージ電圧をキャパシタ８１で吸収し、抵抗器８２で消費する。

図６（Ａ）は、比較例１のＤＣ−ＤＣコンバータ４０のスイッチング素子４２に印加するゲート電圧とドレイン電圧を示す図であり、図６（Ｂ）は、比較例２のＤＣ−ＤＣコンバータ４０Ａのスイッチング素子４２に印加するゲート電圧及びドレイン電圧と抵抗器８２の消費電力を示す図である。

なお、図６（Ａ）、（Ｂ）のゲート電圧とともに示すＯＮ／ＯＦＦはスイッチング素子４２のオン／オフを表す。

図６（Ａ）に示すように、比較例１の電源装置１０のスイッチング素子４２に印加するゲート電圧とドレイン電圧は、図４（Ｂ）に示すゲート電圧及びドレイン電圧と同一であり、スイッチング素子４２をオフにしたときに、サージ電圧が生じている。

これに対して、図６（Ｂ）に示すように、比較例２の電源装置１０Ａでは、スナバ回路８０がサージ電圧を吸収するため、スイッチング素子４２のドレイン電圧Ｖｄは、図６（Ａ）に示す比較例１の電源装置１０におけるサージ電圧よりも抑制されている。

また、図６（Ｂ）に示すように、抵抗器８２の消費電力は、スイッチング素子４２をオンからオフに切り替えた直後から増大し、共振は時間の経過とともに徐々に低減する。

このように、スナバ回路８０をスイッチング素子４２に並列に接続することにより、スイッチング素子４２をオンからオフにしたときに生じるサージ電圧を抑制することができる。

しかしながら、スナバ回路８０の抵抗器８２で電力が消費されるため、回路効率の低下に繋がるという問題点があった。

以上のように、スイッチング素子４２にスナバ回路８０を並列に接続すれば、サージ電圧を抑制することができるが、キャパシタ８１に吸収された電気エネルギは抵抗器８２で消費されるため、エネルギの損失が発生するという問題点があった。

このため、以下で説明する実施の形態では、上述の問題点を解決したＤＣ−ＤＣコンバータ、電源装置、及び情報処理装置を提供することを目的とする。以下、実施の形態のＤＣ−ＤＣコンバータ、電源装置、及び情報処理装置について説明する。

＜実施の形態１＞
図７は、実施の形態１の電源装置２００を含む情報処理装置を示すブロック図である。

実施の形態１では、一例として、情報処理装置がサーバ１００であるものとして説明する。

サーバ１００は、実施の形態１の電源装置（ＰＳＵ：Power Supply Unit）２００、メインボード１１０、ハードディスクドライブ１２０、及びＬＡＮ（Local Area Network）用のモデム１３０を含む。実施の形態１では、説明の便宜上、図６にメインボード１１０、ハードディスクドライブ１２０、及びＬＡＮ用のモデム１３０を示すが、サーバ１００は、メインボード１１０、ハードディスクドライブ１２０、及びＬＡＮ用のモデム１３０以外の構成要素を含んでもよい。

メインボード１１０には、ＣＰＵ１１１、ＲＡＭ（Random Access Memory：ランダムアクセスメモリ）又はＲＯＭ（Read Only Memory：読み出し専用メモリ）のような主記憶装置１１２が実装される。

サーバ１００の内部では、電源装置２００は、メインボード１１０に実装されるＣＰＵ１１１及び主記憶装置１１２、ハードディスクドライブ１２０、ＬＡＮ用のモデム１３０に電力を供給する。電源装置２００には、例えば、電圧が８０（Ｖ）〜２６５（Ｖ）の交流電力が入力される。電源装置２００は、一例として、実効値が１００（Ｖ）の交流電圧が交流電源１から入力され、交流電力を直流電力に変換するとともに降圧し、例えば、電圧が１２（Ｖ）の直流電力を出力する。

なお、図７には、電源装置２００がサーバ１００の内部にある形態を示すが、電源装置２００はサーバ１００の外部にあってもよい。電源装置２００がサーバ１００の外部にある場合は、電源装置２００はＡＣ（Alternating Current：交流）アダプタであってもよい。

次に、図８を用いて、実施の形態１の電源装置２００について説明する。

図８は、実施の形態１の電源装置２００を示す回路図である。図８において、比較例１、２の電源装置（図１及び図５参照）と同一又は同等の構成要素には同一符号を付し、その説明を省略する。

電源装置２００は、入力端子１１、１２、整流回路２０、平滑用キャパシタ３０、ＤＣ−ＤＣコンバータ２４０、出力端子５１、５２、及び制御部６０を含む。

入力端子１１、１２は、交流電源１を接続するための入力端子の一例である。入力端子１１、１２には、交流電源１から電源装置２００に交流電力が入力される。

出力端子５１は、直流電力を出力する正極端子の一例であり、出力端子５２は、直流電力を出力する負極端子の一例である。出力端子５１、５２には負荷回路７０が接続される。

ＤＣ−ＤＣコンバータ２４０は、実施の形態１のＤＣ−ＤＣコンバータである。

次に、図９を用いて、実施の形態１のＤＣ−ＤＣコンバータ２４０について説明する。

図９（Ａ）は、実施の形態１のＤＣ−ＤＣコンバータ２４０の回路を示す図であり、図９（Ｂ）は、実施の形態１のＤＣ−ＤＣコンバータ２４０のスイッチング素子４２として用いるＧａＮ−ＨＥＭＴの駆動回路を示す図である。

ＤＣ−ＤＣコンバータ２４０は、トランス４１、スイッチング素子４２、ダイオード４３、平滑用キャパシタ４４、及びスナバ回路２８０を含む。

ここでは、比較例１、２と同様に、トランス４１が一次巻線４１Ａ、二次巻線４１Ｂ、一次巻線のリーケージインダクタ４１Ｃ、二次巻線のリーケージインダクタ４１Ｄを含むものとして説明を行う。

ＤＣ−ＤＣコンバータ２４０には、出力端子５１、５２を介して負荷回路７０が接続されている。

実施の形態１では、スイッチング素子４２には、ＧａＮ−ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を用いる。ＧａＮ（窒化ガリウム）で作製したＨＥＭＴは、シリコン製のＭＯＳＦＥＴよりも高速動作が可能で、オン抵抗も小さいという特性を有する。

なお、トランス４１は第１トランスの一例であり、一次巻線４１Ａは第１トランスの一次巻線の一例であり、二次巻線４１Ｂは第１トランスの二次巻線の一例である。また、スイッチング素子４２は第１トランスの一次巻線に直列に接続されるスイッチング素子の一例であり、出力端子５１、５２は第１トランスの二次巻線に接続され、直流電力を出力する一対の出力端子の一例である。

スナバ回路２８０は、キャパシタ２８１、一次巻線２８２、一対の二次巻線２８３、２８４、ダイオード２８５、２８６を含む。

キャパシタ２８１及び一次巻線２８２は、スイッチング素子４２のドレイン・ソース間に並列に接続される。

二次巻線２８３及び二次巻線２８４は、ともに一次巻線２８２に結合される。一次巻線２８２、及び二次巻線２８３、２８４は、トランス２８７を構築する。トランス２８７は、第２トランスの一例である。

二次巻線２８３、２８４の一端は、それぞれ、ダイオード２８５、２８６の入力端子に接続されており、他端は接続点Ａで互いに接続されている。

ダイオード２８５、２８６の出力端子は、接続点Ｂでダイオード４３の出力端子と接続されている。接続点Ｂは、平滑用キャパシタ４４の高電位側の端子（図９（Ａ）中上側の電極に接続される端子）と出力端子５１に接続されている。また、接続点Ａは、平滑用キャパシタ４４の低電位側の端子（図９（Ａ）中下側の電極に接続される端子）と出力端子５２に接続されている。

二次巻線２８３と二次巻線２８４は、極性は同一であるが、接続点Ａに対する接続方向が逆であり、自己誘導によって出力する電流の向きが互いに逆になるように接続されている。

一次巻線２８２は、第２トランスの一次巻線の一例であり、二次巻線２８３、２８４は、第２トランスの一対の二次巻線の一例である。

なお、実施の形態１のＤＣ−ＤＣコンバータ２４０の動作説明を行うために、一次巻線４１Ａ及び一次側のリーケージインダクタ４１Ｃを流れる電流をＩ１、スイッチング素子４２に流れる電流をＩ２、キャパシタ２８１及び一次巻線２８２に流れる電流をＩ３とする。

また、二次巻線２８３及びダイオード２８５に流れる電流をＩ４、二次巻線２８４及びダイオード２８６に流れる電流をＩ５、ダイオード２８５及びダイオード２８６から接続点Ｂに流れる電流をＩ６とする。電流Ｉ６は、電流Ｉ４と電流Ｉ５とを合成した電流である。

また、二次巻線４１Ｂからダイオード４３に流れる電流をＩ７、接続点Ｂから平滑用キャパシタ４４の高電位側の端子（図９（Ａ）中の上側の電極に接続された端子）に流れる電流をＩ８とする。電流Ｉ８は、電流Ｉ６と電流Ｉ７とを合成した電流である。

また、平滑用キャパシタ４４の高電位側の端子（図９（Ａ）中の上側の電極に接続された端子）から出力端子５１に流れる電流をＩｏｕｔとする。

電流Ｉ１〜Ｉ８及びＩｏｕｔは、すべて図９（Ａ）に矢印で示す方向を正とする。

一次巻線２８２に電流Ｉ３の正成分（図中下向きの成分）が流れると、二次巻線２８３には一次巻線２８２と二次巻線２８３の巻線比に応じた電流Ｉ４が流れる。また、一次巻線２８２に電流Ｉ３の負成分（図中上向きの成分）が流れると、二次巻線２８４には一次巻線２８２と二次巻線２８４の巻線比に応じた電流Ｉ５が流れる。

次に、図９（Ｂ）を用いて、実施の形態１のＤＣ−ＤＣコンバータ２４０のスイッチング素子４２として用いるＧａＮ−ＨＥＭＴの駆動回路について説明する。

図９（Ｂ）に示すように、ＧａＮ−ＨＥＭＴは、ドレイン、ソース、ゲートを有する三端子トランジスタである。例えば、ソースを接地し、ソース−ドレイン間に所定の正電圧Ｖ１を印加し、ソース−ゲート間に印加する電圧Ｖ２を閾値以上にすると、ソースードレイン間が導通する（オンになる）。ソース−ゲート間に印加する電圧Ｖ２の閾値は、例えば、−１０（Ｖ）〜＋１０（Ｖ）である。

以上のように、ＧａＮ−ＨＥＭＴは、動作を含めてＭＯＳＦＥＴと同様に取り扱うことができる。

ＧａＮ−ＨＥＭＴのゲートは、図９（Ａ）に示すように制御部６０（図８参照）に接続されており、制御部６０によってゲート電圧の制御が行われる。

ＧａＮ−ＨＥＭＴは、例えば１０ＭＨｚ以上の高速のスイッチングが可能である。

次に、図１０を用いて、実施の形態１のＤＣ−ＤＣコンバータ２４０における電流Ｉ１〜Ｉ８及びＩｏｕｔについて説明する。

図１０は、実施の形態１のＤＣ−ＤＣコンバータ２４０に流れる電流Ｉ１〜Ｉ８及びＩｏｕｔを示す図である。

図１０において、横軸は時間ｔ、縦軸は電流Ｉ１〜Ｉ８及びＩｏｕｔの電流値を示す。

スイッチング素子４２は、時刻０でオンにされ、時刻ｔ１でオフにされるものとする。

時刻０でスイッチング素子４２がオンにされると、一次巻線４１Ａ及び一次側のリーケージインダクタ４１Ｃを流れる電流Ｉ１と、スイッチング素子４２に流れる電流Ｉ２が徐々に増大する。

スイッチング素子４２がオンにされている間（時刻〜〜時刻ｔ１）は、スナバ回路２８０内には電流が流れず、二次側にも電流が流れないため、電流Ｉ３〜Ｉ８と電流Ｉｏｕｔはすべて零である。

時刻ｔ１でスイッチング素子４２がオフにされると、スイッチング素子４２に流れる電流Ｉ２は瞬時に零になるが、一次側のリーケージインダクタ４１Ｃに残存する磁気エネルギによってサージ電流が流れるため、電流Ｉ１にサージ電流が現れる。

リーケージインダクタ４１Ｃを流れるサージ電流は、キャパシタ２８１及び一次巻線２８２に流れるため、時刻ｔ１以降に、電流Ｉ３にサージ電流が現れる。

一次巻線２８２に流れるサージ電流（電流Ｉ３）は、一次巻線２８２と二次巻線２８３、２８４との巻線比に応じて二次巻線２８３、２８４に伝送される。このため、電流Ｉ３の正成分は電流Ｉ４として二次側に伝送され、電流Ｉ３の負成分は電流Ｉ５として二次側に伝送される。電流Ｉ４、Ｉ５は、電流Ｉ３に含まれるサージ電流の減衰に応じて、徐々に減衰する。

電流Ｉ６は、電流Ｉ４と電流Ｉ５の合成電流であるため、電流Ｉ４と電流Ｉ５を合成した波形の電流になる。

また、時刻ｔ１でスイッチング素子４２がオフにされると、二次巻線４１Ｂに蓄えられた磁気エネルギが電流として放出されるため、二次巻線４１Ｂからダイオード４３に電流Ｉ７が流れる。電流Ｉ７は、トランス４１の一次巻線４１Ｂの磁気エネルギが二次巻線４１Ｂに伝送されることによって流れる電流であり、一次巻線４１Ａに流れる電流Ｉ１と二次巻線４１Ｂに流れる電流の比は、一次巻線４１Ａと二次巻線４１Ｂの巻線比で決まる。

接続点Ｂから平滑用キャパシタ４４の高電位側の端子（図９（Ａ）中の上側の電極に接続された端子）に流れる電流Ｉ８は、電流Ｉ６と電流Ｉ７との合成電流であるため、電流Ｉ６と電流Ｉ７を合成した波形の電流になる。

電流Ｉ８は、平滑用キャパシタ４４で平滑化される。

平滑用キャパシタ４４の高電位側の端子（図９（Ａ）中の上側の電極に接続された端子）から出力端子５１に流れる電流Ｉｏｕｔは、平滑用キャパシタ４４で平滑化されているため、図１０に示すように、時間の経過によらずに一定の電流となる。

以上のように、実施の形態１のＤＣ−ＤＣコンバータ２４０では、一次側に生じるサージ電流を一次巻線２８２及び二次巻線２８３、２８４で二次側に伝送することができる。二次巻線２８３、２８４は、接続点Ａに対する接続方向が逆であり、自己誘導によって出力する電流の向きが互いに逆になるように接続されている。

このため、図１０に示すように、時刻ｔ１以降に電流Ｉ３として流れるサージ電流の正成分及び負成分の両方を電流Ｉ４、Ｉ５として二次側に回生することができる。

実施の形態１のＤＣ−ＤＣコンバータ２４０は、一次側に生じるサージ電流の正成分及び負成分の両方をトランス２８７で二次側に回生できるので、ＤＣ−ＤＣコンバータ２４０での電圧変換における電力損失を低減することができる。

次に、図１１を用いて、実施の形態１のＤＣ−ＤＣコンバータ２４０と比較例２のＤＣ−ＤＣコンバータ４０Ａ（図５参照）におけるサージ電圧のシミュレーション結果について説明する。

図１１は、実施の形態１のＤＣ−ＤＣコンバータ２４０と比較例２のＤＣ−ＤＣコンバータ４０Ａにおけるサージ電圧のシミュレーション結果を示す図である。

太線で示す特性は、実施の形態１のＤＣ−ＤＣコンバータ２４０のスイッチング素子４２のドレイン電圧（Ｖｄ）であり、細線で示す特性は、比較例２の電源装置１０Ａのスイッチング素子４２のドレイン電圧（Ｖｄ）である。

図１１に示すシミュレーション結果は、回路シミュレータであるＬＴｓｐｉｃｅ（simulation program with integrated circuit emphasis）を用いて得たものである。ＳＰＩＣＥは、スイッチング素子４２の寄生キャパシタンス成分を含めた計算を行うため、実測値に近い値が得られる。

シミュレーション条件としては、比較例２のＤＣ−ＤＣコンバータ４０Ａのキャパシタ８１のキャパシタンスを２０００ｐＦ、抵抗器８２の抵抗値を１０ｋΩにした。実施の形態１のＤＣ−ＤＣコンバータ２４０については、キャパシタ２８１のキャパシタンスを２０００ｐＦ、一次巻線２８２のインダクタンスを１０μＨ、二次巻線２８３、２８４のインダクタンスを２．５μＨにした。また、ダイオード２８５、２８６は、定格電圧を２００（Ｖ）、定格電流を１（Ａ）とした。

なお、ここに示す数値は、シミュレーションを行うための一例としての値であり、実施の形態１のＤＣ−ＤＣコンバータ２４０のキャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６の各値は、上述の値に限られるものではない。

また、図１１に示すシミュレーション結果は、交流電源１が出力する交流電圧の実効値を１００（Ｖ）に設定して得たものである。

図１１に示すように、実施の形態１のＤＣ−ＤＣコンバータ２４０のスイッチング素子４２のドレイン電圧は、約２８０（Ｖ）を共振の中心として、最大で約３６０（Ｖ）まで上昇している。すなわち、サージ電圧の最大振幅は８０（Ｖ）である。

一方、比較例２の電源装置１０Ａのスイッチング素子４２のドレイン電圧は、約２８０（Ｖ）を共振の中心として、最大で約５７０（Ｖ）まで上昇している。すなわち、サージ電圧の最大振幅は２９０（Ｖ）である。

このように、実施の形態１のＤＣ−ＤＣコンバータ２４０によれば、一次側のサージエネルギを二次側に回生するためのトランス２８７を含むスナバ回路２８０を備えることにより、所謂ＲＣスナバ回路であるスナバ回路８０を備える比較例２のＤＣ−ＤＣコンバータ４０Ａよりも大幅にサージ電圧を抑制できることが分かった。

なお、共振の中心が約２８０（Ｖ）になるのは、交流電源１の出力電圧の実効値が１００（Ｖ）であり、フライバック型のトランス４１を含むＤＣ−ＤＣコンバータ２４０及び４０Ａでは、スイッチング素子４２がオフになったときに電源電圧のピーク値の２倍の電圧がスイッチング素子４２にかかるためである。

次に、図１２を用いて、実施の形態１のＤＣ−ＤＣコンバータ２４０におけるキャパシタ２８１のキャパシタンスの設定方法について説明する。

図１２は、実施の形態１のＤＣ−ＤＣコンバータ２４０のスナバ回路２８０及びその周辺部分の等価回路を段階的に示す図である。

図１２（Ａ）には、ＤＣ−ＤＣコンバータ２４０、出力端子５１、５２、及び負荷回路７０を示す。図１２（Ａ）に示す回路は、図９（Ａ）に示した回路と同一である。

ここで、図１２（Ａ）に示す回路に含まれる要素のうち、ダイオード４３、二次巻線４１Ｂ、二次側のリーケージインダクタ４１Ｄ、ダイオード２８５、２８６は、キャパシタ２８１のキャパシタンスには影響を及ぼさない。

また、一次巻線４１Ａと一次側のリーケージインダクタ４１Ｃを分けて表しているため、一次巻線４１Ａはスナバ回路２８０のキャパシタ２８１のキャパシタンスには影響を及ぼさないと考えられる。

また、図１２（Ａ）に示す回路では、スイッチング素子４２をオンからオフにしたときに、一次側のリーケージインダクタ４１Ｃに蓄積された磁気エネルギがサージエネルギとして放出されて、キャパシタ２８１と一次巻線２８２に電流が流れる。

このため、スイッチング素子４２は、等価的には、スイッチング素子４２がオフしたときにオンになるスイッチとして取り扱うことができる。

以上より、図１２（Ａ）に示す回路は、図１２（Ｂ）に示す等価回路に変換することができる。

図１２（Ｂ）に示す回路は、スイッチ４２Ａ、一次側のリーケージインダクタ４１Ｃ、キャパシタ２８１、一次巻線２８２、及び電源（Ｖｉｎ）の直列回路と、二次巻線２８３、平滑用キャパシタ４４、及び負荷回路７０の並列回路とを含む。一次巻線２８２と二次巻線２８３は結合されており、トランス２８７と等価である。

図１２（Ａ）に示すスイッチング素子４２のドレイン電圧Ｖｄは、キャパシタ２８１及び一次巻線２８２の両端間電圧でもある。また、図１２（Ｂ）ではスイッチング素子（図１２（Ａ）参照）をスイッチ４２Ａとして取り扱う。スイッチ４２Ａは、スイッチング素子４２がオフしたときにオンになるスイッチである。このため、図１２（Ｂ）ではドレイン電圧Ｖｄをキャパシタ２８１及び一次巻線２８２の両端間電圧として表す。

なお、ダイオード２８５、２８６を省いたことにより、一対の二次巻線２８３、２８４は片方だけで足りるため、二次巻線２８４を省いてある。また、一次巻線２８２と二次巻線２８３の巻線比をＮ：１とする。Ｎは任意の数である。

次に、図１２（Ｂ）に示す一次巻線２８２と二次巻線２８３とを省いた等価回路を求めると、図１２（Ｃ）に示す回路が得られる。

図１２（Ｃ）に示す回路は、スイッチ４２Ａ、一次側のリーケージインダクタ４１Ｃ、キャパシタ２８１、及び電源（Ｖｉｎ）の直列回路に、抵抗器７０Ａとキャパシタ４４Ａとの並列回路を直列に挿入した構成を有する。

抵抗器７０Ａは、図１２（Ｂ）に示す負荷回路７０を等価的に表したものである。負荷回路７０の抵抗値をＲとすると、抵抗器７０Ａの抵抗値はＲ×Ｎ^２である。

また、キャパシタ４４Ａは、図１２（Ｂ）に示すキャパシタ４４を等価的に表したものである。キャパシタ４４のキャパシタンスをＣとすると、キャパシタ４４ＡのキャパシタンスはＣ／Ｎ^２である。

ドレイン電圧Ｖｄは、図１２（Ｃ）に示すように、キャパシタ２８１と、抵抗器７０Ａ及びキャパシタ４４Ａの並列回路とにかかることになる。

ここで、キャパシタ４４Ａがサージ電流に及ぼす影響は抵抗器７０Ａに比べると非常に小さいと考えられるため、キャパシタ４４Ａを無視して、図１２（Ｃ）に示す回路に流れる電流Ｉを考える。電流Ｉは、スイッチ４２Ａ、一次側のリーケージインダクタ４１Ｃ、キャパシタ２８１、抵抗器７０Ａ、及び電源（Ｖｉｎ）の直列回路に流れる電流であり、次式（１）で与えられる。

ここで、αは、（ＲＮ^２）／（２Ｌ）であり、Ｌは一次側のリーケージインダクタ４１Ｃのインダクタンスである。また、βは次式（２）で与えられる値である。なお、Ｃｓはキャパシタ２８１のキャパシタンスである。

このとき、図１２（Ｃ）に示すドレイン電圧Ｖｄは、キャパシタ２８１と抵抗器７０Ａにかかる電圧として求めることができるので、次式（３）で表すことができる。

以上のように、ドレイン電圧Ｖｄをキャパシタ２８１のキャパシタンスＣｓの関数として表すことができる。式（３）に含まれるβは式（２）で与えられる。

従って、ＤＣ−ＤＣコンバータ２４０を設計する際に、ドレイン電圧Ｖｄがスイッチング素子４２をサージ電圧から保護するために十分な値を有するように、式（２）、（３）を満たすキャパシタンスＣｓを調整すれよい。

ドレイン電圧Ｖｄが低くなるようにキャパシタンスＣｓを設定すれば、より耐圧の低いＧａＮ−ＨＥＭＴをスイッチング素子４２として用いることができる。一般に、耐圧の低いトランジスタはオン抵抗が小さく安価であるため、ドレイン電圧Ｖｄが低くなるようにキャパシタンスＣｓを設定することにより、ＤＣ−ＤＣコンバータ２４０の電力損失を低減するとともに、ＤＣ−ＤＣコンバータ２４０の低コスト化を図ることができる。

次に、キャパシタ２８１と一次巻線２８２での共振条件について説明する。

ＤＣ−ＤＣコンバータ２４０で生じるサージ電圧を効率的に収束させるには、キャパシタ２８１と一次巻線２８２で生じる共振を収束させる必要があり、そのためには次式（４）が成立する必要がある。

このため、式（４）が成立するように、一次巻線２８２と、一対の二次巻線２８３、２８４と（図１２（Ａ）参照）の巻線比Ｎを設定すればよい。なお、二次巻線２８３と二次巻線２８４の巻数は同一である。

式（４）が成立するように一次巻線２８２と二次巻線２８３、２８４との巻線比Ｎを設定することにより、サージエネルギを効率的に二次側に回生することができる。サージエネルギは二次側に伝送されて負荷回路７０に供給される。

以上、実施の形態１のＤＣ−ＤＣコンバータ２４０によれば、一次側に生じるサージ電流の正成分及び負成分の両方をトランス２８７で二次側に回生できるので、電圧変換における電力損失を低減することができる。

また、ドレイン電圧Ｖｄが低くなるようにキャパシタンスＣｓを設定することにより、ＤＣ−ＤＣコンバータ２４０の電力損失を低減するとともに、ＤＣ−ＤＣコンバータ２４０の低コスト化を図ることができる。

さらに、式（４）が成立するように一次巻線２８２と二次巻線２８３、２８４との巻線比Ｎを設定することにより、サージエネルギを効率的に二次側に回生することができる。

なお、トランス２８７に含まれる一次巻線２８２及び一対の二次巻線２８３、２８４として、過飽和インダクタを用いてもよい。この場合に、過飽和インダクタの飽和電流を出力端子５１に流れる電流Ｉｏｕｔの最大値以下に設定しておけば、電流Ｉｏｕｔの最大値を超える電流がスナバ回路２８０に流入した場合に、過飽和インダクタが飽和することにより、出力端子５１に流れる電流Ｉｏｕｔが異常に大きくなることを抑制することができる。

＜実施の形態２＞
実施の形態２のＤＣ−ＤＣコンバータは、スイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６を同一基板上にベアチップで実装してモジュール化した点が実施の形態１の電源装置２００と異なる。その他の点は、実施の形態１の電源装置２００と同様であるため、同一又は同等の構成要素には同一符号を付し、その説明を省略する。

図１３は、実施の形態２のＤＣ−ＤＣコンバータのスイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６の実装状態を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'矢視断面図、（Ｃ）は底面図である。

図１３（Ａ）〜（Ｃ）に示す基板３１０は、例えば、ＦＲ４（Flame Retardant Type 4）製の基材に銅箔を貼り付けたガラスエポキシ基板を用いることができる。

図１３（Ａ）に示すように、基板３１０は、銅箔パターン３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８を有する。

図１３（Ａ）には、銅箔パターン３１１〜３１８をグレーで示し、スイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６のチップを太い実線で示す。

スイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６は、例えば、金ボール製のバンプ３４０（図１３（Ｂ）参照）によって銅箔パターン３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８に固定されている。

ここで、スイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６は、同一基板（基板３１０）に形成された配線（銅箔パターン）に、バンプ等を用いて、ベアチップで実装されている。実施の形態２では、このようにしてスイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６をモジュール化している。

なお、図１３（Ａ）では、スイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６の間を接続する配線を省略するが、配線は、例えば、フリップチップ又はボンディングワイヤによって、図９（Ａ）に示すように接続すればよい。

図１３（Ｃ）に示すように、基板３１０は、底面にも銅箔パターン３３１、３３２、３３３、３３４、３３５を有する。銅箔パターン３３１、３３２、３３３、３３４、３３５は、例えば、スイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６を電源装置の周囲の回路素子と接続するための電極として用いることができる。

図１３（Ａ）に示す上面側の銅箔パターン３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８と、図１３（Ｃ）に示す底面側の銅箔パターン３３１、３３２、３３３、３３４、３３５との接続は、例えば、図１３（Ｂ）に示すように、基板３１０の側面に形成した銅箔パターン３２１、３２２を用いて行えばよい。

なお、図１３（Ａ）に示す上面側の銅箔パターン３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８と、図１３（Ｃ）に示す底面側の銅箔パターン３３１、３３２、３３３、３３４、３３５との接続は、例えば、ビアを用いて行ってもよい。

以上のように、実施の形態２のＤＣ−ＤＣコンバータでは、スイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６をモジュール化した。モジュール化により、スイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６を銅箔パターン３１１〜３１８に接続するための接続部の長さをバンプ３４０で合わせることができる。このため、接続部（バンプ３４０）における寄生インダクタンスを低減することができる。

また、スイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６のモジュール化によって寄生インダクタンスを低減できれば、キャパシタ２８１の静電容量と一次巻線２８２、二次巻線２８３、２８４のインダクタンスを小さくできるので、電源装置をさらに小型化することができる。

なお、銅箔パターン３１１〜３１８、３３１〜３１５の厚さについては、表皮効果を考慮して、次のように設定することができる。

表皮効果の生じる厚さｄは、次式（５）で求めることができる。

ｄ＝｛２／（ω×μ×ρ）｝^１／２ ・・・（５）
ここで、ωは角周波数、μは導体（銅）の透磁率、ρは導体（銅）の導電率である。

例えば、スイッチング素子４２のスイッチングを１０ＭＨｚで行う場合に、ω＝２π×１０×１０^６（ｒａｄ／ｓ）、μ＝μ_０×０．９９９９９１、ρ＝５．７６×１０^７（Ｓ／ｍ）であるとすると、ｄ≒２１（μｍ）と求まる。ただし、μ_０は真空の透磁率であり、４π×１０^７である。

従って、例えば、スイッチング素子４２のスイッチングを１０ＭＨｚで行う場合には、銅箔パターン３１１〜３１８、３３１〜３１５の厚さを２１（μｍ）以上にすると、銅箔パターン３１１〜３１８、３３１〜３１５の抵抗を低減することができる。

銅箔パターン３１１〜３１８、３３１〜３１５の抵抗を下げることができれば、スイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６の間の抵抗を低減でき、スイッチング素子４２のスイッチングの際に、スイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６の間での電力損失を低減できる。

また、実施の形態２の電源装置では、スイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６の等価直列インダクタンスＬ_ESL（ESL: Equivalent Series Inductance）を以下のように設定してもよい。

スイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６の等価直列インダクタンスＬ_ESLは、次式（６）で表される。

Ｌ_ESL＝Ｖｉｎｐ^２／（Ｐｏｕｔ×ｆｓｗ） ・・・（６）
ここで、Ｖｉｎｐは整流回路２０の入力電圧のピーク値、Ｐｏｕｔは出力端子５１、５２から出力される出力、ｆｓｗはスイッチング素子４２のスイッチング周波数である。

一例として、スイッチング素子４２としてＧａＮ−ＨＥＭＴを用いる場合の等価直列インダクタンスＬ_ESLを求める。

整流回路２０の入力電圧Ｖｉｎが１００（Ｖ）、出力端子５１、５２から出力される出力Ｐｏｕｔが１（ｋＷ）、スイッチング周波数が１０ＭＨｚであるとする。

整流回路２０の入力電圧Ｖｉｎが１００（Ｖ）、出力端子５１、５２から出力される出力Ｐｏｕｔが１（ｋＷ）であるため、スイッチング素子４２の電流のピーク値は１４．４Ａ、電圧ピーク値Ｖｉｎｐは１４４Ｖとなる。

このときのスイッチング素子４２、キャパシタ２８１、一次巻線２８２、二次巻線２８３、２８４、及びダイオード２８５、２８６には最大１４．４Ａの電流を流す必要があるため、等価直列インダクタンスＬ_ESLを十分に小さくする必要がある。

式（６）を用いると、等価直列インダクタンスＬ_ESLの値は次のように求まる。

Ｌ_ESL＝（１４４Ｖ）^２／（１４４Ｖ×１４．４Ａ×１０ＭＨｚ）＝１μＨとなる。

以上のように等価直列インダクタンスＬ_ESLを設定すれば、スイッチング素子４２としてＧａＮ−ＨＥＭＴを用いることによって実現される１０ＭＨｚオーダの高速スイッチングにおいて、寄生成分の影響を低減し、サージ電圧をさらに低減することができる。

以上、実施の形態２によれば、各素子をベアチップで基板３１０に実装することにより、一次側に生じるサージ電流の正成分及び負成分の両方を二次側に回生する際の電力損失をさらに低減することができる。

＜実施の形態３＞
図１４は、実施の形態３のＤＣ−ＤＣコンバータ３４０の回路を示す図である。

実施の形態３の電源装置３００は、ＤＣ−ＤＣコンバータ３４０のスナバ回路３８０のキャパシタ２８１及び一次巻線２８２に直列にインダクタ３８８が接続されている点が実施の形態１の電源装置２００と異なる。

その他の点は、実施の形態１の電源装置２００と同様であるため、同一又は同等の構成要素には同一符号を付し、その説明を省略する。

一次側のリーケージインダクタ４１Ｃのインダクタンスが比較的小さい場合には、キャパシタ２８１及び一次巻線２８２での共振エネルギは小さくなり、一次側で生じるサージエネルギを二次側に回生させるためには、さらに共振エネルギがあった方が効率的な場合が考えられる。

実施の形態３のＤＣ−ＤＣコンバータ３４０は、スナバ回路３８０のキャパシタ２８１及び一次巻線２８２に直列にインダクタ３８８を接続しているため、一次側で生じるサージエネルギを二次側に回生する際に、一次側における共振エネルギを増大させることができる。

このため、一次側における共振エネルギが比較的小さい場合でも、インダクタ３８８を追加することにより、一次側のエネルギを効率的に二次側に伝送でき、ＤＣ−ＤＣコンバータ３４０の伝送効率を向上させることができる。

＜実施の形態４＞
図１５は、実施の形態４のＤＣ−ＤＣコンバータ４４０の回路を示す図である。

実施の形態４の電源装置４００は、ＤＣ−ＤＣコンバータ４４０のスナバ回路３８０が一対の一次巻線４８２Ａ、４８２Ｂを含む点が実施の形態１の電源装置２００と異なる。

その他の点は、実施の形態１の電源装置２００と同様であるため、同一又は同等の構成要素には同一符号を付し、その説明を省略する。

実施の形態４のＤＣ−ＤＣコンバータ４４０は、互いに並列に接続される一対の一次巻線４８２Ａ、４８２Ｂを含み、一次巻線４８２Ａ、４８２Ｂは、それぞれ、二次巻線２８３、２８４と結合されている。一次巻線４８２Ａ、４８２Ｂ及び二次巻線２８３、２８４は、第２のトランスの一例としてのトランス２８７Ａを構築する。

このように、トランス２８７Ａの一次側を一対の一次巻線４８２Ａ、４８２Ｂに分けることにより、一次巻線４８２Ａ、４８２Ｂの各々に流れる電流を実施の形態１の一次巻線２８２の１／２にすることができる。

従って、一次巻線４８２Ａ及び二次巻線２８３、一次巻線４８２Ｂ及び二次巻線２８４でのそれぞれの電力損失を実施の形態１のトランス２８７の１／４に抑制することができる。

トランス２８７Ａは、一次巻線４８２Ａ及び二次巻線２８３と、一次巻線４８２Ｂと二次巻線２８４との２つのトランスを含むことになるので、トランス２８７Ａ全体では、電力損失を実施の形態１のトランス２８７の１／２に抑制することができる。

以上、本発明の例示的な実施の形態１乃至４のＤＣ−ＤＣコンバータ、電源装置、及び情報処理装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
直流電力が入力される第１トランスの一次巻線と、
前記第１トランスの一次巻線に直列に接続されるスイッチング素子と、
前記スイッチング素子に並列に接続され、互いに直列に接続されるキャパシタ及び第２トランスの一次巻線と、
前記第１トランスの一次巻線に結合される第１トランスの二次巻線と、
前記第１トランスの二次巻線に接続され、直流電力を出力する一対の出力端子と、
前記第２トランスの一次巻線に結合されるとともに、前記一対の出力端子の間にそれぞれ接続され、互いに出力電流の向きが逆向きになるように接続される一対の第２トランスの二次巻線と
を含む、ＤＣ−ＤＣコンバータ。
（付記２）
前記スイッチング素子の電力入力端子と電力出力端子との間の電圧をＶｄ、前記直流電力の電圧値をＶｉｎ、前記一対の出力端子に接続される負荷回路の抵抗値をＲ、前記キャパシタの容量をＣ、前記第２トランスの二次巻線に対する前記第２トランスの一次巻線の巻線比をＮ、前記第１トランスのリーケージインダクタンスをＬとすると、前記キャパシタの容量は、次の式（１）及び式（２）を満たす、付記１記載のＤＣ−ＤＣコンバータ。

（付記３）
前記第２トランスの二次巻線に対する前記第２トランスの一次巻線の巻線比をＮ、前記一対の出力端子に接続される負荷回路の抵抗値をＲ、前記キャパシタの容量をＣ、前記第１トランスのリーケージインダクタンスをＬとすると、前記第２トランスの二次巻線に対する前記第２トランスの一次巻線の巻線比Ｎは、次の式（３）を満たす、付記１又は２記載のＤＣ−ＤＣコンバータ。

（付記４）
前記キャパシタ及び前記第２トランスの一次巻線に直列に接続され、前記キャパシタ及び前記第２トランスの一次巻線とともに前記スイッチング素子に並列に接続されるインダクタをさらに含む、付記１乃至３のいずれか一項に記載のＤＣ−ＤＣコンバータ。
（付記５）
前記スイッチング素子はＧａＮ−ＨＥＭＴ素子であり、前記ＧａＮ−ＨＥＭＴ素子、前記キャパシタ、前記第２トランスの一次巻線、及び前記一対の第２トランスの二次巻線は、基板にベアチップで実装されてモジュール化される、付記１乃至３のいずれか一項に記載のＤＣ−ＤＣコンバータ。
（付記６）
前記第２トランスの一次巻線は、前記一対の第２トランスの二次巻線の各々に結合し、互いに並列に接続される一対の一次巻線である、付記１乃至５のいずれか一項記載のＤＣ−ＤＣコンバータ。
（付記７）
前記第２トランスの一次巻線及び二次巻線は、過飽和インダクタである、付記１乃至６のいずれか一項記載のＤＣ−ＤＣコンバータ。
（付記８）
前記第１トランスは、フライバック型である、付記１乃至７のいずれか一項記載のＤＣ−ＤＣコンバータ。
（付記９）
交流電力が入力される入力端子と、
前記入力端子に入力される交流電力を整流する整流回路と、
前記整流回路で整流された電力を平滑化する平滑化キャパシタと、
付記１乃至８のいずれか一項に記載のＤＣ−ＤＣコンバータと
を含み、前記平滑化キャパシタで平滑化された直流電力が前記第１トランスの一次巻線に入力される、電源装置。
（付記１０）
付記９記載の電源装置から直流電力が供給される、演算処理装置、主記憶装置、又は補助記憶装置を含む、情報処理装置。

１０、２００ 電源装置
１１、１２ 入力端子
２０ 整流回路
２１、２２、２３、２４ ダイオード
３０ 平滑用キャパシタ
４０、４０Ａ、２４０、３４０、４４０ ＤＣ−ＤＣコンバータ
４１、２８７ トランス
４１Ａ 一次巻線
４１Ｂ 二次巻線
４１Ｃ 一次側のリーケージインダクタ
４１Ｄ 二次側のリーケージインダクタ
４２ スイッチング素子
４３ ダイオード
４４ 平滑用キャパシタ
５１、５２ 出力端子
６０ 制御部
７０ 負荷回路
２８０ スナバ回路
２８１ キャパシタ
２８２、４８２Ａ、４８２Ｂ 一次巻線
２８３、２８４ 一対の二次巻線
２８５、２８６ ダイオード

Claims (9)

1. 直流電力が入力される第１トランスの一次巻線と、
   前記第１トランスの一次巻線に直列に接続されるスイッチング素子と、
   前記スイッチング素子に並列に接続され、互いに直列に接続されるキャパシタ及び第２トランスの一次巻線と、
   前記第１トランスの一次巻線に結合される第１トランスの二次巻線と、
   前記第１トランスの二次巻線に接続され、直流電力を出力する一対の出力端子と、
   前記第２トランスの一次巻線に結合されるとともに、前記一対の出力端子の間にそれぞれ接続され、互いに出力電流の向きが逆向きになるように接続される一対の第２トランスの二次巻線と
   を含む、ＤＣ−ＤＣコンバータ。
2. 前記スイッチング素子の電力入力端子と電力出力端子との間の電圧をＶｄ、前記直流電力の電圧値をＶｉｎ、前記一対の出力端子に接続される負荷回路の抵抗値をＲ、前記キャパシタの容量をＣ、前記第２トランスの二次巻線に対する前記第２トランスの一次巻線の巻線比をＮ、前記第１トランスのリーケージインダクタンスをＬとすると、前記キャパシタの容量は、次の式（１）及び式（２）を満たす、請求項１記載のＤＣ−ＤＣコンバータ。
   

   

   
3. 前記第２トランスの二次巻線に対する前記第２トランスの一次巻線の巻線比をＮ、前記一対の出力端子に接続される負荷回路の抵抗値をＲ、前記キャパシタの容量をＣ、前記第１トランスのリーケージインダクタンスをＬとすると、前記第２トランスの二次巻線に対する前記第２トランスの一次巻線の巻線比Ｎは、次の式（３）を満たす、請求項１又は２記載のＤＣ−ＤＣコンバータ。
   

   
4. 前記キャパシタ及び前記第２トランスの一次巻線に直列に接続され、前記キャパシタ及び前記第２トランスの一次巻線とともに前記スイッチング素子に並列に接続されるインダクタをさらに含む、請求項１乃至３のいずれか一項に記載のＤＣ−ＤＣコンバータ。
5. 前記スイッチング素子はＧａＮ−ＨＥＭＴ素子であり、前記ＧａＮ−ＨＥＭＴ素子、前記キャパシタ、前記第２トランスの一次巻線、及び前記一対の第２トランスの二次巻線は、基板にベアチップで実装されてモジュール化される、請求項１乃至３のいずれか一項に記載のＤＣ−ＤＣコンバータ。
6. 前記第２トランスの一次巻線は、前記一対の第２トランスの二次巻線の各々に結合し、互いに並列に接続される一対の一次巻線である、請求項１乃至５のいずれか一項記載のＤＣ−ＤＣコンバータ。
7. 前記第２トランスの一次巻線及び二次巻線は、過飽和インダクタである、請求項１乃至６のいずれか一項記載のＤＣ−ＤＣコンバータ。
8. 交流電力が入力される入力端子と、
   前記入力端子に入力される交流電力を整流する整流回路と、
   前記整流回路で整流された電力を平滑化する平滑化キャパシタと、
   請求項１乃至７のいずれか一項に記載のＤＣ−ＤＣコンバータと
   を含み、前記平滑化キャパシタで平滑化された直流電力が前記第１トランスの一次巻線に入力される、電源装置。
9. 請求項８記載の電源装置から直流電力が供給される、演算処理装置、主記憶装置、又は補助記憶装置を含む、情報処理装置。

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