JP2013062954A - 電源装置 - Google Patents

Abstract

【課題】力率を改善するため、オン抵抗が小さく、スイッチング速度が速いスイッチング素子を用いた電源装置において、スイッチング素子のソース−ドレイン間に寄生容量があると、スイッチング損失が発生する。スイッチング損失がない、効率を改善した電源装置を提供する。
【解決手段】電源装置は、整流回路に接続されるインダクタと正極端子との間に接続される第１整流素子と、前記第１整流素子の入力端子と負極端子との間に接続される第１スイッチング素子と、前記第１スイッチング素子に並列に接続される第２スイッチング素子及びトランスと、前記第２スイッチング素子と前記トランスの接続部と、前記正極端子との間に接続され、前記接続部から前記正極端子に向かう整流方向を有する第２整流素子と、前記トランスと前記正極端子との間に接続され、前記トランスから前記正極端子に向かう整流方向を有する第３整流素子を有する。
【選択図】図５

Description

本発明は、電源装置に関する。

近年、様々な分野におけるエネルギー資源の節約が注目され、例えば、電源の分野においてもその影響が波及している。具体的には、例えば、スイッチング電源のさらなる高効率化が求められるようになってきている。

現在では、既に、その出力効率が９０％を超えるスイッチング電源も提案されている。出力効率を高める手法として、力率を改善するためのＰＦＣ（Power Factor Correction：力率改善）回路を設けたものもある（例えば、特許文献１参照。）。

図１は、ＰＦＣ回路を有する電源装置の回路図の一例を示す。

図１に示す電源装置は、整流回路１０、ＰＦＣ回路２０、制御部５０、及びＤＣ（Direct Current）−ＤＣコンバータ６０を含む。

整流回路１０は、４つのダイオード１１、１２、１３、１４がブリッジ状に接続されたダイオードブリッジである。整流回路１０は、交流電源１に接続されており、交流電力を全波整流して出力する。ここで、交流電源１の出力電圧はＶｉｎであるため、整流回路１０の入力電圧はＶｉｎである。整流回路１０は、交流電源１から入力される交流電力を全波整流した電力を出力する。

整流回路１０には、例えば、電圧が８０（Ｖ）〜２６５（Ｖ）の交流電力が入力されるため、整流回路１０のダイオード１１、１２、１３、１４における電圧降下は無視することができるため、整流回路１０の出力電圧もＶｉｎとする。

ＰＦＣ回路２０は、Ｔ字型に接続された、インダクタ２１、スイッチング素子２２、ダイオード２３、及び平滑用キャパシタ４０を含み、整流回路１０で整流された電流に含まれる高調波等の歪みを低減し、電力の力率を改善するアクティブフィルタ回路である。

インダクタ２１は、例えば、昇圧用のインダクタが用いられ、スイッチング素子２２には、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）が用いられる。スイッチング素子２２は、制御部５０からゲートにパルス状のゲート電圧が印加されることによってオン／オフ動作が行われ、ＰＷＭ（Pulse Width Modulation：パルス幅変調）駆動される。

ダイオード２３は、インダクタ２１から平滑用キャパシタ４０の方向の整流方向を有していればよく、例えば、ファーストリカバリーダイオード、ＳｉＣショットキーダイオードが用いられる。

制御部５０は、スイッチング素子２２のゲートに印加するパルス状のゲート電圧を出力する。制御部５０は、整流回路１０から出力される全波整流された電力の電圧値Ｖｉｎ、スイッチング素子２２に流れる電流の電流値ＩＱ、平滑用キャパシタ４０の出力側の電圧値Ｖｏｕｔに基づいてゲート電圧のデューティ比を決定し、スイッチング素子２２のゲートに印加する。制御部５０としては、例えば、電流値ＩＱ、電圧値Ｖｏｕｔ、Ｖｉｎに基づいてデューティ比を演算できるマルチプライヤ回路を用いればよい。

平滑用キャパシタ４０は、ＰＦＣ回路２０から出力される電圧を平滑化してＤＣ−ＤＣコンバータ６０に入力する。ＤＣ−ＤＣコンバータ６０は、例えば、フォワード型又はフルブリッジ型のＤＣ−ＤＣコンバータを用いればよい。ＤＣ−ＤＣコンバータ６０には、例えば、電圧が３８５（Ｖ）の直流電力が入力される。

ＤＣ−ＤＣコンバータ６０は、直流電力の電圧値を変換して出力する変換回路であり、出力側には負荷回路７０が接続される。

ここでは、ＤＣ−ＤＣコンバータ６０は、例えば、電圧が３８５（Ｖ）の直流電力を電圧が１２（Ｖ）の直流電力に変換して負荷回路７０に出力する。

次に、図２を用いて、ＰＦＣ回路２０の動作について説明する。

図２（Ａ）は、ＰＦＣ回路が無い場合の整流回路１０の入力電圧Ｖｉｎ、入力電流Ｉｉｎの波形を示す図である。図２（Ｂ）は、ＰＦＣ回路２０を設けた場合の整流回路１０の入力電圧Ｖｉｎ、入力電流Ｉｉｎの波形を示す図である。図２（Ａ）、（Ｂ）では、入力電圧Ｖｉｎを実線で示し、入力電流Ｉｉｎを破線で示す。図２（Ａ）、（Ｂ）に実線で示すように、電源装置の整流回路１０には、正弦波状の交流電圧が入力電圧Ｖｉｎとして入力される。

一般に電源装置の負荷回路は、単純な抵抗ではなく、さまざまな回路が含まれるため、図２（Ａ）の様にＰＦＣ回路が無い場合は、入力電圧Ｖｉｎが平滑用キャパシタ４０の両端間電圧を上回ったときだけ入力電流Ｉｉｎが流れるので、入力電流Ｉｉｎが流れている時間が短くピークの値が高い高調波電流となる。

一方、図２（Ｂ）で示す様に、ＰＦＣ回路がある場合は、ＰＦＣ回路２０内のスイッチング素子２２が負荷回路７０の入力端子間の電圧値に応じてオン／オフされることにより、正弦波状の電流となる。このように、ＰＦＣ回路は、入力電流Ｉｉｎを下げて拡げて、正弦波状の交流電流とすることによって、力率を改善する働きを有する。

特開２００５−２５３２８４号公報

電源装置の出力効率をさらに向上させるためには、例えば、使用するスイッチング素子（スイッチング用トランジスタ）で消費される電力を減らす必要がある。このスイッチング用トランジスタで電力が消費される原因は、トランジスタのオン抵抗と呼ばれるトランジスタがオンした状態でのソース・ドレイン間の抵抗成分によるもの、並びに、いわゆるスイッチングロスといわれるトランジスタのオン・オフの切り替え時の過渡状態で生じるものにあると考えられている。

まず、トランジスタのオン抵抗に起因した問題は、トランジスタがオン状態の時に生じる。すなわち、トランジスタのオン抵抗は、トランジスタをオン状態にして、トランジスタに電流を流したとき、オームの法則によって、そのオン抵抗および電流によりトランジスタの電流の流れる端子間に電圧を発生させる。

ここで、トランジスタで消費される電力は、トランジスタに流れる電流と、トランジスタに電流が流れる両端子間に生じる電圧の積となるため、この電力は、スイッチング電源の出力として取り出せるものでは無く、トランジスタで熱に変換されて電力損失となる。

次に、スイッチングロスといわれるオン・オフの過渡状態で発生する損失は、オン・オフの切り替え時に、スイッチング時間と呼ばれる電流・電圧ともにゼロでない時間が存在するために発生する。過渡状態での電流・電圧の変化を近似的に時間の一関数であるとすると、スイッチングロスは、電流×電圧×スイッチング時間／２であらわすことができるため、スイッチング損失を減らすためには、トランジスタのドライブ能力を高く、つまりスイッチング速度を速くする必要がある。

そこで、上述した電力損失を低減するためには、オン抵抗が小さく、スイッチング速度が速いスイッチング素子を用いるのが望ましい。その両方の特性を満足する、シリコンではない化合物半導体材料を用いたスイッチング電源用トランジスタが開発されている。すなわち、化合物半導体の多くはシリコンに比べて電子の移動度が大きく相互コンダクタンスが大きいため、オン抵抗を小さくすることができ、また、トランジスタの各端子間に見える容量も小さい。

次に、図３を用いて、化合物半導体の一例として、窒素ガリウム（ＧａＮ）を用いた高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）について説明する。以下、このトランジスタをＧａＮ−ＨＥＭＴと称する。

ＧａＮ−ＨＥＭＴは、ドレイン、ソース、ゲートを有する三端子トランジスタである。例えば、ソースを接地し、ソース−ドレイン間に所定の正電圧を印加し、ソース−ゲート間に印加する電圧を閾値以上にすると、ソース・ドレイン間が導通する（オンになる）。ソース−ゲート間に印加する電圧の閾値は、例えば、−１０（Ｖ）〜＋１０（Ｖ）である。ＧａＮ−ＨＥＭＴは、動作を含めてＭＯＳＦＥＴと同様に取り扱うことができる。

図３（Ａ）は、ＧａＮ−ＨＥＭＴの断面を示す。ＧａＮ−ＨＥＭＴは、サファイア、ＳｉＣ、ＧａＮ、Ｓｉ等の基板９０上に、ＧａＮ層９１、ＡｌＧａＮ層９２を結晶成長し、その上にｎ−ＧａＮ層９４を挟んで、ソース８１、ドレイン８２が形成されている。ゲート８０は、ｎ−ＧａＮ層９４上に形成されている。ＧａＮ−ＨＥＭＴにおいては、ＧａＮ層９１とＡｌＧａＮ層９２間の二次元電子ガス層９３を電子走行層としている。

高速動作するＧａＮデバイスを作製するためには、寄生容量を制限するため、基板には半絶縁性ＳｉＣ基板を用いるのが望ましい。しかし、半絶縁性単結晶ＳｉＣ基板の価格は非常に高く、汎用品のＧａＮ−ＨＥＭＴには安価に入手できる導電性Ｓｉ基板が用いられる。

図３（Ｂ）は、基板を導電性Ｓｉ基板９５としたＧａＮ−ＨＥＭＴの断面図を示す。導電性Ｓｉ基板９５上に半導体デバイスを作成すると、ソース８１−ドレイン８２間が寄生的に結合して寄生容量ができてしまう。

図４は、ソース−ドレイン間に寄生容量があるスイッチング素子の素子損失について説明するための図である。図４（Ａ）は、スイッチング素子の素子損失をシミュレーションするための回路図である。図４（Ｂ）は、図４（Ａ）のシミュレーシュン回路図におけるスイッチング素子の電流、電圧及び損失をシミュレーションした結果である。

スイッチング素子のソース−ドレイン間に所定の正電圧Ｖ１を印加し、ソース−ゲート間に印加する電圧Ｖ２を閾値以上にすると、ソース−ドレイン間が導通する。シミュレーションにおいては、ソース−ドレイン間に６００ｐＦの寄生容量Ｃｏｓｓを設定し、ドレイン側に０．０１Ωの配線抵抗ＲＰを設定している。

ソース−ゲート間に印加する電圧Ｖ２を閾値以上にすると、ソース−ドレイン間が導通する（オンになる）。このとき、スイッチング素子の外部の負荷抵抗ＲＯには、４Ａ程度の電流ＩＯＬしか流れない。しかしながら、スイッチング素子のドレイン−ソース間には、負荷容量Ｃｏｓｓにチャージされた電荷の放流電流ＩＣも合わさって、約１５Ａもの電流ＩＰが流れることになる。よって、電圧と電流の関で表わされる損失は、瞬間的には４．０ＫＷにもなる。

このように、図１に示す電源装置のＰＦＣ回路２０内のスイッチング素子２２を、図３（Ｂ）に示すソース−ドレイン間に寄生容量があるＧａＮ−ＨＥＭＴなど、ソース−ドレイン間に大きな寄生容量を有するスイッチング素子に置き換えようとすると、かえって電力損失が増えてしまう。

本技術は、上記に鑑み、ソース−ドレイン間に寄生容量を有するスイッチング素子をＰＦＣ回路に適用する場合に、寄生容量による損失を低減することが可能な電源装置を提供することを目的とする。

開示の電源装置によれば、交流電力が入力される入力端子と、直流電力を出力する正極端子及び負極端子と、前記入力端子に入力される交流電力を整流する整流回路と、前記整流回路に接続されるインダクタと、前記正極端子と前記負極端子との間に接続されるキャパシタと、前記インダクタの出力端子と前記正極端子との間に接続され、前記インダクタの出力端子から前記正極端子に向かう整流方向を有する第１整流素子と、前記第１整流素子の入力端子と前記負極端子との間に接続される第１スイッチング素子と、前記第１スイッチング素子に並列に接続される第２スイッチング素子及びトランスと、前記第２スイッチング素子と前記トランスの接続部と、前記正極端子との間に接続され、前記接続部から前記正極端子に向かう整流方向を有する第２整流素子と、前記トランスと前記正極端子との間に接続され、前記トランスから前記正極端子に向かう整流方向を有する第３整流素子とを有する電源装置が提供される。

開示の電源装置によれば、ＰＦＣ回路内のスイッチング素子がオンする前に、ソース−ドレイン間の電位をゼロにすることによって、スイッチング素子の寄生容量による電力損失を低減するという効果を奏する。

ＰＦＣ回路を有する電源装置の一例を示す回路図である。 ＰＦＣ回路の動作について説明する図である。 ＧａＮ−ＨＥＭＴの構造図である。 スイッチング素子の損失について説明する図である。 第１の実施形態の電源装置の回路図である。 第１の実施形態のＰＦＣ回路の動作について説明する図である。 第１の実施形態の電源装置の効果について説明する図である。 第１の実施形態の電源装置の効果について説明する図である。 第２の実施形態の電源装置の回路図である。

以下に図面を参照して、本開示の技術にかかる好適な実施の形態を詳細に説明する。

図５は、開示の技術を適用した第１の実施形態の電源装置を示す回路図である。図５において、図１に示す電源装置と同一又は同等の構成要素には同一符号を付し、その説明を省略する。

電源装置は、入力端子２Ａ、２Ｂ、整流回路１０、ＰＦＣ回路３０、制御部５０、出力端子３Ａ、３Ｂ、及びＤＣ−ＤＣコンバータ６０を含む。

交流電源１から入力端子２Ａ、２Ｂに、交流電力が入力される。

出力端子３Ａは、直流電力を出力する正極端子であり、出力端子３Ｂは、直流電力を出力する負極端子である。出力端子３Ａ、３Ｂは、ＤＣ−ＤＣコンバータ６０の入力側に接続されており、ＤＣ−ＤＣコンバータ６０は、例えば、電圧が３８５（Ｖ）の直流電力を電圧が１２（Ｖ）の直流電力に変換して負荷回路７０に出力する。

ＰＦＣ回路３０は、Ｔ字型に接続された、インダクタ２１、第１ダイオード２３、メインスイッチング素子３１を含む。前記メインスイッチング素子３１には、フライバックトランス３４の一次巻線Ｌ１とサブスイッチング素子３２とが直列に接続されたものが、並列に接続される。また、前記メインスイッチング素子３１には、平滑用キャパシタ３３が並列に接続される。

前記サブスイッチング素子３２とフライバックトランス３４の一次巻線Ｌ１との接続部には、平滑用キャパシタ４０の方向の整流方向を有する第２ダイオード３５が接続され、前記フライバックトランス３４の二次巻線Ｌ２側には、平滑用キャパシタ４０の方向の整流方向を有する第３ダイオード３６が接続される。

メインスイッチング素子３１には、本実施形態では、ＧａＮ−ＨＥＭＴを用いる。ＧａＮ（窒化ガリウム）で作成したＨＥＭＴは、シリコン製のＭＯＳＦＥＴよりも高速動作が可能で、オン抵抗も小さいという特性を有する。

ＧａＮ−ＨＥＭＴは、ドレイン、ソース、ゲートを有する三端子トランジスタである。例えば、ソースを接地し、ソース−ドレイン間に所定の正電圧を印加し、ソース−ゲート間に印加する電圧を閾値以上にすると、ソース−ドレイン間が導通する（オンになる）。ソース−ゲート間に印加する電圧の閾値は、例えば、−１０（Ｖ）〜＋１０（Ｖ）である。ＧａＮ−ＨＥＭＴは、動作を含めてＭＯＳＦＥＴと同様に取り扱うことができる。

メインスイッチング素子３１は、制御部５０からゲートにパルス状のゲート電圧が印加されることによってオン／オフが行われ、ＰＷＭ駆動される。

制御部５０は、整流回路１０から出力される全波整流された電力の電圧値Ｖｉｎ、メインスイッチング素子３１に流れる電流の電流値Ｉ２、平滑用キャパシタ４０の出力側の電圧値Ｖｏｕｔに基づいてゲート電圧のデューティ比を決定し、メインスイッチング素子３１のゲートに印加する。

メインスイッチング素子３１に並列に接続されるフライバックトランス３４、サブスイッチング素子３２は、メインスイッチング素子３１をオンする時に発生するサージ電流の発生を抑制し、メインスイッチング素子３１でのスイッチング損失を減らす働きを有する。

ここで、メインスイッチング素子３１に流れるドレイン−ソース間電流をＩ２、ダイオード２３に流れる電流をＩ３、フライバックトランス３４の一次巻線Ｌ１に流れる電流をＩ４、フライバックトランス３４の二次巻線Ｌ２側に流れる回生電流をＩ５、サブスイッチング素子３２に流れるドレイン−ソース間電流をＩ６、第２ダイオード３５から平滑用キャパシタ４０に流れる回生電流をＩ７とする。

図６は、本実施形態の電源装置のメインスイッチング素子３１とサブスイッチング素子３２の動作を説明するための波形を示す。

図６（Ａ）は、サブスイッチング素子３２のゲート信号を示し、図６（Ｂ）は、サブスイッチング素子３２のドレイン電圧Ｖｄ２及びドレイン−ソース間電流Ｉ６を示し、図６（Ｃ）は、サブスイッチング素子３２におけるスイッチング損失を示す。図６（Ｄ）は、メインスイッチング素子３１のゲート信号を示し、図６（Ｅ）は、メインスイッチング素子３１のドレイン電圧Ｖｄ１及びドレイン−ソース間電流Ｉ２を示し、図６（Ｆ）は、メインスイッチング素子３１におけるスイッチング損失を示す。図６（Ｇ）は、フライバックトランス３４から第３のダイオード３６に流れる回生電流Ｉ５を示す。

図６（Ａ）において、メインスイッチング素子３１をオンにする前に、制御部５０によりＴ１のタイミングでサブスイッチング素子３２のゲート信号をオンにする。

図５に戻って、サブスイッチング素子３２がオンされると、インダクタ２１からフライバックトランス３４の一次巻線Ｌ１を経てサブスイッチング素子３２に電流が流れるため、電流Ｉ４、Ｉ６が流れることになる。

サブスイッチング素子３２がオンの間は、フライバックトランス３４の一次巻線Ｌ１に流れる電流Ｉ４は、ダイオード３５には流入せず、すべてサブスイッチング素子３２に流れ、フライバックトランス３４の一次巻線Ｌ１に流れる電流Ｉ４と、サブスイッチング素子３２のドレイン−ソース間に流れる電流Ｉ６の値は等しくなる。また、図６（Ｅ）を参照して、メインスイッチング素子３１のドレイン電圧Ｖｄ１はゼロになる。

Ｔ２のタイミングで、メインスイッチング素子３１のゲート信号をオンしても、サブスイッチング素子３２は、まだオンのままなので、図６（Ｅ）に示す通り、メインスイッチング素子３１にはドレイン−ソース間電流Ｉ２は流れない。

図６（Ｆ）を参照して、Ｔ２の時点では、ドレイン電圧Ｖｄ１がゼロなので、電圧と電流の関で表わされる損失もゼロとなり、メインスイッチング素子３１での素子ロスは無くなる。

図６（Ｂ）を参照して、メインスイッチング素子３１のゲート信号をオンしたあと、Ｔ３のタイミングで、サブスイッチング素子３２のゲート信号をオフすると、サブスイッチング素子２２を流れる電流Ｉ６は０Ａになる。

図６（Ｅ）を参照して，その後、メインスイッチング素子３１に流れる電流Ｉ２が徐々に増えていく。

サブスイッチング素子３２がオンしている間にフライバックトランス３４の一次巻線Ｌ１に流れる電流Ｉ４によって、フライバックトランス３４のコアが磁化される。サブスイッチング素子３２がオフになると、フライバックトランス３４の一次巻線Ｌ１には電流Ｉ４が流れなくなる。このとき、フライバックトランス３４の一次側で発生した磁界を打ち消す方向に、フライバックトランス３４の二次巻線Ｌ２に回生電流Ｉ５が流れる。回生電流Ｉ５は、第３のダイオード３６を経て平滑用キャパシタ４０に回生される。このため、図６（Ｇ）に示すように、サブスイッチング素子３２をオフしたタイミングＴ３の直後に、回生電流Ｉ５が流れ始め、コアの磁化が弱まるにつれて、回生電流Ｉ５の値は０Ａに近づいていく。

また、サブスイッチング素子３２をオフした直後に、フライバックトランス３４の漏れインダクタンスに溜まったエレルギーも、第２のダイオード３５を流れるＩ７によって、平滑用キャパシタ４０に回生される。

もし、第２のダイオード３５が無いと、フライバックトランス３４の漏れインダクタンスに溜まったエネルギーにより、サブスイッチング素子３２をオフした直後に大きなサージ電圧が発生し、サブサブスイッチング素子３２が破壊してしまう恐れがある。そのためサブスイッチング素子３２をより耐圧の高いトランジスタにしなければならなくなる。

次いで、図７を用いて、第１の実施の形態の電源装置におけるスイッチング素子の損失効果について説明する。図７は、一例とした電源装置と本実施形態の電源回路において、それぞれスイッチング素子をＭＯＳＦＥＴとＧａＮ−ＨＥＭＴにした場合の素子損失をシミュレーションした結果を表わす。条件は、Ｖｉｎを１００ＶＡＣ、Ｖｏｕｔを３８０ＶＤＣ、出力を１５０Ｗとした場合での、それぞれの電源装置のスイッチング素子の損失をシミュレーションした。

棒グラフの左から、一例とした電源装置でスイッチング素子をＭＯＳＦＥＴにした場合の素子損失、次いで、前記電源装置のＭＯＳＦＥＴをＧａＮ−ＨＥＭＴにした場合の素子損失、次いで、第１の実施形態の電源装置のメインスイッチング素子３１をＭＯＳＦＥＴとした場合の第１、第２のスイッチング素子の素子損失の和、右端は、第１の実施形態の電源装置のメインスイッチング素子３１をＧａＮ−ＨＥＭＴとした場合の第１、第２のスイッチング素子の素子損失の和を表わす。

シミュレーション結果の一番左の棒グラフとその隣の棒グラフとを比較すると、発明が解決しようとする課題でも述べたが、単にＰＦＣ回路内のＭＯＳＦＥＴをＧａＮ−ＨＥＭＴに置き換えただけでは、ＧａＮ−ＨＥＭＴには寄生容量があるので、かえって損失が増えてしまうという結果になった。

シミュレーション結果によると、右端の本実施形態の電源装置のＰＦＣ回路におけるスイッチング素子の損失は、左端の一例としたＭＯＳＦＥＴを用いた電源装置のスイッチング素子の損失の約１／３程度に減少することがわかる。また、右端から２番目の本実施形態の電源装置におけるスイッチング素子をＧａＮ−ＨＥＭＴでなく、ＭＯＳＦＥＴのままでも多少の効果があることがわかる。

次いで、図８を用いて、本実施形態の電源装置におけるＰＦＣ回路の効率について説明する。図８は、一例とした電源装置のＰＦＣ回路と本実施形態の電源装置のＰＦＣ回路において、それぞれＰＦＣ効率を測定した実験結果を表わす。

実験した条件は、Ｖｉｎを２００ＶＡＣ、Ｖｏｕｔを３８０ＶＤＣ、スイッチング周波数を１００ｋＨｚとして、それぞれの電源装置のＰＦＣ回路の効率を測定した。

図８に示すように、負荷が少なく出力が１００Ｗ以下では、一例とした電源装置におけるＰＦＣ回路の効率は、９０％以下である。しかし、本実施形態の電源装置におけるＰＦＣ回路の効率は９０〜９８％にまで効率が良くなる。素子損失は、出力電力によらず一定なので、低出力側で、特に著しく効率が改善されることがわかる。

図９は、第２の実施形態の電源装置を示す回路図である。

第２の実施形態の電源装置は、第１の実施形態のＰＦＣ回路３０内のメインスイッチング素子３１に並列に接続されたサブスイッチング素子３２と、フライバックトランス３４の位置を入れ換えている。

図６（Ｇ）で示したように、第一の実施形態では、フライバックトランス３４にはメインスイッチング素子３１のオフ時にもダイオード３５を通じて電流が流れる。この電流は出力の上昇とともに大きくなるため大出力の電源回路で使用する場合には、それに合わせて比較的高電流容量のフライバックトランスを使用する必要がある。

一方、本第２の実施形態では、メインスイッチング素子３１のオフ時にはすでにサブスイッチング素子３２はオフになっているため、フライバックトランス３４には電流が流れず、フライバックトランス３４への負荷を軽減できる。

この結果、フライバックトランス３４を第１の実施形態のフライバックトランス３４よりも小さくすることができる。一般的にトランスは、実装面積をとるので、フライバックトランスも小さくできれば、実装効率を向上できるという利点がある。

以上本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１ 交流電源
２Ａ、２Ｂ 入力端子
３Ａ、３Ｂ 出力端子
１０ 整流回路
２０、３０ ＰＦＣ回路
２１ インダクタ
２２ スイッチング素子
２３、３５、３６ ダイオード
３１ メインスイッチング素子
３２ サブスイッチング素子
３３、４０ 平滑用キャパシタ
３４ フライバックトランス
５０ 制御部
６０ ＤＣ−ＤＣコンバータ
７０ 負荷回路
８０ ゲート
８１ ソース
８２ ドレイン
９０ 基板
９１ ＧａＮ層
９２ ＡｌＧａＮ層
９３ 二次元電子ガス層
９４ ｎ−ＧａＮ層
９５ Ｓｉ基板

Claims (8)

1. 交流電力が入力される入力端子と、
   直流電力を出力する正極端子及び負極端子と、
   前記入力端子に入力される交流電力を整流する整流回路と、
   前記整流回路に接続されるインダクタと、
   前記正極端子と前記負極端子との間に接続されるキャパシタと、
   前記インダクタの出力端子と前記正極端子との間に接続され、前記インダクタの出力端子から前記正極端子に向かう整流方向を有する第１整流素子と、
   前記第１整流素子の入力端子と前記負極端子との間に接続される第１スイッチング素子と、
   前記第１スイッチング素子に並列に接続される第２スイッチング素子、及びトランスと、
   前記第２スイッチング素子と前記トランスとの接続部と、前記正極端子との間に接続され、前記接続部から前記正極端子に向かう整流方向を有する第２整流素子と、
   前記トランスと前記正極端子との間に接続され、前記トランスから前記正極端子に向かう整流方向を有する第３整流素子と
   を有することを特徴とする電源装置。
2. さらに、前記第１スイッチング素子のゲートをＰＷＭ制御する制御部
   を有することを特徴とする請求項１に記載の電源装置。
3. 前記制御部は、前記第１スイッチング素子のゲートをオンする前に、前記第２スイッチング素子のゲートをオンする
   ことを特徴とする請求項２に記載の電源装置。
4. 前記第１スイッチング素子は、ＧａＮ−ＨＥＭＴである
   ことを特徴とする請求項１乃至３のいずれか１項に記載の電源装置。
5. 前記第１スイッチング素子は、ソース−ドレイン間に寄生容量を有する
   ことを特徴とする請求項１乃至３のいずれか１項に記載の電源装置。
6. 前記第２スイッチング素子のソースに前記トランスが接続される
   ことを特徴とする請求項１乃至５のいずれか１項に記載の電源装置。
7. 前記第２スイッチング素子のドレインに前記トランスが接続される
   ことを特徴とする請求項１乃至５のいずれか１項に記載の電源装置。
8. 前記トランスは、一次側と二次側で位相が逆となるフライバックトランスである
   こと特徴とする請求項６または７に記載の電源装置。