KR20130029014A

KR20130029014A - 전원 장치

Info

Publication number: KR20130029014A
Application number: KR1020120098542A
Authority: KR
Inventors: 히로시 나카오
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2011-09-13
Filing date: 2012-09-06
Publication date: 2013-03-21
Also published as: US20130063996A1; JP2013062954A; TW201315125A

Abstract

역률을 개선하기 위해, 온 저항이 작고 스위칭 속도가 빠른 스위칭 소자를 사용한 전원 장치에 있어서, 스위칭 소자의 소스-드레인간에 기생 용량이 있으면 스위칭 손실이 발생한다. 본 발명은 스위칭 손실이 없는, 효율을 개선한 전원 장치를 제공하는 것을 과제로 한다.
이러한 과제를 해결하기 위한 수단으로서, 전원 장치는, 정류 회로에 접속되는 인덕터와 정극 단자 사이에 접속되는 제1 정류 소자와, 상기 제1 정류 소자의 입력 단자와 부극 단자 사이에 접속되는 제1 스위칭 소자와, 상기 제1 스위칭 소자에 병렬로 접속되는 제2 스위칭 소자 및 트랜스와, 상기 제2 스위칭 소자와 상기 트랜스의 접속부와, 상기 정극 단자 사이에 접속되며 상기 접속부로부터 상기 정극 단자를 향하는 정류 방향을 갖는 제2 정류 소자와, 상기 트랜스와 상기 정극 단자 사이에 접속되며 상기 트랜스로부터 상기 정극 단자를 향하는 정류 방향을 갖는 제3 정류 소자를 갖는다.

Description

전원 장치{POWER SUPPLY APPARATUS}

본 발명은 전원 장치에 관한 것이다.

최근, 다양한 분야에 있어서의 에너지 자원의 절약이 주목되며, 예를 들면 전원의 분야에 있어서도 그 영향이 파급되어 있다. 구체적으로는, 예를 들면 스위칭 전원의 고효율화가 더욱더 요구되게 되어 오고 있다.

현재에는, 이미, 그 출력 효율이 90%를 넘는 스위칭 전원도 제안되어 있다. 출력 효율을 높이는 방법으로서, 역률(力率)을 개선하기 위한 PFC(Power Factor Correction : 역률 개선) 회로를 설치한 것도 있다(예를 들면, 특허문헌 1 참조).

도 1은 PFC 회로를 갖는 전원 장치의 회로도의 일례를 나타낸다.

도 1에 나타내는 전원 장치는, 정류 회로(10), PFC 회로(20), 제어부(50), 및 DC(Direct Current)-DC 컨버터(60)를 포함한다.

정류 회로(10)는, 4개의 다이오드(11, 12, 13, 14)가 브리지 형상으로 접속된 다이오드 브리지이다. 정류 회로(10)는, 교류 전원(1)에 접속되어 있고, 교류 전력을 전파(全波) 정류해서 출력한다. 여기서, 교류 전원(1)의 출력 전압은 Vin이기 때문에, 정류 회로(10)의 입력 전압은 Vin이다. 정류 회로(10)는, 교류 전원(1)으로부터 입력되는 교류 전력을 전파 정류한 전력을 출력한다.

정류 회로(10)에는, 예를 들면 전압이 80(V)～265(V)인 교류 전력이 입력되기 때문에, 정류 회로(10)의 다이오드(11, 12, 13, 14)에 있어서의 전압 강하는 무시할 수 있으므로, 정류 회로(10)의 출력 전압도 Vin으로 한다.

PFC 회로(20)는, T자형으로 접속된 인덕터(21), 스위칭 소자(22), 다이오드(23), 및 평활용 커패시터(40)를 포함하고, 정류 회로(10)에서 정류된 전류에 포함되는 고조파(高調波) 등의 왜곡을 저감해서, 전력의 역률을 개선하는 액티브 필터 회로이다.

인덕터(21)는, 예를 들면 승압용 인덕터가 이용되고, 스위칭 소자(22)에는, 예를 들면 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)가 이용된다. 스위칭 소자(22)는, 제어부(50)로부터 게이트에 펄스 형상의 게이트 전압이 인가됨으로써 온/오프 동작이 행해지며, PWM(Pulse Width Modulation : 펄스 폭 변조) 구동된다.

다이오드(23)는, 인덕터(21)로부터 평활용 커패시터(40)의 방향의 정류 방향을 갖고 있으면 되며, 예를 들면 퍼스트 리커버리 다이오드, SiC 쇼트키 다이오드가 이용된다.

제어부(50)는, 스위칭 소자(22)의 게이트에 인가하는 펄스 형상의 게이트 전압을 출력한다. 제어부(50)는, 정류 회로(10)로부터 출력되는 전파 정류된 전력의 전압값 Vin, 스위칭 소자(22)에 흐르는 전류의 전류값 IQ, 평활용 커패시터(40)의 출력 측의 전압값 Vout에 의거해서 게이트 전압의 듀티비를 결정하고, 스위칭 소자(22)의 게이트에 인가한다. 제어부(50)로서는, 예를 들면 전류값 IQ, 전압값 Vout, Vin에 의거해서 듀티비를 연산할 수 있는 멀티플레이어 회로를 이용하면 된다.

평활용 커패시터(40)는, PFC 회로(20)로부터 출력되는 전압을 평활화해서 DC-DC 컨버터(60)에 입력한다. DC-DC 컨버터(60)는, 예를 들면 포워드형 또는 풀브리지형의 DC-DC 컨버터를 이용하면 된다. DC-DC 컨버터(60)에는, 예를 들면 전압이 385(V)의 직류 전력이 입력된다.

DC-DC 컨버터(60)는, 직류 전력의 전압값을 변환해서 출력하는 변환 회로이며, 출력 측에는 부하 회로(70)가 접속된다.

여기서는, DC-DC 컨버터(60)는, 예를 들면 전압이 385(V)인 직류 전력을 전압이 12(V)인 직류 전력으로 변환해서 부하 회로(70)에 출력한다.

다음으로, 도 2를 이용해서 PFC 회로(20)의 동작에 대해서 설명한다.

도 2의 (A)는, PFC 회로가 없을 경우의 정류 회로(10)의 입력 전압 Vin, 입력 전류 Iin의 파형을 나타내는 도면이다. 도 2의 (B)는, PFC 회로(20)를 설치했을 경우의 정류 회로(10)의 입력 전압 Vin, 입력 전류 Iin의 파형을 나타내는 도면이다. 도 2의 (A), 도 2의 (B)에서는, 입력 전압 Vin을 실선으로 나타내고, 입력 전류 Iin을 파선으로 나타낸다. 도 2의 (A), 도 2의 (B)에 실선으로 나타내는 바와 같이, 전원 장치의 정류 회로(10)에는, 정현파(正弦波) 형상의 교류 전압이 입력 전압 Vin으로서 입력된다.

일반적으로 전원 장치의 부하 회로는, 단순한 저항이 아닌 다양한 회로가 포함되기 때문에, 도 2의 (A)와 같이 PFC 회로가 없을 경우에는, 입력 전압 Vin이 평활용 커패시터(40)의 양단간 전압을 상회했을 때에만 입력 전류 Iin이 흐르므로, 입력 전류 Iin이 흐르고 있는 시간이 짧아 피크의 값이 높은 고조파 전류가 된다.

한편, 도 2의 (B)에서 나타내는 바와 같이, PFC 회로가 있을 경우에는, PFC 회로(20) 내의 스위칭 소자(22)가 부하 회로(70)의 입력 단자 사이의 전압값에 따라서 온/오프됨으로써 정현파 형상의 전류가 된다. 이렇게, PFC 회로는, 입력 전류 Iin을 낮추고 넓혀서 정현파 형상의 교류 전류로 함으로써, 역률을 개선하는 작용을 갖는다.

일본국 특개2005-253284호 공보

전원 장치의 출력 효율을 더욱 향상시키기 위해서는, 예를 들면 사용하는 스위칭 소자(스위칭용 트랜지스터)에서 소비되는 전력을 줄일 필요가 있다. 이 스위칭용 트랜지스터에서 전력이 소비되는 원인은, 트랜지스터의 온 저항이라고 불리는 트랜지스터가 온된 상태에서의 소스·드레인간의 저항 성분에 의한 것, 및 소위 스위칭 로스라고 불리는 트랜지스터의 온·오프의 전환 시의 과도(過渡) 상태에서 발생하는 것에 있다고 생각되고 있다.

우선, 트랜지스터의 온 저항에 기인한 문제는, 트랜지스터가 온 상태일 때에 발생한다. 즉, 트랜지스터의 온 저항은, 트랜지스터를 온 상태로 해서 트랜지스터에 전류를 흘렸을 때, 옴의 법칙에 의해, 그 온 저항 및 전류에 의해 트랜지스터의 전류가 흐르는 단자간에 전압을 발생시킨다.

여기에서, 트랜지스터에서 소비되는 전력은, 트랜지스터에 흐르는 전류와, 트랜지스터에 전류가 흐르는 양 단자간에 발생하는 전압의 적(積)이 되기 때문에, 이 전력은, 스위칭 전원의 출력으로서 취출되는 것이 아니고, 트랜지스터에서 열로 변환되어서 전력 손실이 된다.

다음으로, 스위칭 로스라고 불리는 온·오프의 과도 상태에서 발생하는 손실은, 온·오프의 전환 시에, 스위칭 시간이라고 불리는 전류·전압 모두 제로가 아닌 시간이 존재하기 때문에 발생한다. 과도 상태에서의 전류·전압의 변화를 근사적으로 시간의 일 함수라고 하면, 스위칭 로스는, 전류×전압×스위칭 시간/2로 나타낼 수 있기 때문에, 스위칭 손실을 줄이기 위해서는, 트랜지스터의 드라이브 능력을 높게, 즉 스위칭 속도를 빠르게 할 필요가 있다.

그래서, 상술한 전력 손실을 저감하기 위해서는, 온 저항이 작고, 스위칭 속도가 빠른 스위칭 소자를 사용하는 것이 바람직하다. 그 양쪽의 특성을 만족하는, 실리콘이 아닌 화합물 반도체 재료를 사용한 스위칭 전원용 트랜지스터가 개발되어 있다. 즉, 화합물 반도체의 대부분은 실리콘에 비해서 전자의 이동도가 크고 상호 컨덕턴스가 크기 때문에, 온 저항을 작게 할 수 있고, 또한 트랜지스터의 각 단자간에 보이는 용량도 작다.

다음으로, 도 3을 사용하여, 화합물 반도체의 일례로서, 질소 갈륨(GaN)을 사용한 고전자 이동도 트랜지스터(HEMT : High Electron Mobility Transistor)에 대해서 설명한다. 이하, 이 트랜지스터를 GaN-HEMT라고 한다.

GaN-HEMT는, 드레인, 소스, 게이트를 갖는 3단자 트랜지스터이다. 예를 들면, 소스를 접지하고, 소스-드레인간에 소정의 정전압을 인가하여, 소스-게이트간에 인가하는 전압을 임계값 이상으로 하면, 소스·드레인간이 도통한다(온이 된다). 소스-게이트간에 인가하는 전압의 임계값은, 예를 들면 -10(V)～+10 (V)이다. GaN-HEMT는, 동작을 포함해서 MOSFET와 마찬가지로 취급할 수 있다.

도 3의 (A)는, GaN-HEMT의 단면을 나타낸다. GaN-HEMT는, 사파이어, SiC, GaN, Si 등의 기판(90) 상에 GaN층(91), AlGaN층(92)을 결정 성장하고, 그 위에 n-GaN층(94)을 사이에 두고 소스(81), 드레인(82)이 형성되어 있다. 게이트(80)는 n-GaN층(94) 상에 형성되어 있다. GaN-HEMT에 있어서는, GaN층(91)과 AlGaN층(92) 사이의 이차원 전자 가스층(93)을 전자 주행층으로 하고 있다.

고속 동작하는 GaN 디바이스를 제작하기 위해서는, 기생 용량을 제한하기 위해 기판으로는 반(半)절연성 SiC 기판을 사용하는 것이 바람직하다. 그러나, 반절연성 단결정 SiC 기판의 가격은 매우 높아, 범용품인 GaN-HEMT는 저렴하게 입수할 수 있는 도전성 Si 기판이 이용된다.

도 3의 (B)는, 기판을 도전성 Si 기판(95)으로 한 GaN-HEMT의 단면도를 나타낸다. 도전성 Si 기판(95) 상에 반도체 디바이스를 작성하면, 소스(81)-드레인(82)간이 기생적으로 결합해서 기생 용량이 발생하게 된다.

도 4는, 소스-드레인간에 기생 용량이 있는 스위칭 소자의 소자 손실에 대해서 설명하기 위한 도면이다. 도 4의 (A)는, 스위칭 소자의 소자 손실을 시뮬레이션하기 위한 회로도이다. 도 4의 (B)는, 도 4의 (A)의 시뮬레이션 회로도에 있어서의 스위칭 소자의 전류, 전압 및 손실을 시뮬레이션한 결과이다.

스위칭 소자의 소스-드레인간에 소정의 정전압 V1을 인가하고 소스-게이트간에 인가하는 전압 V2를 임계값 이상으로 하면, 소스-드레인간이 도통한다. 시뮬레이션에 있어서는, 소스-드레인간에 600pF의 기생 용량 Coss를 설정하고, 드레인 측에 0.01Ω의 배선 저항 RP를 설정하고 있다.

소스-게이트간에 인가하는 전압 V2를 임계값 이상으로 하면, 소스-드레인간이 도통한다(온이 된다). 이때, 스위칭 소자의 외부의 부하 저항 RO에는, 4A 정도의 전류 IOL밖에 흐르지 않는다. 그러나, 스위칭 소자의 드레인-소스간에는, 부하 용량 Coss에 차지된 전하의 방류 전류 IC도 합쳐져서, 약 15A나 되는 전류 IP가 흐르게 된다. 따라서, 전압과 전류의 관계로 나타내지는 손실은 순간적으로는 4.0KW나 된다.

이렇게, 도 1에 나타내는 전원 장치의 PFC 회로(20) 내의 스위칭 소자(22)를, 도 3의 (B)에 나타내는 소스-드레인간에 기생 용량이 있는 GaN-HEMT 등, 소스-드레인간에 큰 기생 용량을 갖는 스위칭 소자로 치환하면, 오히려 전력 손실이 늘어나게 된다.

본 기술은, 상기에 감안해서, 소스-드레인간에 기생 용량을 갖는 스위칭 소자를 PFC 회로에 적용할 경우에, 기생 용량에 의한 손실을 저감하는 것이 가능한 전원 장치를 제공하는 것을 목적으로 한다.

개시의 전원 장치에 의하면, 교류 전력이 입력되는 입력 단자와, 직류 전력을 출력하는 정극 단자 및 부극 단자와, 상기 입력 단자에 입력되는 교류 전력을 정류하는 정류 회로와, 상기 정류 회로에 접속되는 인덕터와, 상기 정극 단자와 상기 부극 단자 사이에 접속되는 커패시터와, 상기 인덕터의 출력 단자와 상기 정극 단자 사이에 접속되며 상기 인덕터의 출력 단자로부터 상기 정극 단자를 향하는 정류 방향을 갖는 제1 정류 소자와, 상기 제1 정류 소자의 입력 단자와 상기 부극 단자 사이에 접속되는 제1 스위칭 소자와, 상기 제1 스위칭 소자에 병렬로 접속되는 제2 스위칭 소자 및 트랜스와, 상기 제2 스위칭 소자와 상기 트랜스의 접속부와, 상기 정극 단자 사이에 접속되며 상기 접속부로부터 상기 정극 단자를 향하는 정류 방향을 갖는 제2 정류 소자와, 상기 트랜스와 상기 정극 단자 사이에 접속되며 상기 트랜스로부터 상기 정극 단자를 향하는 정류 방향을 갖는 제3 정류 소자를 갖는 전원 장치가 제공된다.

개시의 전원 장치에 의하면, PFC 회로 내의 스위칭 소자가 온되기 전에, 소스-드레인간의 전위를 제로로 함으로써, 스위칭 소자의 기생 용량에 의한 전력 손실을 저감한다는 효과를 발휘한다.

도 1은 PFC 회로를 갖는 전원 장치의 일례를 나타내는 회로도.
도 2는 PFC 회로의 동작에 대해서 설명하는 도면.
도 3은 GaN-HEMT의 구조도.
도 4는 스위칭 소자의 손실에 대해서 설명하는 도면.
도 5는 제1 실시형태의 전원 장치의 회로도.
도 6은 제1 실시형태의 PFC 회로의 동작에 대해서 설명하는 도면.
도 7은 제1 실시형태의 전원 장치의 효과에 대해서 설명하는 도면.
도 8은 제1 실시형태의 전원 장치의 효과에 대해서 설명하는 도면.
도 9는 제2 실시형태의 전원 장치의 회로도.

이하에 도면을 참조해서 본 개시의 기술에 관한 바람직한 실시형태를 상세하게 설명한다.

도 5는, 개시의 기술을 적용한 제1 실시형태의 전원 장치를 나타내는 회로도이다. 도 5에 있어서, 도 1에 나타내는 전원 장치와 동일 또는 동등한 구성 요소에는 동일 부호를 부여하고, 그 설명을 생략한다.

전원 장치는, 입력 단자(2A, 2B), 정류 회로(10), PFC 회로(30), 제어부(50), 출력 단자(3A, 3B), 및 DC-DC 컨버터(60)를 포함한다.

교류 전원(1)으로부터 입력 단자(2A, 2B)에 교류 전력이 입력된다.

출력 단자(3A)는 직류 전력을 출력하는 정극 단자이고, 출력 단자(3B)는 직류 전력을 출력하는 부극 단자이다. 출력 단자(3A, 3B)는 DC-DC 컨버터(60)의 입력 측에 접속되어 있고, DC-DC 컨버터(60)는, 예를 들면 전압이 385(V)의 직류 전력을 전압이 12(V)인 직류 전력으로 변환해서 부하 회로(70)에 출력한다.

PFC 회로(30)는, T자형으로 접속된, 인덕터(21), 제1 다이오드(23), 메인 스위칭 소자(31)를 포함한다. 상기 메인 스위칭 소자(31)에는, 플라이백 트랜스(34)의 일차 권선(L1)과 서브 스위칭 소자(32)가 직렬로 접속된 것이 병렬로 접속된다. 또한, 상기 메인 스위칭 소자(31)에는 평활용 커패시터(33)가 병렬로 접속된다.

상기 서브 스위칭 소자(32)와 플라이백 트랜스(34)의 일차 권선(L1)의 접속부에는, 평활용 커패시터(40)의 방향의 정류 방향을 갖는 제2 다이오드(35)가 접속되고, 상기 플라이백 트랜스(34)의 이차 권선(L2) 측에는, 평활용 커패시터(40)의 방향의 정류 방향을 갖는 제3 다이오드(36)가 접속된다.

메인 스위칭 소자(31)로는, 본 실시형태에서는 GaN-HEMT를 이용한다. GaN(질화갈륨)으로 작성한 HEMT는 실리콘제의 MOSFET보다 고속 동작이 가능하고, 온 저항도 작다는 특성을 갖는다.

GaN-HEMT는, 드레인, 소스, 게이트를 갖는 3단자 트랜지스터이다. 예를 들면, 소스를 접지하고, 소스-드레인간에 소정의 정전압을 인가해서, 소스-게이트간에 인가하는 전압을 임계값 이상으로 하면, 소스-드레인간이 도통한다(온이 된다). 소스-게이트간에 인가하는 전압의 임계값은, 예를 들면 -10(V)～+10(V)이다. GaN-HEMT는 동작을 포함해서 MOSFET와 마찬가지로 취급할 수 있다.

메인 스위칭 소자(31)는, 제어부(50)로부터 게이트에 펄스 형상의 게이트 전압이 인가됨으로써 온/오프가 행해져서 PWM 구동된다.

제어부(50)는, 정류 회로(10)로부터 출력되는 전파 정류된 전력의 전압값 Vin, 메인 스위칭 소자(31)에 흐르는 전류의 전류값 I2, 평활용 커패시터(40)의 출력 측의 전압값 Vout에 의거해서 게이트 전압의 듀티비를 결정하고, 메인 스위칭 소자(31)의 게이트에 인가한다.

메인 스위칭 소자(31)에 병렬로 접속되는 플라이백 트랜스(34), 서브 스위칭 소자(32)는, 메인 스위칭 소자(31)를 온할 때에 발생하는 서지 전류의 발생을 억제해서, 메인 스위칭 소자(31)에서의 스위칭 손실을 줄이는 기능을 갖는다.

여기에서, 메인 스위칭 소자(31)에 흐르는 드레인-소스간 전류를 I2, 다이오드(23)에 흐르는 전류를 I3, 플라이백 트랜스(34)의 일차 권선(L1)에 흐르는 전류를 I4, 플라이백 트랜스(34)의 이차 권선(L2) 측에 흐르는 회생 전류를 I5, 서브 스위칭 소자(32)에 흐르는 드레인-소스간 전류를 I6, 제2 다이오드(35)로부터 평활용 커패시터(40)에 흐르는 회생 전류를 I7로 한다.

도 6은, 본 실시형태의 전원 장치의 메인 스위칭 소자(31)와 서브 스위칭 소자(32)의 동작을 설명하기 위한 파형을 나타낸다.

도 6의 (A)는 서브 스위칭 소자(32)의 게이트 신호를 나타내고, 도 6의 (B)는 서브 스위칭 소자(32)의 드레인 전압 Vd2 및 드레인-소스간 전류 I6을 나타내고, 도 6의 (C)는 서브 스위칭 소자(32)에 있어서의 스위칭 손실을 나타낸다. 도 6의 (D)는 메인 스위칭 소자(31)의 게이트 신호를 나타내고, 도 6의 (E)는 메인 스위칭 소자(31)의 드레인 전압 Vd1 및 드레인-소스간 전류 I2를 나타내고, 도 6의 (F)는 메인 스위칭 소자(31)에 있어서의 스위칭 손실을 나타낸다. 도 6의 (G)는 플라이백 트랜스(34)로부터 제3 다이오드(36)에 흐르는 회생 전류 I5를 나타낸다.

도 6의 (A)에 있어서, 메인 스위칭 소자(31)를 온으로 하기 전에, 제어부(50)에 의해 T1의 타이밍에서 서브 스위칭 소자(32)의 게이트 신호를 온으로 한다.

도 5로 돌아와서, 서브 스위칭 소자(32)가 온되면, 인덕터(21)로부터 플라이백 트랜스(34)의 일차 권선(L1)을 거쳐서 서브 스위칭 소자(32)에 전류가 흐르기 때문에 전류 I4, I6이 흐르게 된다.

서브 스위칭 소자(32)가 온인 동안에는, 플라이백 트랜스(34)의 일차 권선(L1)에 흐르는 전류 I4는, 제2 다이오드(35)에는 유입되지 않고 모두 서브 스위칭 소자(32)로 흘러서, 플라이백 트랜스(34)의 일차 권선(L1)에 흐르는 전류 I4와, 서브 스위칭 소자(32)의 드레인-소스간에 흐르는 전류 I6의 값은 같아진다. 또한, 도 6의 (E)를 참조해서, 메인 스위칭 소자(31)의 드레인 전압 Vd1은 제로가 된다.

T2의 타이밍에서 메인 스위칭 소자(31)의 게이트 신호를 온해도, 서브 스위칭 소자(32)는 아직 온인 채이므로, 도 6의 (E)에 나타내는 바와 같이, 메인 스위칭 소자(31)에는 드레인-소스간 전류 I2는 흐르지 않는다.

도 6의 (F)를 참조해서, T2의 시점에서는 드레인 전압 Vd1이 제로이므로, 전압과 전류의 관계로 나타내지는 손실도 제로가 되어, 메인 스위칭 소자(31)에서의 소자 로스는 없어진다.

도 6의 (B)를 참조해서, 메인 스위칭 소자(31)의 게이트 신호를 온한 뒤, T3의 타이밍에서 서브 스위칭 소자(32)의 게이트 신호를 오프하면, 서브 스위칭 소자(22)를 흐르는 전류 I6은 0A가 된다.

도 6의 (E)을 참조해서, 그 후, 메인 스위칭 소자(31)에 흐르는 전류 I2가 서서히 증가해 간다.

서브 스위칭 소자(32)가 온되어 있는 동안에 플라이백 트랜스(34)의 일차 권선(L1)에 흐르는 전류 I4에 의해, 플라이백 트랜스(34)의 코어가 자화(磁化)된다. 서브 스위칭 소자(32)가 오프가 되면, 플라이백 트랜스(34)의 일차 권선(L1)에는 전류 I4가 흐르지 않게 된다. 이때, 플라이백 트랜스(34)의 일차 측에서 발생한 자계를 상쇄하는 방향으로 플라이백 트랜스(34)의 이차 권선(L2)에 회생 전류 I5가 흐른다. 회생 전류 I5는 제3 다이오드(36)를 거쳐서 평활용 커패시터(40)로 회생된다. 이 때문에, 도 6의 (G)에 나타내는 바와 같이, 서브 스위칭 소자(32)를 오프한 타이밍 T3의 직후에 회생 전류 I5가 흐르기 시작해서, 코어의 자화가 약해짐에 따라 회생 전류 I5의 값은 0A에 가까워져 간다.

또한, 서브 스위칭 소자(32)를 오프한 직후에, 플라이백 트랜스(34)의 누설 인덕턴스에 모인 에너지도, 제2 다이오드(35)를 흐르는 I7에 의해 평활용 커패시터(40)로 회생된다.

만약, 제2 다이오드(35)가 없으면, 플라이백 트랜스(34)의 누설 인덕턴스에 모인 에너지에 의해, 서브 스위칭 소자(32)를 오프한 직후에 큰 서지 전압이 발생해서 서브 스위칭 소자(32)가 파괴되게 될 우려가 있다. 그 때문에 서브 스위칭 소자(32)를 내압이 보다 높은 트랜지스터로 하지 않으면 안 된다.

다음으로, 도 7을 이용해서, 제1 실시형태의 전원 장치에 있어서의 스위칭 소자의 손실 효과에 대해서 설명한다. 도 7은, 일례로서의 전원 장치와 본 실시형태의 전원 회로에 있어서, 각각 스위칭 소자를 MOSFET와 GaN-HEMT로 했을 경우의 소자 손실을 시뮬레이션한 결과를 나타낸다. 조건은, Vin을 100VAC, Vout를 380VDC, 출력을 150W로 했을 경우에서의, 각각의 전원 장치의 스위칭 소자의 손실을 시뮬레이션했다.

막대그래프의 왼쪽으로부터, 일례로서의 전원 장치에서 스위칭 소자를 MOSFET로 했을 경우의 소자 손실, 다음으로, 상기 전원 장치의 MOSFET를 GaN-HEMT로 했을 경우의 소자 손실, 다음으로, 제1 실시형태의 전원 장치의 메인 스위칭 소자(31)를 MOSFET로 했을 경우의 제1, 제2 스위칭 소자의 소자 손실의 합, 우단은 제1 실시형태의 전원 장치의 메인 스위칭 소자(31)를 GaN-HEMT로 했을 경우의 제1, 제2 스위칭 소자의 소자 손실의 합을 나타낸다.

시뮬레이션 결과의 가장 왼쪽의 막대그래프와 그에 인접한 막대그래프를 비교하면, 본 발명의 해결하고자 하는 과제에서도 기술했지만, 단지 PFC 회로 내의 MOSFET를 GaN-HEMT로 치환한 것만으로는, GaN-HEMT에는 기생 용량이 있으므로, 오히려 손실이 늘어나게 된다는 결과가 되었다.

시뮬레이션 결과에 의하면, 우단의 본 실시형태의 전원 장치의 PFC 회로에 있어서의 스위칭 소자의 손실은, 좌단의 일례로서의 MOSFET를 이용한 전원 장치의 스위칭 소자의 손실의 약 1/3 정도로 감소되는 것을 알 수 있다. 또한, 우단으로부터 2번째의 본 실시형태의 전원 장치에 있어서의 스위칭 소자가 GaN-HEMT가 아닌, MOSFET인 채이더라도 다소의 효과가 있는 것을 알 수 있다.

다음으로, 도 8을 이용해서, 본 실시형태의 전원 장치에 있어서의 PFC 회로의 효율에 대해서 설명한다. 도 8은, 일례로서의 전원 장치의 PFC 회로와 본 실시형태의 전원 장치의 PFC 회로에 있어서, 각각 PFC 효율을 측정한 실험 결과를 나타낸다.

실험한 조건은, Vin을 200VAC, Vout를 380VDC, 스위칭 주파수를 100kHz로 해서, 각각의 전원 장치의 PFC 회로의 효율을 측정했다.

도 8에 나타내는 바와 같이, 부하가 적고 출력이 100W 이하에서는, 일례로서의 전원 장치에 있어서의 PFC 회로의 효율은 90% 이하이다. 그러나, 본 실시형태의 전원 장치에 있어서의 PFC 회로의 효율은 90～98%까지 효율이 좋아진다. 소자 손실은 출력 전력에 따르지 않고 일정하므로, 저출력 측에서 특히 현저하게 효율이 개선되는 것을 알 수 있다.

도 9는 제2 실시형태의 전원 장치를 나타내는 회로도이다.

제2 실시형태의 전원 장치는, 제1 실시형태의 PFC 회로(30) 내의 메인 스위칭 소자(31)에 병렬로 접속된 서브 스위칭 소자(32)와, 플라이백 트랜스(34)의 위치를 바꾸고 있다.

도 6의 (G)에서 나타내는 바와 같이, 제1 실시형태에서는, 플라이백 트랜스(34)에는 메인 스위칭 소자(31)의 오프 시에도 다이오드(35)를 통해서 전류가 흐른다. 이 전류는 출력의 상승과 함께 커지기 때문에 큰 출력의 전원 회로에서 사용할 경우에는, 거기에 맞춰서 비교적 고전류 용량의 플라이백 트랜스를 사용할 필요가 있다.

한편, 본 제2 실시형태에서는 메인 스위칭 소자(31)의 오프 시에는 이미 서브 스위칭 소자(32)는 오프로 되어 있기 때문에, 플라이백 트랜스(34)에는 전류가 흐르지 않아, 플라이백 트랜스(34)에 대한 부하를 경감할 수 있다.

이 결과, 플라이백 트랜스(34)를 제1 실시형태의 플라이백 트랜스(34)보다 작게 할 수 있다. 일반적으로 트랜스는, 실장(實裝) 면적을 차지하므로, 플라이백 트랜스도 작게 할 수 있으면, 실장 효율을 향상시킬 수 있다는 이점이 있다.

이상 본 발명의 바람직한 실시형태에 대해서 상술했지만, 본 발명은 상기한 특정 실시형태에 한정되는 것이 아니라, 특허청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 다양한 변형·변경이 가능하다.

1 : 교류 전원
2A, 2B : 입력 단자
3A, 3B : 출력 단자
10 : 정류 회로
20, 30 : PFC 회로
21 : 인덕터
22 : 스위칭 소자
23, 35, 36 : 다이오드
31 : 메인 스위칭 소자
32 : 서브 스위칭 소자
33, 40 : 평활용 커패시터
34 : 플라이백 트랜스
50 : 제어부
60 : DC-DC 컨버터
70 : 부하 회로
80 : 게이트
81 : 소스
82 : 드레인
90 : 기판
91 : GaN층
92 : AlGaN층
93 : 이차원 전자 가스층
94 : n-GaN층
95 : Si 기판

Claims

교류 전력이 입력되는 입력 단자와,
직류 전력을 출력하는 정극 단자 및 부극 단자와,
상기 입력 단자에 입력되는 교류 전력을 정류하는 정류 회로와,
상기 정류 회로에 접속되는 인덕터와,
상기 정극 단자와 상기 부극 단자 사이에 접속되는 커패시터와,
상기 인덕터의 출력 단자와 상기 정극 단자 사이에 접속되며 상기 인덕터의 출력 단자로부터 상기 정극 단자를 향하는 정류 방향을 갖는 제1 정류 소자와,
상기 제1 정류 소자의 입력 단자와 상기 부극 단자 사이에 접속되는 제1 스위칭 소자와,
상기 제1 스위칭 소자에 병렬로 접속되는 제2 스위칭 소자, 및 트랜스와,
상기 제2 스위칭 소자와 상기 트랜스의 접속부와, 상기 정극 단자 사이에 접속되며 상기 접속부로부터 상기 정극 단자를 향하는 정류 방향을 갖는 제2 정류 소자와,
상기 트랜스와 상기 정극 단자 사이에 접속되며 상기 트랜스로부터 상기 정극 단자를 향하는 정류 방향을 갖는 제3 정류 소자를 갖는 것을 특징으로 하는 전원 장치.
제1항에 있어서,
상기 제1 스위칭 소자의 게이트를 PWM 제어하는 제어부를 더 갖는 것을 특징으로 하는 전원 장치.
제2항에 있어서,
상기 제어부는, 상기 제1 스위칭 소자의 게이트를 온하기 전에, 상기 제2 스위칭 소자의 게이트를 온하는 것을 특징으로 하는 전원 장치.
제1항에 있어서,
상기 제1 스위칭 소자는 GaN-HEMT인 것을 특징으로 하는 전원 장치.
제1항에 있어서,
상기 제1 스위칭 소자는 소스-드레인간에 기생 용량을 갖는 것을 특징으로 하는 전원 장치.
제1항에 있어서,
상기 제2 스위칭 소자의 소스에 상기 트랜스가 접속되는 것을 특징으로 하는 전원 장치.
제1항에 있어서,
상기 제2 스위칭 소자의 드레인에 상기 트랜스가 접속되는 것을 특징으로 하는 전원 장치.
제6항에 있어서,
상기 트랜스는, 일차 측과 이차 측에서 위상이 역(逆)이 되는 플라이백 트랜스인 것을 특징으로 하는 전원 장치.