JP6394094B2

JP6394094B2 - 電源回路および力率改善回路

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Publication number: JP6394094B2
Application number: JP2014124922A
Authority: JP
Inventors: 忠紘今田; 達哉廣瀬
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2014-06-18
Filing date: 2014-06-18
Publication date: 2018-09-26
Anticipated expiration: 2034-06-18
Also published as: TWI578674B; CN105281550B; JP2016005379A; US9647527B2; US20150372587A1; CN105281550A; TW201611491A

Description

本技術は、電源回路および力率改善回路に関する。

近年、窒化ガリウム（ＧａＮ）層を電子走行層として機能させる高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）の開発が進んでいる。
ＧａＮのバンドギャップは、およそ３．４ｅＶであり、シリコン（Ｓｉ）のバンドギャップ（１．１ｅＶ）やガリウム砒素（ＧａＡｓ）のバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）は、Ｓｉ系やＧａＡｓ系などのデバイスと比較して耐圧が高く、高耐圧電力デバイスとして有望視されている。

一方、ＧａＮ−ＨＥＭＴは、サージ（surge）が発生した場合に故障等が生じ得る。このため、サージを効果的に抑制する対策が求められている。
従来、インバータ装置の高周波スイッチングを行うスイッチ素子に接続されるスナバ回路に対し、スナバ回路内の充電電荷を電源に回生する制御を行って、サージ電圧を抑制する技術が提案されている。また、受光素子による光起電力をトランジスタに印加してドレインソース間を導通状態から遮断状態に変化させる技術が提案されている。

国際公開第２０１１／０６７８３８号特開２００２−３５３７９８号公報

従来、サージ対策としては、インダクタとキャパシタとを組み合わせた回路が用いられている。例えば、スイッチ素子に対応して設けられる回生回路内のリアクトル（インダクタ）が、スナバ回路内のスナバキャパシタと共振することにより、スナバキャパシタの充電電荷を電源に回生させてサージ電圧の抑制を図る技術が考えられている。

しかし、インダクタは、受動素子の中でも部品構造が大きく、また実装面積も大きいので、インダクタを使用する回路は、回路規模が増大するという問題がある。

発明の一観点によれば、スイッチ素子と、前記スイッチ素子の動作時に発生するサージ電圧を光エネルギに変換し、前記光エネルギから変換した電気信号を、前記スイッチ素子を駆動するための電力として用いる制御部と、を備え、前記スイッチ素子は、電界効果トランジスタであり、前記制御部は、前記サージ電圧を前記光エネルギに変換する発光素子と、前記光エネルギを前記電気信号に変換する受光素子とを含む変換部と、前記変換部へ前記サージ電圧を伝送する伝送部と、前記サージ電圧の発生時に前記電気信号から前記電界効果トランジスタのゲートに供給するゲート信号を生成して前記電界効果トランジスタをオフする信号生成部と、を有する電源回路が提供される。

また、発明の一観点によれば、入力電圧に相似する電流波形を生成して力率を改善する力率改善回路が提供される。この力率改善回路は、前記入力電圧を昇圧するインダクタと、前記インダクタからの出力信号を整流するダイオードと、前記出力信号の前記ダイオードへの入力をスイッチングするスイッチ素子と、前記ダイオードの出力電圧を平滑化するキャパシタと、前記スイッチ素子の動作時に発生するサージ電圧を光エネルギに変換し、前記光エネルギから変換した電気信号を、前記スイッチ素子を駆動するための電力として用いる制御部と、を備え、前記スイッチ素子は、電界効果トランジスタであり、前記制御部は、前記サージ電圧を前記光エネルギに変換する発光素子と、前記光エネルギを前記電気信号に変換する受光素子とを含む変換部と、前記変換部へ前記サージ電圧を伝送する伝送部と、前記サージ電圧の発生時に前記電気信号から前記電界効果トランジスタのゲートに供給するゲート信号を生成して前記電界効果トランジスタをオフする信号生成部と、を有する力率改善回路が提供される。

開示の電源回路および力率改善回路によれば、回路規模を縮小できる。

第１の実施の形態の電源回路の一例を示す図である。第２の実施の形態の電源回路の一例を示す図である。ＧａＮ−ＨＥＭＴの構造の一例を示す図である。力率改善回路の一例を示す図である。制御部の一例を示す図である。負電圧の発生状態の一例を示す図である。制御部の変形例を示す図である。サージ電圧の発生状態の一例を示す図である。サージ電圧の抑圧状態の一例を示す図である。負電圧の発生例を示す図である。

以下、本発明の実施の形態を図面を参照して説明する。
（第１の実施の形態）
図１は第１の実施の形態の電源回路の一例を示す図である。

電源回路１は、スイッチ素子２と制御部３を備える。電源回路１は、スイッチ素子２の動作時に生じる逆起電力を回生してスイッチ素子２の駆動に利用する回路である。なお、以下では、逆起電力をサージとするが、サージよりも小さい逆起電力（ノイズと呼ばれることもある）であってもよい。

スイッチ素子２は、例えば、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）であり、制御信号にもとづいて、オンまたはオフされる。
制御部３は、スイッチ素子２の動作時に発生するサージを光エネルギに変換する。そして、制御部３は、さらにその光エネルギを電気信号に変換し、その電気信号にもとづいてスイッチ素子２を駆動する。

このような、電源回路１では、サージを光エネルギに変換し、その光エネルギから変換した電気信号でスイッチ素子２を駆動することで、サージ回路としてインダクタのような共振素子が不要となる。そのため、回路規模を縮小できる。また、サージを光エネルギに変換するため、サージを抑制できる。

（第２の実施の形態）
図２は第２の実施の形態の電源回路の一例を示す図である。
電源回路１ａは、トランジスタ（電界効果トランジスタ）２０と制御部３０を備える。制御部３０は、伝送部３１、フォトカプラ３２（変換部）および信号生成部３３を備える。なお、トランジスタ２０は、図１のスイッチ素子２に該当し、制御部３０は、図１の制御部３の機能を有する。

トランジスタ２０は、信号ｄａを負荷側へ流すか否かのスイッチングを行う。トランジスタ２０がオフの場合は、信号ｄａは負荷側へ流れ、トランジスタ２０がオンの場合は、信号ｄａはトランジスタ２０側へ流れる。

伝送部３１は、トランジスタ２０に瞬間的に定常状態を超えて発生するサージをフォトカプラ３２へ伝送する。フォトカプラ３２は、発光素子３２ａと受光素子３２ｂを含む。発光素子３２ａは、トランジスタ２０の駆動中に発生するサージを光エネルギに変換する。受光素子３２ｂは、該光エネルギを電気信号に変換する。

信号生成部３３は、フォトカプラ３２から出力された電気信号からトランジスタ２０のゲートに供給するゲート信号を生成する。例えば、信号生成部３３は、サージの発生時には、トランジスタ２０をオフするオフ電圧信号をゲート信号として生成する。また、信号生成部３３は、所定のスイッチオフのタイミング時においても、トランジスタ２０をオフするオフ電圧信号を生成する。

さらに、信号生成部３３は、サージ電圧が未発生であって、所定のスイッチオンのタイミング時には、トランジスタ２０をオンするオン電圧信号を生成する。
次にトランジスタ２０の例について説明する。トランジスタ２０としては、例えば、ＧａＮ−ＨＥＭＴが適用される。

図３はＧａＮ−ＨＥＭＴの構造の一例を示す図である。
ＧａＮ−ＨＥＭＴ２０ａでは、基板層（導電性基板）２１上に、バッファ層２２、ｉ−ＧａＮ（インテンショナリーアンドープ窒化ガリウム）層２３およびｎ−ＡｌＧａＮ（ｎ型アルミニウム窒化ガリウム）層２４が形成されている。

また、ｎ−ＡｌＧａＮ層２４上には、ゲート電極２６が形成され、ゲート電極２６を挟むようにして、ソース電極２５およびドレイン電極２７が形成されている。
ここで、ｎ−ＡｌＧａＮ層２４が電子供給層であり、ｉ−ＧａＮ層２３が電子走行層である。そして、ｉ−ＧａＮ層２３とｎ−ＡｌＧａＮ層２４との界面近傍に２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）２８が生成される。２ＤＥＧ２８の高いキャリア濃度、高い電子飽和速度などの特性により、低オン抵抗・高速性・高耐圧性といった半導体デバイスが実現可能である。

次に上記のような電源回路１ａを適用した力率改善（ＰＦＣ：Power Factor Correction）回路について説明する。
図４は力率改善回路の一例を示す図である。力率改善回路４は、入力電圧に相似する電流波形を生成して（入力電圧に対して同相で正弦波状の電流を生成して）力率を改善する回路である。

力率改善回路４は、入力電圧部Ｖｉｎ、キャパシタＣ０、Ｃ１、抵抗Ｒ０、インダクタＬ１、Ｌｐ１、Ｌｐ２、トランジスタＴｒおよびダイオードＤ１を備える。なお、トランジスタＴｒは、以降の説明では、ノーマリーオン型のＧａＮ−ＨＥＭＴとするが、ＪＦＥＴ（Junction FET：接合型電界効果トランジスタ）を使用してもよい。

各素子の接続関係を記すと、入力電圧部Ｖｉｎの正側極性端子（＋）は、キャパシタＣ１の正側極性端子（＋）と、インダクタＬ１の一端と接続する。インダクタＬ１の他端は、ダイオードＤ１のアノード、インダクタＬｐ１の一端と、制御部３０の入力端と接続する。

インダクタＬｐ１の他端は、トランジスタＴｒのドレインと接続する。トランジスタＴｒのゲートは、制御部３０の出力端と接続し、トランジスタＴｒのソースは、インダクタＬｐ２の一端と接続する。

ダイオードＤ１のカソードは、キャパシタＣ０の一端と、抵抗Ｒ０の一端と、出力端子ＯＵＴと接続する。
入力電圧部Ｖｉｎの負側極性端子（−）は、キャパシタＣ１の負側極性端子（−）と、インダクタＬｐ２の他端と、キャパシタＣ０の他端と、抵抗Ｒ０の他端と、ＧＮＤと接続する。

ここで、入力電圧部Ｖｉｎは、入力電圧を発生する。キャパシタＣ１は、入力電圧を平滑化する。インダクタＬ１は、昇圧インダクタであって、平滑化された電圧を所定値まで昇圧する。また、インダクタＬ１を通じて流れる信号は、ダイオードＤ１または制御部３０へと流れる。ダイオードＤ１は、インダクタＬ１から出力された信号を整流する。

一方、トランジスタＴｒは、スイッチ素子として使用される。インダクタＬｐ１、Ｌｐ２は、トランジスタＴｒが基板に実装された際に寄生素子として現れる寄生インダクタである。制御部３０は、トランジスタＴｒのスイッチングを制御する（なお、制御部３０の内部構成例は図５で後述する）。

トランジスタＴｒがオフのときには、インダクタＬ１から出力された信号は、ダイオードＤ１を流れてキャパシタＣ０（平滑化キャパシタ）を充電する。トランジスタＴｒがオンのときには、インダクタＬ１から出力された信号は、制御部３０を流れる。また、制御部３０は、トランジスタＴｒ周辺の寄生インダクタＬｐ１、Ｌｐ２により発生するサージ電圧の抑制を図る。

なお、トランジスタＴｒを、ノーマリーオン型のＧａＮ−ＨＥＭＴとすれば、制御部３０は、トランジスタＴｒをオンさせる場合には、トランジスタＴｒのゲートにオン電圧信号として０Ｖを印加する。また、トランジスタＴｒをオフさせる場合には、トランジスタＴｒのゲートにオフ電圧信号として負電圧を印加する。

ここで、力率改善回路４の適用例として、スイッチング電源装置に組み入れる場合、ダイオードブリッジなどで入力電圧を全波整流し、その全波整流後の出力信号を力率改善回路４内のキャパシタＣ１で平滑化する。また、力率改善回路４の出力段にＤＣ（Direct Current）−ＤＣコンバータを設けて、ＤＣ−ＤＣコンバータによって、出力端子ＯＵＴからの出力信号を所定ＤＣ電圧に変換することになる。

次に制御部３０の回路の一例について説明する。
図５は制御部の一例を示す図である。
制御部３０は、伝送部３１、フォトカプラ３２および信号生成部３３を備える。

伝送部３１は、ダイオードＤ２、抵抗Ｒ１およびキャパシタＣ２を含む。フォトカプラ３２は、発光素子である発光ダイオードＤ１１と、受光素子であるフォトダイオードＤ１２、Ｄ１３とを含む。信号生成部３３は、キャパシタＣ３、抵抗Ｒ２およびパルス発生部３３ａを含む。

各素子の接続関係を記すと、ダイオードＤ２のアノードは、抵抗Ｒ１の一端と、図４のインダクタＬ１の他端と、図４のインダクタＬｐ１の一端と、図４のダイオードＤ１のアノードと接続する。

ダイオードＤ２のカソードは、フォトカプラ３２内のダイオードＤ１１のアノードと接続する。抵抗Ｒ１の他端は、キャパシタＣ２の一端と、フォトカプラ３２内のダイオードＤ１１のカソードと接続し、キャパシタＣ２の他端はＧＮＤに接続する。

キャパシタＣ３の一端は、パルス発生部３３ａの入力端と、フォトカプラ３２内のダイオードＤ１２のアノードと接続し、ダイオードＤ１２のカソードは、フォトカプラ３２内のダイオードＤ１３のアノードと接続する。

キャパシタＣ３の他端は、フォトカプラ３２内のダイオードＤ１３のカソードと、ＧＮＤと接続する。パルス発生部３３ａの出力端は、抵抗Ｒ２の一端と接続し、抵抗Ｒ２の他端は、図４のトランジスタＴｒのゲートと接続する。

なお、制御部３０の回路は一例であって、例えば、フォトダイオードの数も２つに限定されるものではない。
ここで、ノーマリーオン型ＧａＮ−ＨＥＭＴであるトランジスタＴｒの駆動時にサージによる高電圧（以下サージ電圧と呼ぶ）が発生すると、サージ電圧によりダイオードＤ２がオンする。すると、サージ電圧により流れる電流（サージ電流）は、ダイオードＤ２を通じてフォトカプラ３２内の発光ダイオードＤ１１を順方向に流れ、発光ダイオードＤ１１を発光させる。

フォトカプラ３２内のフォトダイオードＤ１２、Ｄ１３は、発光ダイオードＤ１１からの光を受光して、該光を電気信号に変換する。すなわち、フォトカプラ３２は、サージ電圧を光エネルギに変換し、光エネルギを電気エネルギに変換する。

このとき、フォトダイオードＤ１２、Ｄ１３には受光電流が流れるが、この受光電流は、フォトダイオードＤ１２、Ｄ１３のカソードからアノードの方向へ流れ、ノードＰ０において負電圧を発生させる。キャパシタＣ３は、サージ電圧に相当する負電圧によって負電荷をチャージする。

パルス発生部３３ａは、印加される負電圧にもとづき、負電圧のパルス信号を発生し、抵抗Ｒ２を介して、トランジスタＴｒのゲートに印加して、トランジスタＴｒをスイッチオフする。

負電圧を発生する回路として、チャージポンプ回路を利用するものが考えられるが、その場合、安定した出力を得るためにはキャパシタの容量は大きくなる。これに対し、上記のような回路構成で、負電圧を発生させることで、チャージポンプが不要になり、回路面積を小さくできる。

図６は負電圧の発生状態の一例を示す図である。
縦軸は電圧、横軸は時間である。力率改善回路４のポイントＰにおける電圧降下レベルのシミュレーション結果を示している。時間０ｍｓ（サージ電圧未発生時）では、ポイントＰの電圧レベルは０Ｖである。

これに対し、サージ電圧の発生時、時間Δｔの間にポイントＰの電圧レベルは０Ｖから−３．５Ｖ付近まで急峻に降下しており、その後、一定時間は−３．５Ｖが保持されており、負電圧が一定時間得られることがわかる。

一方、トランジスタＴｒにサージ電圧が発生しない定常状態における動作では、制御部３０に流れ込む信号（図４のドレイン信号Ｔｄｒａｉｎ）の電圧振幅値は、サージ電圧よりも低い。この場合、ダイオードＤ２はオフするので、フォトカプラ３２へは電流は流れない。このとき、パルス発生部３３ａでは、ノードＰ０が負電圧レベルとはならないので、このような入力レベルの場合、トランジスタＴｒのゲートに対して、所定周期でスイッチオン信号とスイッチオフ信号を送信する。

次に制御部３０の変形例について説明する。
図７は制御部の変形例を示す図である。
変形例の制御部３０ａは、あらたな回路素子として図５で示した回路に対して、ツェナーダイオードＤｚを含んでいる。

ツェナーダイオードＤｚのアノードは、フォトカプラ３２内のフォトダイオードＤ１３のカソードと接続し、ツェナーダイオードＤｚのカソードは、キャパシタＣ３の他端とＧＮＤと接続する。その他の構成は図５と同じである。

ツェナーダイオードＤｚは、フォトカプラ３２内のフォトダイオードＤ１３のカソードにかかる逆耐圧の保護機能として図７に示すように設けられる。これにより、フォトカプラ３２の逆耐圧値よりも低い電圧を一定に保つことができるので、フォトカプラ３２の故障を防ぐことができる。

次に本技術により、サージ電圧を抑制したシミュレーション結果について説明する。
図８はサージ電圧の発生状態の一例を示す図である。
縦軸は電圧、横軸は時間である。本技術を適用しない力率改善回路のスイッチトランジスタにおける、スイッチング時のドレイン信号の振幅状態を示している。

スイッチトランジスタが周期的にオン／オフを繰り返すので、ドレイン信号は、パルス状になっている。図８の場合、ドレイン信号の振幅のピーク値は、通常は４１０Ｖである。通常の力率改善回路では、スイッチトランジスタのスイッチ駆動時（例えば、スイッチオフ直後など）において、サージ電圧が発生し、ピーク値が４２０Ｖまで電圧が上昇している。

図９はサージ電圧の抑圧状態の一例を示す図である。
縦軸は電圧、横軸は時間である。本技術を適用した力率改善回路４のトランジスタＴｒにおける、スイッチング時のドレイン信号の振幅状態を示している。図９に示すように、力率改善回路４では、サージ電圧が抑制されていることがわかる。

図１０は負電圧の発生例を示す図である。
縦軸は電圧、横軸は時間である。本技術を適用した力率改善回路４のトランジスタＴｒにおける、スイッチング時のドレイン信号Ｔｄｒａｉｎと、発生する負電圧Ｖｎｅｇの状態を示している。

タイミングｔ１，ｔ２のように、ドレイン信号Ｔｄｒａｉｎが立ち上がると、負電圧Ｖｎｅｇが下がっていることがわかる。つまり負電圧が発生していることがわかる。この負電圧をスイッチトランジスタのオフ電圧として利用することができる。

以上説明したように、本技術によれば、トランジスタの駆動時に発生するサージを対策する場合に、サージエネルギが光エネルギに変換される。そして、さらに、光エネルギは電気エネルギに変換され、この電気エネルギにもとづいて、トランジスタのスイッチングをオフするためのオフ電圧が生成されトランジスタへ供給される。

従来では、インダクタとキャパシタの組み合わせでサージ電圧を抑制しているので、回路規模が増大することになる。これに対し、本技術では、サージ対策素子としてインダクタのような共振素子が不要となるので、回路規模の増大を抑えてサージを抑制することが可能になる。

さらに、スイッチ素子（トランジスタ）は、サージ発生箇所に対応するので、従来では、スイッチ素子数が増えればその分インダクタ数も増えることになり、回路規模の増大が顕著になる。これに対し、本技術では、インダクタを不要とするので、スイッチ素子が増加しても回路規模の増大を抑え、高精度にサージ電圧を抑制することが可能になる。

一方、Ｓｉ系の電界効果トランジスタには必然的にボディダイオードが存在し、ボディダイオードは逆並列となるようにトランジスタに接続されているので、サージが発生した場合でも、アバランシェ崩壊を起こすことによるサージ耐力を有している。

これに対し、ＧａＮ−ＨＥＭＴには、このようなボディダイオードが必然的には存在しないので、サージが発生した場合に故障等が生じやすい。このため、特に、スイッチ素子にＧａＮ−ＨＥＭＴが適用される回路に対しては、本技術のサージ対策を適用することで効果的にサージを抑制することが可能である。

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。

１電源回路
２スイッチ素子
３制御部

Claims

スイッチ素子と、
前記スイッチ素子の動作時に発生するサージ電圧を光エネルギに変換し、前記光エネルギから変換した電気信号を、前記スイッチ素子を駆動するための電力として用いる制御部と、
を備え、
前記スイッチ素子は、電界効果トランジスタであり、
前記制御部は、
前記サージ電圧を前記光エネルギに変換する発光素子と、前記光エネルギを前記電気信号に変換する受光素子とを含む変換部と、
前記変換部へ前記サージ電圧を伝送する伝送部と、
前記サージ電圧の発生時に前記電気信号から前記電界効果トランジスタのゲートに供給するゲート信号を生成して前記電界効果トランジスタをオフする信号生成部と、
を有することを特徴とする電源回路。
前記伝送部は、ダイオード、抵抗およびキャパシタを含み、前記ダイオードのアノードと前記抵抗の一端が接続され、前記ダイオードのカソードは、前記発光素子の一端と接続され、前記抵抗の他端は、前記発光素子の他端と前記キャパシタの一端と接続されることを特徴とする請求項１記載の電源回路。
前記信号生成部は、前記受光素子に接続されたキャパシタを有し、前記変換部で変換された前記電気信号により、前記受光素子と前記キャパシタの間のノードに負電圧を発生させ、前記負電圧にもとづく前記ゲート信号を生成することを特徴とする請求項１または２に記載の電源回路。
入力電圧に相似する電流波形を生成して力率を改善する力率改善回路において、
前記入力電圧を昇圧するインダクタと、
前記インダクタからの出力信号を整流するダイオードと、
前記出力信号の前記ダイオードへの入力をスイッチングするスイッチ素子と、
前記ダイオードの出力電圧を平滑化するキャパシタと、
前記スイッチ素子の動作時に発生するサージ電圧を光エネルギに変換し、前記光エネルギから変換した電気信号を、前記スイッチ素子を駆動するための電力として用いる制御部と、
を備え、
前記スイッチ素子は、電界効果トランジスタであり、
前記制御部は、
前記サージ電圧を前記光エネルギに変換する発光素子と、前記光エネルギを前記電気信号に変換する受光素子とを含む変換部と、
前記変換部へ前記サージ電圧を伝送する伝送部と、
前記サージ電圧の発生時に前記電気信号から前記電界効果トランジスタのゲートに供給するゲート信号を生成して前記電界効果トランジスタをオフする信号生成部と、
を有することを特徴とする力率改善回路。