JPH04372173A - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPH04372173A JPH04372173A JP15044791A JP15044791A JPH04372173A JP H04372173 A JPH04372173 A JP H04372173A JP 15044791 A JP15044791 A JP 15044791A JP 15044791 A JP15044791 A JP 15044791A JP H04372173 A JPH04372173 A JP H04372173A
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- JP
- Japan
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- impurity layer
- type impurity
- input
- semiconductor substrate
- junction
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000012535 impurity Substances 0.000 claims abstract description 39
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 230000001681 protective effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の信号入力部
をサージ電圧等から保護する入力保護回路に関するもの
である。
をサージ電圧等から保護する入力保護回路に関するもの
である。
【０００２】
【従来の技術】従来、この種の入力保護回路としては、
例えば、図２（ｂ）に示される構造のものがある。ｐ形
半導体基板１にはＭＯＳＦＥＴ２が形成されている。つ
まり、基板表面に形成された酸化膜３上にはゲート電極
４が形成されており、ｎ形不純物層５，６上にはオーミ
ック電極７，８が形成されている。ゲート電極４とオー
ミック電極８とは相互に接続され、接地されている。ま
た、横方向に長く形成されたｎ形不純物層５の領域の一
端は電極９を介して入力パッド１０に接続されており、
領域の他端はオーミック電極７を介してＦＥＴ１１のゲ
ートに接続されている。このＦＥＴ１１は半導体装置の
内部回路を構成しているものである。
例えば、図２（ｂ）に示される構造のものがある。ｐ形
半導体基板１にはＭＯＳＦＥＴ２が形成されている。つ
まり、基板表面に形成された酸化膜３上にはゲート電極
４が形成されており、ｎ形不純物層５，６上にはオーミ
ック電極７，８が形成されている。ゲート電極４とオー
ミック電極８とは相互に接続され、接地されている。ま
た、横方向に長く形成されたｎ形不純物層５の領域の一
端は電極９を介して入力パッド１０に接続されており、
領域の他端はオーミック電極７を介してＦＥＴ１１のゲ
ートに接続されている。このＦＥＴ１１は半導体装置の
内部回路を構成しているものである。
【０００３】このような構造は同図（ａ）の等価回路に
示される。つまり、入力パッド１０は保護抵抗１２の一
端に接続され、この保護抵抗１２の他端はＦＥＴ１１の
ゲートに接続されると共に、ＦＥＴ２のドレイン側に接
続されている。このＦＥＴ２は上記のようにゲート電極
４およびソース側のオーミック電極８が相互に接続され
ているため、ダイオードが逆バイアスされた構成になっ
ている。このような構造の保護回路の入力パッド１０に
衝撃性電圧が印加されると、ＦＥＴ２から構成されるダ
イオードが降伏し、高電圧がＦＥＴ１１側の内部回路に
入力されるのが防止される。
示される。つまり、入力パッド１０は保護抵抗１２の一
端に接続され、この保護抵抗１２の他端はＦＥＴ１１の
ゲートに接続されると共に、ＦＥＴ２のドレイン側に接
続されている。このＦＥＴ２は上記のようにゲート電極
４およびソース側のオーミック電極８が相互に接続され
ているため、ダイオードが逆バイアスされた構成になっ
ている。このような構造の保護回路の入力パッド１０に
衝撃性電圧が印加されると、ＦＥＴ２から構成されるダ
イオードが降伏し、高電圧がＦＥＴ１１側の内部回路に
入力されるのが防止される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来構造の入力保護回路においては、ｎ形不純物層５の横
方向長さが長く、しかも、このｎ形不純物層５に並んで
ソース側にｎ形不純物層６が形成されている。このため
、入力保護回路が半導体基板上に占める面積は大きくな
り、半導体装置の集積度の向上の妨げになっていた。 また、上記従来構造の入力保護回路においては、逆バイ
アスされたダイオードとして機能するｐｎ接合面の面積
が比較的小さく、ｐｎ接合部の破壊電圧が比較的低い構
造になっている。これは、ｎ形不純物層５とｐ形半導体
基板１との接合面のうち、ｐｎ接合に実質的に寄与する
部分は、ソース側のオーミック電極８に近い部分、つま
り、ｎ形不純物層５の図示の右側の方の接合部分だけだ
からである。
来構造の入力保護回路においては、ｎ形不純物層５の横
方向長さが長く、しかも、このｎ形不純物層５に並んで
ソース側にｎ形不純物層６が形成されている。このため
、入力保護回路が半導体基板上に占める面積は大きくな
り、半導体装置の集積度の向上の妨げになっていた。 また、上記従来構造の入力保護回路においては、逆バイ
アスされたダイオードとして機能するｐｎ接合面の面積
が比較的小さく、ｐｎ接合部の破壊電圧が比較的低い構
造になっている。これは、ｎ形不純物層５とｐ形半導体
基板１との接合面のうち、ｐｎ接合に実質的に寄与する
部分は、ソース側のオーミック電極８に近い部分、つま
り、ｎ形不純物層５の図示の右側の方の接合部分だけだ
からである。
【０００５】
【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、基準電位に設定され
た第１導電形の半導体基板と、領域の一端がパッドに接
続され領域の他端が内部回路に接続された第２導電形の
不純物層と、これら一端および他端に挾まれて形成され
基準電位に設定された第１導電形の不純物層とを備えて
形成されたものである。
を解消するためになされたもので、基準電位に設定され
た第１導電形の半導体基板と、領域の一端がパッドに接
続され領域の他端が内部回路に接続された第２導電形の
不純物層と、これら一端および他端に挾まれて形成され
基準電位に設定された第１導電形の不純物層とを備えて
形成されたものである。
【０００６】
【作用】第２導電形不純物層と第１導電形不純物層との
接合界面、および第２導電形不純物層と第１導電形半導
体基板との接合界面が半導体基板の縦方向に並んで形成
される。また、パッドに入力される電圧はこれら各ｐｎ
接合を逆バイアスする。
接合界面、および第２導電形不純物層と第１導電形半導
体基板との接合界面が半導体基板の縦方向に並んで形成
される。また、パッドに入力される電圧はこれら各ｐｎ
接合を逆バイアスする。
【０００７】
【実施例】図１（ｂ）は本発明の一実施例による入力保
護回路の構造を示す断面図である。
護回路の構造を示す断面図である。
【０００８】ｐ形半導体基板２１にはｎ形不純物層２２
が形成されており、このｎ形不純物層２２にはさらにｐ
形不純物層２３が形成されている。ｎ形不純物層２２の
領域の一端には電極２４がｎ形不純物層２２に電気的に
接触して形成されており、この電極２４は外部信号が与
えられる入力パッド２５に電気的に接続されている。ま
た、このｎ形不純物層２２の領域の他端には電極２６が
ｎ形不純物層２２に電気的に接触して形成されている。 この電極２６は本装置によって保護されるべき内部回路
を構成するＦＥＴ２７のゲートに電気的に接続されてい
る。ｐ形不純物層２３はこれら各電極２４，２６に挾ま
れた位置に形成されている。また、ｐ形不純物層２３並
びにｐ形半導体基板２１は、各層に電気的に接触して形
成された電極２８並びに電極２９を介して接地電位に設
定されている。
が形成されており、このｎ形不純物層２２にはさらにｐ
形不純物層２３が形成されている。ｎ形不純物層２２の
領域の一端には電極２４がｎ形不純物層２２に電気的に
接触して形成されており、この電極２４は外部信号が与
えられる入力パッド２５に電気的に接続されている。ま
た、このｎ形不純物層２２の領域の他端には電極２６が
ｎ形不純物層２２に電気的に接触して形成されている。 この電極２６は本装置によって保護されるべき内部回路
を構成するＦＥＴ２７のゲートに電気的に接続されてい
る。ｐ形不純物層２３はこれら各電極２４，２６に挾ま
れた位置に形成されている。また、ｐ形不純物層２３並
びにｐ形半導体基板２１は、各層に電気的に接触して形
成された電極２８並びに電極２９を介して接地電位に設
定されている。
【０００９】図１（ａ）はこのような保護回路の等価回
路を示している。
路を示している。
【００１０】入力パッド２５には保護抵抗３０の一端が
接続されている。この保護抵抗３０の他端は、ダイオー
ド３１のカソードが接続されると共に、可変抵抗３２の
一端が接続されている。また、ダイオード３１のアノー
ドは接地され、可変抵抗３２の他端はＦＥＴ２７のゲー
トに接続されている。
接続されている。この保護抵抗３０の他端は、ダイオー
ド３１のカソードが接続されると共に、可変抵抗３２の
一端が接続されている。また、ダイオード３１のアノー
ドは接地され、可変抵抗３２の他端はＦＥＴ２７のゲー
トに接続されている。
【００１１】この保護抵抗３０は電極２４から横方向に
形成されたｎ形不純物層２２の抵抗分に相当している。 また、ダイオード３１は、ｎ形不純物層２２とｐ形不純
物層２３とのｐｎ接合によるダイオード、およびｎ形不
純物層２２とｐ形半導体基板２１とのｐｎ接合によるダ
イオードが並列に接続されて得られるダイオードに相当
している。また、可変抵抗３２は、これら各ｐｎ接合に
逆バイアスを印加した際に各接合界面に生じる空乏層を
利用したものである。すなわち、逆バイアスの大きさに
応じてチャネルの断面積が変化することに着目して形成
された可変抵抗であり、逆バイアスが大きくなるとチャ
ネル断面積が小さくなって抵抗分は高くなり、また、逆
バイアスが小さくなるとチャネル断面積が大きくなって
抵抗分は低くなる。
形成されたｎ形不純物層２２の抵抗分に相当している。 また、ダイオード３１は、ｎ形不純物層２２とｐ形不純
物層２３とのｐｎ接合によるダイオード、およびｎ形不
純物層２２とｐ形半導体基板２１とのｐｎ接合によるダ
イオードが並列に接続されて得られるダイオードに相当
している。また、可変抵抗３２は、これら各ｐｎ接合に
逆バイアスを印加した際に各接合界面に生じる空乏層を
利用したものである。すなわち、逆バイアスの大きさに
応じてチャネルの断面積が変化することに着目して形成
された可変抵抗であり、逆バイアスが大きくなるとチャ
ネル断面積が小さくなって抵抗分は高くなり、また、逆
バイアスが小さくなるとチャネル断面積が大きくなって
抵抗分は低くなる。
【００１２】このような構造をした保護回路の入力パッ
ド２５にサージ電圧が印加されると、本装置の以下のよ
うな働きにより、サージ電圧が内部回路に侵入するのが
防止される。すなわち、入力パッド２５に印加される電
圧値が高くなると、上記のように可変抵抗３２の抵抗分
は高くなり、ついにはｎ形不純物層２２に形成されてい
た電流チャネルが閉じられる。この結果、入力パッド２
５とＦＥＴ２７側の内部回路とは電気的に分離されるこ
とになる。また、これと共に、入力パッド２５に入力さ
れるサージ電圧が所定電圧値以上になると、逆バイアス
されているダイオード３１は降伏し、ダイオード３１に
逆方向電流が流れるようになる。従って、入力パッド２
５に到来したサージ電圧は可変抵抗３２およびダイオー
ド３１の各機能によってその波高値が制限され、ＦＥＴ
２７のゲートにサージ電圧が侵入しないようになる。保
護回路のこのような働きにより、内部回路はサージ電圧
に起因する破壊から保護されることになる。
ド２５にサージ電圧が印加されると、本装置の以下のよ
うな働きにより、サージ電圧が内部回路に侵入するのが
防止される。すなわち、入力パッド２５に印加される電
圧値が高くなると、上記のように可変抵抗３２の抵抗分
は高くなり、ついにはｎ形不純物層２２に形成されてい
た電流チャネルが閉じられる。この結果、入力パッド２
５とＦＥＴ２７側の内部回路とは電気的に分離されるこ
とになる。また、これと共に、入力パッド２５に入力さ
れるサージ電圧が所定電圧値以上になると、逆バイアス
されているダイオード３１は降伏し、ダイオード３１に
逆方向電流が流れるようになる。従って、入力パッド２
５に到来したサージ電圧は可変抵抗３２およびダイオー
ド３１の各機能によってその波高値が制限され、ＦＥＴ
２７のゲートにサージ電圧が侵入しないようになる。保
護回路のこのような働きにより、内部回路はサージ電圧
に起因する破壊から保護されることになる。
【００１３】上記の本実施例による保護装置においては
、ｎ形不純物層２２とｐ形不純物層２３とのｐｎ接合、
並びにｎ形不純物層２２とｐ形半導体基板２１とのｐｎ
接合の各接合界面が半導体基板２１の縦方向に位置して
いる。このため、回路が形成される基板面積、つまり、
入力保護回路のセル面積は、従来の保護回路に比較して
縮小される。また、入力パッド２５に入力される電圧は
、上記のように各接合界面が上下方向に位置しているた
め、ダイオード３１として実質的に機能するｐｎ接合面
の接合面積は大きくなり、この結果、ｐｎ接合部の破壊
電圧値は高くなる。
、ｎ形不純物層２２とｐ形不純物層２３とのｐｎ接合、
並びにｎ形不純物層２２とｐ形半導体基板２１とのｐｎ
接合の各接合界面が半導体基板２１の縦方向に位置して
いる。このため、回路が形成される基板面積、つまり、
入力保護回路のセル面積は、従来の保護回路に比較して
縮小される。また、入力パッド２５に入力される電圧は
、上記のように各接合界面が上下方向に位置しているた
め、ダイオード３１として実質的に機能するｐｎ接合面
の接合面積は大きくなり、この結果、ｐｎ接合部の破壊
電圧値は高くなる。
【００１４】
【発明の効果】以上説明したように本発明によれば、第
２導電形不純物層と第１導電形不純物層との接合界面、
および第２導電形不純物層と第１導電形半導体基板との
接合界面が半導体基板の縦方向に並んで形成される。ま
た、パッドに入力される電圧はこれら各ｐｎ接合を均等
に逆バイアスする。このため、保護回路が形成される基
板面積は縮小される。また、各ｐｎ接合部の実質的な接
合面積が大きくなるため、これらｐｎ接合部の破壊電圧
値は高くなる。
２導電形不純物層と第１導電形不純物層との接合界面、
および第２導電形不純物層と第１導電形半導体基板との
接合界面が半導体基板の縦方向に並んで形成される。ま
た、パッドに入力される電圧はこれら各ｐｎ接合を均等
に逆バイアスする。このため、保護回路が形成される基
板面積は縮小される。また、各ｐｎ接合部の実質的な接
合面積が大きくなるため、これらｐｎ接合部の破壊電圧
値は高くなる。
【図１】本発明の一実施例による入力保護回路を示す図
である。
である。
【図２】従来の入力保護回路を示す図である。
２１…ｐ形半導体基板
２２…ｎ形不純物層
２３…ｐ形不純物層
２４，２６，２８，２９…電極
２５…入力パッド
２７…内部回路を構成するＦＥＴ
３０…保護抵抗
３１…ダイオード
３２…可変抵抗
Claims (1)
- 【請求項１】基準電位に設定された第１導電形の半導体
基板と、領域の一端がパッドに接続され領域の他端が内
部回路に接続された前記半導体基板に形成された第２導
電形の不純物層と、前記一端および前記他端に挾まれた
前記不純物層に形成され基準電位に設定された第１導電
形の不純物層とを備えて形成された入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15044791A JPH04372173A (ja) | 1991-06-21 | 1991-06-21 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15044791A JPH04372173A (ja) | 1991-06-21 | 1991-06-21 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04372173A true JPH04372173A (ja) | 1992-12-25 |
Family
ID=15497138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15044791A Pending JPH04372173A (ja) | 1991-06-21 | 1991-06-21 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04372173A (ja) |
-
1991
- 1991-06-21 JP JP15044791A patent/JPH04372173A/ja active Pending
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