KR100277452B1 - 금속산화물 반도체 전계효과 트랜지스터의 드레인 전류 모니터용 회로 - Google Patents

금속산화물 반도체 전계효과 트랜지스터의 드레인 전류 모니터용 회로 Download PDF

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Abstract

MOS 측정 트랜지스터(To′) 및 MOS 전력 트랜지스터(To″)를 제공하기 위하여 그 유효 트랜지스터 영역이 분할된 MOS FET의 드레인 전류를 측정하기 위한 회로 구성에서, 2개의 MOS 트랜지스터 섹션(To′,To″)의 드레인-소스 경로는 예정될 수 있는 기준 전류(Iref)에 의하여 작용되는 전류 미러(SP1)의 상이한 전류 루프(SZa,SZb) 내에 형성된다. 전류 미러(SP1)은 2개의 MOS FET(To′,To″)의 드레인-소스 전압 간의 차이에 의존하는 모니터링 신호를 공급하는 출력 단자(E)를 가진다.

Description

금속산화물 반도체 전계효과 트랜지스터의 드레인 전류 모니터용 회로
제1도는 2개의 트랜지스터 섹션을 구성하기 위하여 분할된 금속 산화물 반도체 전계효과 트랜지스터를 사용하는 본 발명의 원리를 도시하는 회로도.
제2도는 하나의 트랜지스터 섹션을 통과하여 흐르는 측정 전류를 측정하기 위한 통상적인 회로 배열을 도시하는 도면.
제3도는 금속 산화물 반도체 전계효과 트랜지스터의 드레인 전류를 모니터하기 위한 회로 구성의 원리를 도시하는 회로도.
제4도는 본 발명에 따른 회로 구성의 가능한 변형을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
IDS: 드레인 전류 IM: 측정 전류
Iref : 기준 전류 SP1 : 전류 미러
SZa, SZb: 전류 루프 To′ : MOS 측정 트랜지스터
To″ : MOS 전력 트랜지스터 E : 출력 단자
UDS: 드레인-소스 전압
본 발명은 측정 전류를 공급하는 MOS 측정 트랜지스터(measuring transistor) 및 전력 출력을 공급하는 MOS 전력 트랜지스터(Power transistor)를 제공하기 위하여 기판 상에 형성된 유효 트랜지스터 영역이 분할된 금속 산화물 트랜지스터(MOS) 전계 효과 트랜지스터(FET)의 드레인 전류를 모니터링하기 위한 회로 구성에 관한 것이다.
그러한 회로 구성은 특히 전기적 부하를 위한 전력 공급 회로 내의 과도하게 낮은 전류를 검출하기 위하여 사용되는데, 이러한 회로에서 부하는 MOS 전력 전계 효과 트랜지스터를 통해 전류를 공급받는다. 해당 전기적 부하가 없는 경우 또는 대응 도선이 결함이 있거나 차단된 경우에, 과도하게 낮은 전류가 흐르게 된다. 따라서, 선정된 한계치 미만의 과도하게 낮은 전류가 검출되면, 그에 대응하는 이상 상태(trouble condition)가 있는 것으로 결론을 내리는 것이 가능하다 과도하게 낮은 전류의 한계는 상대적으로 낮아서 예를 들어 10 내지 100 mA의 범위 내이다. 전력 트랜지스터는 예를 들어 모터 등의 전력 공급을 위한 H 브리지 내에 제공될 수 있다. 트랜지스터의 경우, 더 상세하게 예를 들면, HSD(hlgh side driver)형-트랜지스터가 턴 온될 때 게이트 전위가 드레인 전위보다 높은 유형-의 이중 확산된 금속 산화물 반도체 전계효과 트랜지스터(D-MOSFET)일 수 있다.
특수한 경우에는 D-MOS 전력 트랜지스터의 드레인 전류를 모니터하는 것이 상대적으로 곤란할 수 있다. 트랜지스터가 턴온될 때에 드레인-소스 저항 및 나아가서 드레인-소스 전압이 상대적으로 낮기 때문에, 직렬 저항에서 대응하는 트랜지스터 하강을 야기하지 아니하고 해당 전류를 측정하는 것이 곤란하다.
그러한 직렬 저항기를 사용할 때 발생하는 상대적으로 높은 전력 분산을 방지하기 위하여, 유효 트랜지스터 영역을 2개의 섹션으로 분할하여, 주 섹션에 전력 전류가 흐르고 보다 작은 섹션에 전력 전류에 비례하는 적은 전류가 흐르게 하는 방법이 고안되었다. 트랜지스터의 두 섹션의 전압 강하가 동일하다고 하면 두 섹션의 면적 비에 의하여 양 전류 간의 비가 결정되기 때문에, 측정 전류로부터 보다 큰 전력 전류를 계산하는 것이 가능하다.
측정에 사용되는 적은 전류를 확보하기 위하여, 2개의 MOS 트랜지스터 섹션을 연산 증폭기의 상이한 출력 단자에 접속시키고, 유효 트랜지스터 영역의 분할에 의하여 제공되는 측정 트랜지스터의 소스 전위가 전력 트랜지스터의 소스 전위와 항상 동일하도록 연산 증폭기의 피드백을 제공하는 방안이 제안되었다.
이러한 설계의 단점은 조정 회로가 사용되어 오버슈팅(overshooting) 및 신호 지연이 예상될 수 있으며, 이는 출력 신호의 오류를 야기할 수 있다는 것이다. 또한 요구되는 연산 증폭기의 위상 정합 입력 전압이 상대적으로 높다. 온도 범위 전체에 걸쳐서 오프셋 전압이 극도로 작게 유지될 필요가 있다. 충분한 주파수 보상을 위하여 상대적으로 큰 실리콘 면적이 필요하다. 최종적으로, 출력 단자에 접속된 비교기가 추가의 오프셋 문제를 발생시킬 수 있고, 비교기가 점유하는 추가의 면적이 필요하게 된다.
본 발명의 하나의 목적은 간단한 구조를 가지고, 양호한 응답 동작, 특히 지연이 없는 응답 동작을 하며, 금속 산화물 반도체 전계효과 트랜지스터의 극히 낮은 전류를 극히 신뢰성있게 검출할 수 있는 회로 구성을 제공하는 것이다.
본 발명은 MOS 측정 트랜지스터 및 MOS 전력 트랜지스터의 드레인-소스 경로가 전류 미러의 상이한 전류 루프 내에 위치하고, 전류 미러는 선정된 기준 전류에 의하여 작동되고, 2개의 MOS FET의 드레인-소스 전압 간의 차이에 의존하는 모니터링 신호를 공급하는 출력 단자를 가지는 회로 구성으로써 상기 목적을 달성한다.
이러한 설계를 이용하면, 극히 단순한 형태의 회로를 얻을 수 있을 뿐만 아니라, 극히 낮은 전류에 대한 허용 한도로부터 극히 미세하게 벗어나는 전류도 지연없이 신뢰성있고 실용적으로 검출될 수 있다. 일정한 기준 전류에 의하여 작동되는 전류 미러를 사용하여 이 기준 전류와 항상 동일하고 제2전류 미러 루프의 MOS 전력 트랜지스터를 포함하는 섹션에도 동시에 흐르는 측정 전류를 확인할 수 있다. 따라서 2개의 전류 미러 루프 내에는 과도하게 낮은 전류에 대하여 선정된 한계에 도달하는 즉시 비교 가능한 값들을 가지는 재생 가능한 또는 정해진 전압이 존재한다. 이러한 과도하게 낮은 전류에 대한 한계로부터 벗어나는 경우애, 전압의 변화 뿐만 아니라 전압 간의 차이에 의존하는 모니터링 신호의 변화도 발생한다. 모니터링 신호는 2개의 트랜지스터 섹션의 소스 전압의 비교를 기초로 하여 생성되는 것이 바람직하다.
더 이상의 본 발명의 장점은 첨부한 청구의 범위에 기재되어 있다.
이하에서 본 발명은 첨부한 도면을 참조하여 실시예를 통하여 상세하게 설명될 것이다.
제1도는 측정 전류(IM)을 제공하는 MOS 측정 트랜지스터 및 출력 전력 전류(IL)을 제공하는 MOS 전력 트랜지스터를 구성하기 위하여 기판 상에 형성된 유효 트랜지스터 영역이 주 영역(AL)과 부수 영역(AM)으로 분할된 금속 산화물 반도체 전계효과 트랜지스터(MOS-FET: To)의 원리를 도시하는 회로도이다.
2개의 트랜지스터 섹션은 공급 전압(Vcc)가 인가되는 공통 드레인 전극을 소유한다. 한편 MOS 측정 트랜지스터 및 MOS 전력 트랜지스터에는 소스 전압(UA및 UB)가 각각 공급되는 분리된 소스 단자(A 및 B)가 각각 제공된다.
MOS 측정 트랜지스터의 소스 전압(UA)가 MOS 전력 트랜지스터의 소스 전압(UB)와 동일한 경우, 트랜지스터 섹션의 두 유효 면적(AL과 AH)의 비(Q)는 두 전류 IL및 IM의 비에 대응하게 된다. UA=UB일 때 다음 방정식이 적용된다:
UA=UB일 때 전력 전류 Ipow에 비하여 작은 측정 전류 Imeas는 다음의 방정식으로부터 계산될 수 있다:
부수 전류(IM)을 측정하기 위하여 제2도에 도시된 측정 회로가 이미 고안되었는데, 이 경우에 2개의 MOS 트랜지스터 섹션의 분리된 소스 단자(A 및 B)가 연산 증폭기(12)의 양 및 음 입력 단자에 각각 접속되며, 연산 증폭기의 출력은 다른 MOS FET(Tx)의 게이트 전극에 공급되며, 그 MOS FET(Tx)의 드레인-소스 경로는 분할된 MOS 트랜지스터(To)의 MOS 측정 트랜지스터의 소스 단자(A)와 접지부(M)에 접속된 오옴 저항기(Rm) 간에 접속된다. MOS 전력 트랜지스터의 소스 단자(13)-연산 증폭기(12)의 음 출력 단자에 접속됨-는 부하 저항기(RL)을 통하여 접지부(M)에 접속된다. 측정 전류(IM)은 다른 MOS 트랜지스터(Tx) 및 그에 직렬로 접속된 측정 저항기(Rm)을 통과하여 흐른다. 측정 저항기(Rm)에 걸리는 측정 전압(Um)의 강하는 전압 측정 수단(18)을 통하여 측정된다.
이 회로의 경우에 연산 증폭기(12)는 소스 단자(A)가 소스 단자(B)와 거의 동일한 전위를 가져서 그 결과 관계식(1)이 항상 만족되고, 관계식 IM=Um·Rm을 사용하여 측정 전압(Um)을 기초로 측정 전류(Imeas)가 확인되는 즉시 방정식(2)로부터 출력 전원 전류(IL)이 계산될 수 있도록 피드백을 가진다.
그러나 이러한 기존 회로의 단점은 오버슈팅 및 신호 지연을 초래하여 결국 출력 신호의 오류를 발생시킬 수 있는 조정 회로를 포함하는 점이다. 연산 증폭기는 전원 공급 전압과 거의 동일한 상대적으로 높은 위상 정합 입력 전압을 필요로 한다. 소정의 온도 범위 전체에 대하여, 오프셋 전압이 작게 유지되는 것이 보장되어야 한다. 필요한 주파수 보상을 위하여 넓은 실리콘 면적이 필요하다. 회로에 제공되는 비교기는 추가의 오프셋 문제를 일으킬 수 있고 보다 넓은 실리콘 면적을 필요로 한다.
제3도에는, MOS FET(To)의 드레인 전류(IDS)를 모니터링하기 위한 본 발명에 따른 회로 구성의 기본적 원리가 도시되어 있는데, 특히 트랜지스터의 턴온 상태에서 게이트 전극이 드레인 전극보다 높은 전위를 가지는 HSD(High Side Driver)형의 이중 확산된 MOS(D-MOS) 트랜지스터의 경우에 적용된다. 그러나 본 발명에 따른 회로 구성은 예를 들어 P 채널형과 같은 기타 MOS 트랜지스터에 대하여도 사용될 수 있다.
기판 상에 형성된 유효 트랜지스터 영역은 측정 전류(IM)을 공급하는 MOS 측정 트랜지스터(To′) 및 출력 전력을 위한 높은 전류(Ipow)를 공급하는 MOS 전력 트랜지스터(To″)를 구성하기 위하여 분할된다.
2개의 MOS 트랜지스터 섹션(To′,To″)는 전원 공극 전압(Vcc)가 인가되는 공통 드레인 전극을 소유한다. 또한 2개의 MOS 트랜지스터 섹션(To′,To″)의 게이트 전극은 공통 게이트 전극에 의하여 각각 접속된다.
유효 트랜지스터 영역이 분할되어 있기 때문에, 2개의 MOS 트랜지스터 섹션(To′,To″)는 각각 분리된 소스 단자(A 및 B)를 가진다.
MOS 트랜지스터 섹션(To′)와 MOS 전력 트랜지스터(To″)의 드레인 소스 경로 D-S는 전류 미러(SP1)의 상이한 전류 경로(SZa및 SZb)에 배치된다. 예를 들어 전류 미러(SP1)의 입력 전류 경로(SZa)에는 일정 전류원(Io)을 사용하여 일정한 기준 전류(Iref)가 제공되고, 그러한 기준 전류는 제2전류 경로(SZb)내에서 반향된다.
전류 미러(SP1)은, 도시된 실시예에서 바이폴라 트랜지스터인 2개의 트랜지스터(T1,T2)를 포함하는데, 그 트랜지스터들의 베이스는 상호 접속되어 있고, 대응하는 전류 경로(SZa및 SZb)에 각각 배열된 에미터-콜렉터 경로는 각각 측정 트랜지스터(To′) 및 전력 트랜지스터(To″)에 직렬로 접속된다. 트랜지스터 다이오드를 구성하기 위하여 트랜지스터(T1)의 베이스는 그 콜렉터에 접속된다.
도시된 본 발명의 실시예에서는 바이폴라 pnp 트랜지스터(T1,T2)가 사용되는데, 이들의 에미터는 측정 트랜지스터(To′) 또는 전력 트랜지스터(To″)의 해당 소스 단자(A 및 B)에 각각 접속된다. 2개의 트랜지스터(T1,T2)의 콜렉터는 각각 일정 전류원(Io) 및 미러 효과에 의하여 얻어져 동일한 전류를 공급하는 일정 전류원(Io′)를 거쳐 접지부(M)에 접속된다.
트랜지스터(T2)의 에미터와 MOS 전원 트랜지스터(To″)의 소스 단자(B) 간의 접속부에 전력 출력 단자(L)이 제공되어 이를 통하여 출력 전력에 상관된 전류(Ipow)가 탭(tapped)된다. 트랜지스터(T2)의 콜렉터에는 모니터링 신호를 공급하는 모니터링 출력 단자(E)가 제공되는데, 모니터링 신호는 2개의 MOS 트랜지스터(To′,To″)의 소스 단자(A,B)의 소스 전압 간의 차이에 의존하여 그들의 드레인-소스 전압(UDS′,UDS″)의 차이에 의존하게 된다.
본 발명에 따른 회로의 작동 방식은 다음과 같다.
전류 미러(SP1)에 의하여, 전류 경로(SZb) 내의 트랜지스터(T2)는 전류 경로(SZa) 내의 트랜지스터(T1)과 동일한 콜렉터 전류를 가지고, 이 두 전류는 MOS 측정 트랜지스터(To′)를 통하여 흐르는 측정 전류(IM)과 동일한 선정된 기준 전류(Iref)와 항상 동일하다. 두개의 MOS 트랜지스터 섹션(To′,To″)가 비 Q(방정식 1을 참조)에 따라 유효 트랜지스터 영역을 분할함으로써 형성되었다고 가정하면 MOS 트랜지스터(To)가 MOS 측정 트랜지스터(To′)의 등가물로서 턴 온될 때, MOS 전력 트랜지스터(To″)의 드레인-소스 저항(RDSon)에 비례하는 측정 저항(RM)이 발생하는 데, 이 경우 비례 상수는 역시 Q이다. MOS 전력 트랜지스터(To″)는 UDS″=IL인 전압과 RDSon과 동일한 내부 저항 Ri를 가진 전원으로서 작용한다.
출력 전력의 전류(IL)이 다음의 관계식을 만족시키면
2개의 소스 단자(A,B)에서 발생하는 전압(UA,UB)은 크기면에서 동일하게 된다. 만약,
의 조건이 만족되면, 원하는 과도하게 낮은 전류 한계 또는 문턱값에 도달하게 된다. 이는 모니터링 출력 단자(E)에서 대응하는 모니터링 신호에 의하여 신호되는데, 이 경우 신호의 전위는, 만약 2개의 트랜지스터(T1,T2)가 적절히 매치되어 있으면, 트랜지스터(T1)의 콜렉터 전위와 거의 동일하게 된다.
두 소스 전위는 항상 상호 동일하게 유지될 필요는 없다. 단지 그러한 상황이 일어났을 때에 인지될 필요가 있을 뿐이다.
만약 출력 전력의 전류 IL이 Q·Iref보다 작은 값이면,
또는,
이 된다. 이는 동시에 모니터링 출력 단자(E)의 전위가 트랜지스터(T1)의 콜렉터 전위에 관련하여 증가됨을 의미한다. 출력 단자(E)에 나타나는 모니터링 신호의 높은 레벨은 결과적으로 과도하게 낮은 전류의 존재 또는 이상 상태를 나타내게 되어, 본 발명에 따른 회로 배열에 의하여 이상 상태가 직접적으로 신뢰성 있게 검출될 수 있다.
한편 출력 전원의 전류 IL이 Q·Iref보다 큰 값을 가지면, 이는 MOS 전력 트랜지스터(To″)의 소스 단자(B)에 나타나는 전압이 MOS 측정 트랜지스터의 소스 단자(Q)에 나타나는 전압보다 낮음을 의미하게 된다. 즉
의 관계가 성립한다. 이는 동시에 트랜지스터(T2)의 데이스 에미터 전압이 트랜지스터(T1)의 베이스 에미터 전압보다 작음을 의미한다. 즉,
이 성립한다. 이 경우에서는 트랜지스터(T1,T2)가 pnp형 트랜지스터이기 때문에, 방정식(5) 및 (8)에 나타난 전압값들은 각각 절대값으로 간주된다.
트랜지스터(T2)의 베이스-에미터 전압의 크기가 작아지는 경우, 모니터링 출력 단자(E)의 전위가 그에 대응하여 낮은 값으로 떨어지기 때문에, 모니터링 출력 단자(E)의 작은 전압 레벨이 과도하게 낮은 전류의 해당 한계가 초과되었음을 신호하게 되며, 과도하게 낮은 전류가 존재하는지의 여부는 중요하지 않다.
제4도는, 제3도에 따른 단순화된 회로 배열과 동일한 원리로 작동하는 본 발명의 편리하고 실용적인 변형을 도시한다.
이 경우에, MOS 측정 트랜지스터(To′) 및 MOS 전력 트렌지스터(To″)는 전류 미러의 해당 전류 미러 루프(SZa및 SZb) 내에 배치되어 각각의 경우에 그 콜렉터들이 서로 접속된 2개의 상보적 트랜지스터(T1,T4및 T2, T5)와 각각 직렬로 접속된다. npn 트랜지스터(T1,T2)는 에미터를 통하여 MOS 측정 트랜지스터(To′)의 소스 단자(A) 및 MOS 전력 트랜지스터(To″)의 소스 단자(B)에 접속되는 반면, pnp 트랜지스터(T4,T5)는 각각 에미터 저항(R2,R3)를 통하여 접지된다. 두 트랜지스터(T4,T5)의 베이스는 두 트랜지스터(T1,T2)의 베이스와 마찬가지로 상호 접속되어 있다. 추가의 pnp 트랜지스터(T8)의 베이스 단자는 트랜지스터(T1,T4)의 두 콜렉터에 접속되고 에미터 단자를 통하여 트랜지스터(T1,T2)의 베이스에 접속된다. 이 트랜지스터(T8)의 콜렉터는 접지부(M)과 직접 접속된다.
2개의 MOS FET(To′,To″)를 포함하는 전류 미러(SP1)에는 추가의 전류 미러(SP2)를 통하여 선정된 기준 전류(Iref)가 공급되는데, 전류 미러(SP2)는 안정화된 입력 정전압(Vstab)에 접속된 출력 전류 경로(SZe)를 포함하며, 경로 내에는 에비터 저항(R1)을 통해 접지부(M)에 접속되는 트랜지스터 다이오드(T3)에 접속된 기준 저항(Rref)이 포함된다. 트랜지스터 다이오드를 구성하는 npn 트랜지스터(T3)의 베이스는 트렌지스터(t4)의 베이스와 접속된다.
그리하여 두 트랜지스터(T1,T2)를 포함하는 전류 미러 경로(SZa,SZb) 내에서 안정화된 전압(Vstab) 및 기준 저항(Rref)에 의존하는 방식으로 입력 경로(SZe) 내에 발생되는 동일한 일정 기준 전류(Iref)가 항상 흐르게 된다.
제4도에 도시된 실시예에서, 전류 미러(SP1)의 모니터링 출력 단자(E)는 전류 미러(SZb)의 2개의 상보적 트랜지스터(T2,T5)의 상호 접속된 2개의 콜렉터로 구성된다.
전류 미러(SP1)의 이 모니터링 출력 단자(E)에 뒤이어 2개의 상보적 트랜지스터(T6,T7)를 포함하는 출력 스테이지(14)가 있다. 트랜지스터(T6)의 베이스가 전류 미러(SP1)의 모니터링 출력 단자(E)에 접속되는 한편 트랜지스터(T7)의 베이스는 그 일부가 트랜지스터(T3,T5)의 베이스에 접속되며 트랜지스터(T6)의 에미터가 다이오드(D)를 통하여 전력 출력(L)에 접속되는 한편 트랜지스터(T7)은 에미터 저항기(R4)를 통하여 접지부(M)에 접속된다. 이 출력 스테이지(14)의 출력 신호는 2개의 트랜지스터(T5,T7)의 링크된 콜렉터로 구성되는 접속부(C)에 탭된다.
마지막으로, 출력 스테이지(14)의 출력 단자(C)에 TTL 레벨 매칭 스테이지(16)이 후속될 수 있는데, 이를 통하여 출력 레벨은 후속 TTL 회로를 위한 TTL 레벨로 조정될 수 있다.
본 실시예에서, 이 TTL 레벨 조정 스테이지는 pnp 트랜지스터(T9)를 포함하는데, 이 pnp 트랜지스터(T9)의 베이스는 스테이지(14)의 출력 단자(14)에 접속되고, 에미터는 안정화된 전원의 양 전위(Vstas)에 접속되며, 콜젝터는 저항(R5)를 통하여 접지부(M)과 접속된다. 이 TTL 레벨 조정 스테이지(16)의 출력 신호는 트랜지스터(T9)의 콜렉터에 접속된 접속부(F)에서 테이크-오프된다.
이 회로의 작동 방식은 제3도에 관련하여 설명된 회로의 작동 방식과 본질적으로 동일하다. 과도하게 낮은 전류 한계 또는 스위치 한계에 도달하면 전압 미러(SP1)의 모니터링 출력 단자(E)에는 트랜지스터(T1,T4)의 상호 접속된 2개의 콜렉터 간의 접합부(D)와 거의 동일한 전위가 발생된다. 과도하게 낮은 전류 한계 보다 낮은 전류가 흐르는 한, 출력 스테이지(14) 및 트랜지스터(T9)을 통하여 TTL 레벨 조정 스테이지(16)의 전위가 출력 단자(F)에서 이에 대응하여 상승하도록 단자(E)는 높은 레벨을 갖는다. 출력 단자(F)의 높은 출력 레벨은 과도하게 낮은 전류, 즉 이상 상태를 나타낸다.
에미터 저항(R1내지 R3)은 전류 미러(SP1 및 SP2)의 선택된 트랜지스터(T3내지 T5)의 부정합을 보상한다. 또한 그러한 저항은 상당히 높은 이득을 제공하고 상기 트랜지스터의 조기 전압의 효과를 최소화시킨다. 스위치 한계 또는 과도하게 낮은 전류 한계에 도달한 경우 전위(D,E)의 크기가 거의 동일하기 때문에, 트랜지스터(T1,T2)의 조기 전류의 효과는 완벽하게 실용적으로 처리될 수 있다. 트랜지스터(T1,T2)의 베이스-에미터 전압의 부정합에 연관되어 발생하는 오프셋 전압의 효과는 적절한 배치 기법에 의하여 감소될 수 있다. 본 발명의 도시된 실시예에서 오프셋 전압은 0.5mV 미만이다.
본 발명에 따른 회로 구성은 2중 확산된 MOS(D-MOS) FET, 특히 HSD 형 FET의 드레인 전류를 모니터링하기 위하여 양호하게 사용될 수 있다. 그러한 D-MOS FET는 예를 들어 모터 또는 기타 전기적 부하를 공급하기 위한 H 브리지 내에 제공될 수 있다.
본 발명에 따른 회로 구성의 도시된 실시예의 경우에, 기준 전류는 결국 MOS FET(To′)의 소스 단자(A)에 기준 전압을 발생시키는 데 사용되고, 기준 전압은 MOS 전력 트랜지스터(To″)의 소스 단자(B)에서의 전압과 비교된다. 이 비교를 통하여 과도하게 낮은 전류치 또는 스위치 한계 이하의 전류치로부터 그러한 한계 이상의 전류치로의 전환을 매우 정확하게 검출할 수 있고 스위칭 점을 정밀하게 설정할 수 있다. 본 발명에 따른 회로 형태는 형태가 단순하고 저가로 제작될 수 있으며, 공급 전압에 대한 감수성이 낮고 낮은 온도 계수를 가지며 최적 응답 특성을 가진다.

Claims (10)

  1. 측정 전류(IM)을 공급하는 금속 산화물 반도체(MOS) 측정 트랜지스터(To′) 및 전력 출력을 공급하는 MOS 전력 트랜지스터(To″)를 제공하기 위하여 기판 상에 형성된 유효 트랜지스터 영역이 분할된 MOS 전계효과 트랜지스터(FET; To)의 드레인 전류(IDS)를 모니터링하기 위한 회로에 있어서, MOS 측정 트랜지스터(To′) 및 MOS 전력 트랜지스터(To″)의 드레인-소스 경로들(D-S)은 전류 미러(SP1)의 상이한 전류 루프(SZa,SZb) 내에 배치되고, 상기 전류 미러는 선정 가능한 기준 전류(Iref)에 의하여 작동되고, 상기 2개의 MOS 전계효과 트랜지스터(To′,To″)의 드레인-소스 전압(UDS)간의 차이에 의존하는 모니터링 신호를 공급하는 출력 단자(E)를 가지는 것을 특징으로 하는 회로.
  2. 제1항에 있어서, 선정 가능한 기준 전류(Iref)가 상기 2개의 MOS FET(To′,To″)를 포함하는 전류 미러(SP1)에 공급되는 것을 특징으로 하는 회로.
  3. 제1항 또는 제2항에 있어서, 각각의 전류 미러 루프(SZa,SZb) 내의 MOS 측정 트렌지스터(To′) 및 MOS 전력 트랜지스터(To″)는 에미터 저항(R2,R3)를 통하여 접지부에 접속된 트랜지스터(T4,T5)와 각각 직렬로 접속되는 것을 특징으로 하는 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 각각의 전류 미러 루프(SZa,SZb)에서 MOS 측정 트랜지스터(To′) 및 MOS 전력 트랜지스터(To″)는 2개의 상보적 트랜지스터(T1,T4; T2,T5)와 각각 직렬로 접속되는 것을 특징으로 하는 회로.
  5. 제4항에 있어서, 상기 전류 미러(SP1)의 모니터링 출력 단자(E)는 MOS 전력 트랜지스터(To″)를 포함하는 전류 미러 루프(SZb) 내의 2개의 상보적 트랜지스터(T2,T5)의 상호 접속된 2개의 콜렉터에 의하여 구성되는 것을 특징으로 하는 회로.
  6. 제5항에 있어서, 2개의 상보적 트랜지스터(T6,T7)을 포함하는 출력 스테이지(14)가 전류 미러(SP1)의 모니터링 출력 단자(E)의 입력에 접속되는 것을 특징으로 하는 회로.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 모니터링 출력 단자(E) 또는 출력 스테이지(14)를 가지는 전류 미러(SP1)는 후속하는 TTL 레벨 조정 스테이지(16)에 접속되는 것을 특징으로 하는 회로.
  8. 제2항에 있어서, 추가의 전류 미러(SP2)는 일정 전압(Vstab)에 접속된 입력 전류 루프(SZa)를 포함하되, 상기 전류 루프 내에서 기준 저항(Rref)은 에미터 저항(R1)을 통하여 접지부(M)에 접속된 트랜지스터 다이오드(T3)와 직렬로 접속되는 것을 특징으로 하는 회로.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, MOSFET(To)는 2중 확산된 MOS(D-MOS) 트랜지스터인 것을 특징으로 하는 회로.
  10. 제9항에 있어서, MOSFET(To)는 트랜지스터의 턴온 상태에서 게이트전극이 드레인 전극보다 높은 전위를 가지게 되는 HSD(high side driver) 형의 D-MOS 트랜지스터인 것을 특징으로 하는 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980081176A (ko) * 1997-04-09 1998-11-25 이데이노부유끼 전계 효과 트랜지스터의 핀치-오프 전압의 측정 회로, 측정트랜지스터, 측정 방법 및 제조 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5631527A (en) * 1994-09-06 1997-05-20 Sgs-Thomson Microelectronics, Inc. Voice coil motor feedback control circuit
FR2728744B1 (fr) * 1994-12-21 1997-03-14 Sgs Thomson Microelectronics Circuit de fourniture de tension extremum
EP0819339A1 (en) * 1996-02-01 1998-01-21 Koninklijke Philips Electronics N.V. Distortion compensation for a capacitively loaded follower
DE10057486A1 (de) * 2000-06-15 2016-10-13 Continental Teves Ag & Co. Ohg Verfahren und Schaltungsanordnung zur Erkennung eines Defekts von Halbleiterschaftelementen und dessen/deren Verwendung in Kraftfahrzeugen, insbesondere Bremskraft- und Fahrdynamikreglern
DE10154763A1 (de) * 2001-11-09 2003-05-22 Continental Teves Ag & Co Ohg Verfahren und Schaltungsanordnung zur Erkennung eines Defekts von Halbleiterschaltelementen und deren Verwendung in elektronischen Bremskraft- und Fahrdynamikreglern
DE10314842A1 (de) * 2003-04-01 2004-10-21 Siemens Ag Stromerfassungsschaltung für einen DC/DC-Wandler
US7118273B1 (en) * 2003-04-10 2006-10-10 Transmeta Corporation System for on-chip temperature measurement in integrated circuits
US6859075B1 (en) * 2003-07-02 2005-02-22 Inphi Corporation High-speed output buffer
CN101432631A (zh) * 2004-06-02 2009-05-13 国际整流器公司 通过监控半桥或全桥式电路中的vs电压进行的双向电流检测
KR100869592B1 (ko) * 2004-06-02 2008-11-21 인터내쇼널 렉티파이어 코포레이션 하프 또는 풀 브리지 회로 내의 ｖｓ 전압을모니터링함으로써 양방향 전류 감지
JP4907875B2 (ja) * 2005-01-17 2012-04-04 ローム株式会社 電流検出回路
JP4902390B2 (ja) * 2007-02-17 2012-03-21 セイコーインスツル株式会社 カレント検出回路及び電流モード型スイッチングレギュレータ
CN102692543B (zh) * 2012-06-01 2015-03-18 西安邮电大学 一种基于栅控漏极产生电流提取mosfet平带电压和阈值电压的方法
CN102879627B (zh) * 2012-10-19 2015-11-18 联合汽车电子有限公司 Dc/dc变换电路的输出电压检测电路
US9152163B1 (en) * 2014-05-15 2015-10-06 Infineon Technologies Austria Ag Regulation of a load current-to-sensing current ratio in a current sensing power metal-oxide-semiconductor field-effect transistor (MOSFET)
US9494957B2 (en) 2014-09-10 2016-11-15 Qualcomm Incorporated Distributed voltage network circuits employing voltage averaging, and related systems and methods
CN207148199U (zh) * 2017-06-28 2018-03-27 罗伯特·博世有限公司 电流检测电路和集成电路
KR102452596B1 (ko) * 2018-06-01 2022-10-06 주식회사 엘지에너지솔루션 모스펫 진단 장치 및 방법
US10942220B2 (en) 2019-04-25 2021-03-09 Teradyne, Inc. Voltage driver with supply current stabilization
US11119155B2 (en) 2019-04-25 2021-09-14 Teradyne, Inc. Voltage driver circuit
US11283436B2 (en) 2019-04-25 2022-03-22 Teradyne, Inc. Parallel path delay line
US10761130B1 (en) 2019-04-25 2020-09-01 Teradyne, Inc. Voltage driver circuit calibration

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4580070A (en) * 1983-03-21 1986-04-01 Honeywell Inc. Low power signal detector
US4587442A (en) * 1983-12-01 1986-05-06 Motorola, Inc. Current threshold detector
US4577125A (en) * 1983-12-22 1986-03-18 Advanced Micro Devices, Inc. Output voltage driver with transient active pull-down
NL8503394A (nl) * 1985-12-10 1987-07-01 Philips Nv Stroomaftastschakeling voor een vermogenshalfgeleiderinrichting, in het bijzonder geintegreerde intelligente vermogenshalfgeleiderschakelaar voor met name automobieltoepassingen.
NL8900050A (nl) * 1989-01-10 1990-08-01 Philips Nv Inrichting voor het meten van een ruststroom van een geintegreerde monolitische digitale schakeling, geintegreerde monolitische digitale schakeling voorzien van een dergelijke inrichting en testapparaat voorzien van een dergelijke inrichting.
US5032745A (en) * 1989-02-22 1991-07-16 National Semiconductor Corporation Current sensing of DC or a stepper motor
ES2088921T3 (es) * 1989-05-09 1996-10-01 United Technologies Automotive Circuito de potencia suministrada con deteccion de corriente.
JPH03128526A (ja) * 1989-10-13 1991-05-31 Nec Corp エミッタフォロワ回路
IT1238305B (it) * 1989-11-30 1993-07-12 Sgs Thomson Microelectronics "circuito di rilevamento della corrente in un transistore di potenza di tipo mos"
US5272392A (en) * 1992-12-04 1993-12-21 North American Philips Corporation Current limited power semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980081176A (ko) * 1997-04-09 1998-11-25 이데이노부유끼 전계 효과 트랜지스터의 핀치-오프 전압의 측정 회로, 측정트랜지스터, 측정 방법 및 제조 방법

Also Published As

Publication number Publication date
DE4237122A1 (de) 1994-05-05
EP0596473A1 (en) 1994-05-11
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US5436581A (en) 1995-07-25
JPH075225A (ja) 1995-01-10
DE4237122C2 (de) 1996-12-12

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