KR940012562A - 금속 산화물 반도체 전계효과 트랜지스터(mos fet)의 드레인 전류 모니터용 회로 - Google Patents

금속 산화물 반도체 전계효과 트랜지스터(mos fet)의 드레인 전류 모니터용 회로 Download PDF

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Abstract

MOS 측정 트랜지스터(TO′) 및 MOS 전력 트랜지스터(TO″)를 제공하기 위하여 그 유효 트랜지스터 영역이 분할된 MOS FET의 드레인 전류를 측정하기 위한 회로 구성에서, 2개의 MOS 트랜지스터 섹션(TO′, TO″)의 드레인-소스 경로는 예정될 수 있는 기준 전류(Iref)에 의하여 작동되는 전류 미러(SP1)의 상이한 전류 루프(SZa, SZb)내에 형성된다. 전류 미러(SP1)은 2개의 MOS FET(TO′, TO″)의 드레인-소스 전압 간의 차이에 의존하는 모니터링 신호를 공급하는 출력 터미널(E)를 가진다.

Description

금속 산화물 반도체 전계효과 트랜지스터(MOS FET)의 드레인 전류 모니터용 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 2개의 트랜지스터 섹션을 구성하기 위하여 분할된 금속 산화물 반도체 전계효과 트랜지스터를 사용하는 본 발명의 원리를 도시하는 회로도.
제2도는 하나의 트랜지스터 섹션을 통과하여 흐르는 측정 전류를 측정하기 위한 통상적인 회로배열을 도시하는 도면.
제3도는 금속 산화물 반도체 전계효과 트랜지스터의 드레인 전류를 모니터하기 위한 회로 구성의 원리를 도시하는 회로도.
제4도는 본 발명에 따른 회로 구성의 가능한 변형을 도시하는 도면.

Claims (10)

  1. 측정 전류(IM)을 공급하는 금속 산화물 반도체(MOS)측정 트랜지스터(TO′) 및 전력 출력을 공급하는 MOS 전력 트랜지스터(TO″)를 제공하기 위하여 기판 상에 형성된 유효 트랜지스터 영역이 분할된 MOS 전계효과 트랜지스터(FET; To)의 드레인 전류(IDS)를 모니터링하기 위한 회로 구성에 있어서, MOS 측정 트랜지스터(TO′) 및 MOS 전력 트랜지스터(TO″)의 드레인-소스 경로(D-S)가 전류 미러(SP1)의 상이한 전류 루프(SZa, SZb)내에 형성되고, 상기 전류 미러는 예정될 수 있는 기준 전류(Iref)에 의하여 작동되고 2개의 MOS 전계효과 트랜지스터(TO′, TO″)의 드레인-소스 전압(UDS)간의 차이에 의존하는 모니터링 신호를 공급하는 출력 터미널(E)를 가지는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 드레인 전류 모니터용 회로.
  2. 제1항에 있어서, 예정될 수 있는 기준 전류(Iref)가 2개의 MOS FET(TO′, TO″)를 포함하는 전류 미러(SP1)에 공급되는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 드레인 전류 모니터용 회로.
  3. 제1항 또는 제2항에 있어서, 해당 전류 루프(SZa, SZb)내의 MOS 측정 트랜지스터(TO′) 및 MOS 력 트랜지스터(TO″)가 에미터 저항(R2, R3)를 통하여 접지부에 연결된 트랜지스터(T4, T5)와 각각 직렬로 연결되는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 드레인 전류 모니터용 회로.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 해당 전류 미러 루프(SZa, SZb) 내에서 MOS 측정 트랜지스터(To′) 및 MOS 전력 트랜지스터(TO″)가 2개의 상보적(mutually complementary) 트랜지스터(T1, T4;T2, T5)와 각각 직렬로 연결되는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 드레인 전류 모니터용 회로.
  5. 제4항에 있어서, 전류 미러(SP1)의 모니터링 출력 터미널(E)가 MOS 전력 트랜지스터(TO″)를 포함하는 전류 미러 루프(SZb) 내의 2개의 상보적 트랜지스터(T2, T5)의 상호 연결된 2개의 콜렉터에 의하여 구성되는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 드레인 전류 모니터용 회로.
  6. 제5항에 있어서, 2개의 상보적 트랜지스터(T6, T7)을 포함하는 출력 스테이지(14)를 가지는 전류 미러(SP1)의 모니터링 출력 터미널(E)의 입력에 연결되는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 드레인 전류 모니터용 회로.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 모니터링 출력 터미널(E) 또는 출력 스테이지(14)를 가지는 전류 미러(SP1)이 후속하는 TTL 레벨 조정 스테이지(16)에 연결되는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 드레인 전류 모니터용 회로.
  8. 제2항에 있어서, 추가의 전류 미러(SP2)가 일정 전압(Vstab)에 연결된 입력 전류 루프(SZa)를 포함하되, 상기 전류 루프 내에서 기준저항(Rref)이 에미터 저항(R1)을 통하여 접지부(M)에 연결된 트랜지스터 다이오드(T3)와 직렬로 연결되는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 드레인 전류 모니터용 회로.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, MOS FET(To)가 2중 확산된 MOS(D-MOS) 트랜지스터인 것을 특징으로 하는 MOS 전계효과 트랜지스터의 드레인 전류 모니터용 회로.
  10. 제9항에 있어서, MOS FET(To)가 트랜지스터의 턴온 상태에서 그 게이트 전극이 그 드레인 전극보다 높은 전위를 가지게 되는 HSB(high side driver)형의 D-MOS 트랜지스터인 것을 특징으로 하는 MOS 전계효과 트랜지스터의 드레인 전류 모니터용 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930023181A 1992-11-03 1993-11-03 금속산화물 반도체 전계효과 트랜지스터의 드레인 전류 모니터용 회로 KR100277452B1 (ko)

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