JP4907875B2 - 電流検出回路 - Google Patents

Description

本発明は、カレントミラー回路を使用して間接的に電流を検出する電流検出回路に関する。

電流検出回路は、モータドライバや電源など様々な用途に用いられる。電流検出回路は、負荷への電流供給路に抵抗を挿入して、その両端電圧から電流を直接検出するものが一般的であるが、カレントミラー回路を使用して間接的に検出する手法も試みられている。特許文献１の図１には、トランジスタ３、２からなるカレントミラー回路１が開示されている。このトランジスタ３、２のサイズ比がｎ：１であると、トランジスタ３、２に流れる電流もｎ：１となる。制御端子４に所定電圧が与えられると、トランジスタ３は負荷１３に電流ＩＬ１を供給し、トランジスタ２はトランジスタ９を介して抵抗１１に検出電流ＩＳ１＝ＩＬ１÷ｎを供給する。従って、抵抗１１の抵抗値をＲとすれば、検出端子１２には検出電圧Ｒ×ＩＳ１＝Ｒ×ＩＬ１÷ｎが出力される。

このような回路は、特許文献２に記載されているように、負荷電流の経路上にセンス抵抗を介挿することなく、無損失で精度よく負荷電流を検出することができ、負荷電流を検出する際に負荷電流の大きさに応じてゲインを容易に切り替えることができる、としている。
特開２００１−２６４３６５号公報 特開平７−１１３８２６号公報

上記特許文献１の図１において、カレントミラー回路１を構成するトランジスタ３、２の非飽和状態では、ソースドレイン端子間電流ＩＤＳは、ソースドレイン端子間電圧ＶＤＳに対して依存性を持つ。そこで、オペアンプ６とトランジスタ７からなるフィードバック回路５は、トランジスタ３、２のソースドレイン端子間電圧ＶＤＳが等しくなるように制御している。

しかしながら、フィードバック回路５に含まれるオペアンプ６内には、位相補償用の容量が必要なため、このようなフィードバック回路を設けると、回路規模が大きくなる。

本発明はこうした状況に鑑みてなされたものであり、その目的は、カレントミラー回路を使用して間接的に電流を検出する場合に、小規模な回路で精度よく行うことが可能な電流検出回路を提供することにある。

上記課題を解決するために、本発明のある態様の電流検出回路は、出力電流を供給する出力電流側トランジスタと、出力電流に比例した検出用電流を供給する電流検出用トランジスタと、を含む電流検出用カレントミラー回路と、出力電流側トランジスタの端子電圧と電流検出用トランジスタの端子電圧とが所定の関係になるよう、電流検出用カレントミラー回路の電流供給側に接続する補償用カレントミラー回路と、検出用電流を検出することによって、出力電流を間接的に検出する電流検出部と、「所定の関係」は、出力電流側トランジスタの端子電圧と電流検出用トランジスタの端子電圧とが等しくなる関係であってもよい。

この態様によると、電流検出用カレントミラー回路に補償用カレントミラー回路を接続したことにより、出力電流側トランジスタおよび電流検出用トランジスタの、例えばコレクタ電極またはドレイン電極などの電極の電位精度を小規模な回路で高めることができる。

電流検出用カレントミラー回路は、外部からの入力電流に比例した出力電流を出力電流側トランジスタに発生させるための入力電流側トランジスタをさらに含み、入力電流を受ける第１入力電流供給用トランジスタと、入力電流側トランジスタに接続され、入力電流側トランジスタに入力電流に対応する電流を発生させる第２入力電流供給用トランジスタと、補償用カレントミラー回路にバイアス電流を供給する第３入力電流供給用トランジスタと、を含む入力電流供給用カレントミラー回路をさらに備えてもよい。

この態様によると、入力電流に連動したバイアス電流を補償用カレントミラーに供給することにより、入力電流に応じて、出力電流側トランジスタおよび電流検出用トランジスタの、例えばコレクタ電極またはドレイン電極などの電極の電位を調整することができる。

補償用カレントミラー回路は、電流検出用トランジスタに接続され、バイアス電流に比例した電流を検出用電流として供給する第１補償用トランジスタと、出力電流側トランジスタに接続され、その逆の電極にてバイアス電流を受ける第２補償用トランジスタと、を含んでもよい。

この態様によると、第１補償用トランジスタの出力電流を検出用電流とすることにより、電流検出用カレントミラー回路におけるミラー比のずれの影響が低減された検出用電流を実現することができる。

入力電流側トランジスタと電流検出用トランジスタとの電流駆動能力の比、第２補償用トランジスタと第１補償用トランジスタとの電流駆動能力の比、および第２入力電流供給用トランジスタと第３入力電流供給用トランジスタとの電流駆動能力の比を対応させ、かつ第２補償用トランジスタの電流駆動能力を入力電流側トランジスタのそれと異ならしめてもよい。

この態様によると、第２補償用トランジスタの電流駆動能力を調整することにより、出力電流側トランジスタのコレクタ電流またはドレイン電流のうち、第２補償用トランジスタに流れ、出力電流Ｉｏにならない分を減らすことができ、検出精度を上げることができる。

少なくとも電流検出用カレントミラー回路および補償用カレントミラー回路を半導体集積回路で構成してもよい。電流検出部を半導体集積回路で構成してもよく、入力電流供給用カレントミラー回路を半導体周回路で構成してもよい。

なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、カレントミラー回路を使用して間接的に電流を検出する場合に、小規模な回路で精度よく行うことが可能となる。

（実施形態１）
実施形態１は、バイポーラトランジスタを用いたカレントミラー回路を使用して間接的に電流を検出する電流検出回路を示す。また、当該カレントミラー回路を構成するトランジスタ間のコレクタ電位を可能な限り同一に保つ構成も示す。

図１は、実施形態１における電流検出回路の構成を示す図である。この電流検出回路では、ＰＮＰ型のバイポーラトランジスタを使用する例を説明する。入力電流側トランジスタＱ２、電流検出用トランジスタＱ４、および出力電流側トランジスタＱ６は、第１電流検出用カレントミラー回路ＣＭ２を構成する。入力電流側トランジスタＱ２、電流検出用トランジスタＱ４、および出力電流側トランジスタＱ６のエミッタ電極は、電源電圧などの高電位側基準電位Ｖｃｃに接続される。それらのベース電極同士は結線され、その電流路は、第１ベース電流補償用トランジスタＱ８を介して、入力電流側トランジスタＱ２のコレクタ側の電流路に接続される。

バイポーラトランジスタのコレクタ電流ＩＣは、下記（式１）で与えられる。
ＩＣ＝（ｑＤｎ／ＷＢ）ｎＰ・ｅｘｐ（ｑＶＢＥ／ｋＴ）…（式１）
ここで、ｑは電荷、Ｄｎは電子拡散係数、ＷＢはベース幅、ｎＰはドナー濃度、ＶＢＥはベース−エミッタ間電圧、ｋはボルツマン係数、Ｔは絶対温度を表す。

バイポーラトランジスタのベース電流ＩＢは、下記（式２）で与えられる。
ＩＢ＝（ｑＤｑ／Ｌｐ）ｐＮ｛ｅｘｐ（ｑＶＢＥ／ｋＴ）−１｝…（式２）
ここで、Ｄｑはホール拡散係数、Ｌｐはホールの拡散長、ｐＮはベースにおけるアクセプタの濃度を表す。

したがって、バイポーラトランジスタの電流増幅率ｈＦＥは、下記（式３）で与えられる。
ｈＦＥ＝（ｑＤｎ／ＷＢ）ｎＰ・ｅｘｐ（−ｑＶＢＥ／ｋＴ）／（ｑＤｎ／ＷＢ）ｐＮ｛ｅｘｐ（ｑＶＢＥ／ｋＴ）−１｝＝（Ｄｎ／Ｄｐ）（ｎＰ／ｐＮ）（Ｌｐ／ＷＢ） …（式３）
上記（式３）から分かるように、バイポーラトランジスタの電流増幅率ｈＦＥは、トランジスタの構造で決定される。例えば、ベース幅ＷＢを半分にすれば、電流増幅率ｈＦＥを２倍にすることができる。

本実施形態は、入力電流側トランジスタＱ２、電流検出用トランジスタＱ４、および出力電流側トランジスタＱ６の構造が異なるものを用いる。よって、各トランジスタＱ２、Ｑ４、Ｑ６の電流増幅率ｈＦＥ、すなわち電流駆動能力は異なるように設定される。本実施形態では、入力電流側トランジスタＱ２から順に、その電流駆動能力の比が１：ｎ：ｍｎに設定される。したがって、第１電流検出用カレントミラー回路ＣＭ２では、ベース−エミッタ間電圧が等しくなるため、電流駆動能力に応じたコレクタ電流が流れることになる。具体的には、入力電流側トランジスタＱ２から順に、１：ｎ：ｍｎのコレクタ電流が流れることになる。

第１ベース電流補償用トランジスタＱ８のエミッタ電極は第１電流検出用カレントミラー回路ＣＭ２を構成する３つのトランジスタＱ２、Ｑ４、Ｑ６のベース電極に共通接続し、そのベース電極は入力電流側トランジスタＱ２のコレクタ側の電流路に接続し、そのエミッタ電極は接地電位などの低電位側基準電位に接続する。第１ベース電流補償用トランジスタＱ８は、その電流駆動能力を利用して、入力電流側トランジスタＱ２のコレクタ側の電流路に流入される電流を減少させる働きをする。これにより、入力電流側トランジスタＱ２のコレクタ側の電流路を流れる電流と、出力電流側トランジスタＱ６のそれを流れる電流とのミラー比の精度を向上させる。

本実施形態における電流検出回路への入力電流の供給は、第１入力電流供給用トランジスタＱ１０、第２入力電流供給用トランジスタＱ１２、および第３入力電流供給用トランジスタＱ１４を含む入力電流供給用カレントミラー回路ＣＭ４により行われる。外部からの入力電流を、図１では可変電流源１０の記号で表している。第１入力電流供給用トランジスタＱ１０、および第２入力電流供給用トランジスタＱ１２、および第３入力電流供給用トランジスタＱ１４は、ＮＰＮ型で構成され、同じ構造のものを使用する。

第１入力電流供給用トランジスタＱ１０のエミッタ電極は、第１抵抗Ｒ２を介して接地し、そのベース電極は入力電流供給用カレントミラー回路ＣＭ４を構成するトランジスタＱ１２、Ｑ１４のベース電極と共通接続し、そのコレクタ電極は外部からの入力電流を受ける。また、入力電流供給用カレントミラー回路ＣＭ４を構成するために、第１入力電流供給用トランジスタＱ１０のコレクタ側の電流路と、入力電流供給用カレントミラー回路ＣＭ４を構成するトランジスタＱ１０、Ｑ１２、Ｑ１４のベース電極同士を結線する電流路とを接続する。なお、この間に第１ベース電流補償用トランジスタＱ８と同様に、トランジスタを挿入してもよい。

第２入力電流供給用トランジスタＱ１２のエミッタ電極は第２抵抗Ｒ４を介して接地し、そのコレクタ電極は入力電流側トランジスタＱ２のコレクタ電極と接続する。第３入力電流供給用トランジスタＱ１４のエミッタ電極は第３抵抗Ｒ６を介して接地し、そのコレクタ電極は後述する第２コレクタ電位補償用トランジスタＱ１８のコレクタ電極と接続する。

よって、外部からの入力電流に等しい、または略等しい電流が、入力電流側トランジスタＱ２のコレクタ側の電流路に流れ、同時に後述する第２コレクタ電位補償用トランジスタＱ１８のコレクタ側の電流路にバイアス電流として流れる。

第１コレクタ電位補償用トランジスタＱ１６および第２コレクタ電位補償用トランジスタＱ１８は、第１補償用カレントミラー回路ＣＭ６を構成する。これらの電流駆動能力の比は、ｎ：１に設定される。この比は、第１電流検出用カレントミラー回路ＣＭ２の電流駆動能力の比と対応するものであり、第１コレクタ電位補償用トランジスタＱ１６と電流検出用トランジスタＱ４とは同じ電流駆動能力に設定され、第２コレクタ電位補償用トランジスタＱ１８と入力電流側トランジスタＱ２との間も同じ電流駆動能力に設定される。

第１コレクタ電位補償用トランジスタＱ１６のエミッタ電極は、電流検出用トランジスタＱ４のコレクタ電極と接続し、そのコレクタ電極は、後述する電流検出部２０に接続する。第２コレクタ電位補償用トランジスタＱ１８のエミッタ電極は、出力電流側トランジスタＱ６のコレクタ電極と接続し、そのコレクタ電極は、第３入力電流供給用トランジスタＱ１４のコレクタ電極と接続する。

また、第１補償用カレントミラー回路ＣＭ６を構成するために、第１コレクタ電位補償用トランジスタＱ１６および第２コレクタ電位補償用トランジスタＱ１８のベース電極は結線され、その電流路と第２コレクタ電位補償用トランジスタＱ１８のコレクタ側の電流路とは、第２ベース電流補償用トランジスタＱ２０を介して接続する。第２ベース電流補償用トランジスタＱ２０は、第１ベース電流補償用トランジスタＱ８と同様に機能する。

本実施形態における電流検出回路は、出力電流側トランジスタＱ６のコレクタ電極と第２コレクタ電位補償用トランジスタＱ１８のエミッタ電極とを結ぶ電流路から出力電流路を分岐し、その電流路から出力電流側トランジスタＱ６のコレクタ電流を出力電流Ｉｏとして、外部に出力する。当該コレクタ電流は、第２コレクタ電位補償用トランジスタＱ１８のエミッタ電極にも若干流れるが、無視できる程度である。この出力電流Ｉｏは、入力電流側トランジスタＱ２と出力電流側トランジスタＱ６との電流駆動能力の比に応じて、入力電流が増幅された値となる。本実施形態では、この出力電流Ｉｏを直接検出するのではなく、第１コレクタ電位補償用トランジスタＱ１６のコレクタ電流を検出することにより、間接的に出力電流Ｉｏを検出し、電流検出用トランジスタＱ４および出力電流側トランジスタＱ６のコレクタ電位を補償する。

電流検出用トランジスタＱ４の電流駆動能力は、出力電流側トランジスタＱ６の電流駆動能力の１／Ｍ倍に設定される。例えば、１／１０００倍に設定されてもよい。したがって、電流検出用トランジスタＱ４のコレクタ電流は、出力電流Ｉｏの１／Ｍ倍、かつ入力電流のｎ倍の値となる。

また、本実施形態では、第２入力電流供給用トランジスタＱ１２、第３入力電流供給用トランジスタＱ１４、入力電流側トランジスタＱ２、および第２コレクタ電位補償用トランジスタＱ１８の電流駆動能力を同じに設定し、かつ第１ベース電流補償用トランジスタＱ８および第２ベース電流補償用トランジスタＱ２０の電流駆動能力を同じに設定し、かつ第１コレクタ電位補償用トランジスタＱ１６および第２コレクタ電位補償用トランジスタＱ１８の電流駆動能力の比をｎ：１に設定しているため、第１コレクタ電位補償用トランジスタＱ１６のコレクタ電流は、入力電流のｎ倍の値となる。同時に、出力電流Ｉｏの１／Ｍ倍ともなる。

電流検出部２０は、第１コレクタ電位補償用トランジスタＱ１６のコレクタ電流を検出する。例えば、そのコレクタ電極と接地との間に図示しないセンス抵抗を挿入し、当該センス抵抗の当該コレクタ電極側の電圧を検出して、当該コレクタ電流を検出してもよい。その電流を、電流検出用トランジスタＱ４および出力電流側トランジスタＱ６の電流駆動能力の比に応じて増幅することにより、検出対象であるところの出力電流Ｉｏを間接的に検出することができる。このような検出方法は、出力電流Ｉｏを直接検出する方法と比較して、電圧損失を抑制することができる。

第１コレクタ電位補償用トランジスタＱ１６および第２コレクタ電位補償用トランジスタＱ１８は、第１補償用カレントミラー回路ＣＭ６を構成するため、それらの駆動能力の比に応じた電流が両トランジスタＱ１６、Ｑ１８に流れ、ベース電圧も等しくなるため、エミッタ電圧も等しくなる。これにより、電流検出用トランジスタＱ４および出力電流側トランジスタＱ６の両コレクタ電極の電位にバラツキが発生した場合、両コレクタ電極の電位が等しくなるよう補償される。例えば、出力電流側トランジスタＱ６が線形領域に遷移した場合、電流検出用トランジスタＱ４とのミラー比にずれが発生するが、第１補償用カレントミラー回路ＣＭ６を接続したことにより、当該コレクタ電極の電位が等しくなるよう補償される。

以上説明したように本実施形態によれば、出力電流Ｉｏが変化した場合も、第１コレクタ電位補償用トランジスタＱ１６および第２コレクタ電位補償用トランジスタＱ１８の両ベース−エミッタ間電圧が等しいため、電流検出用トランジスタＱ４および出力電流側トランジスタＱ６の両コレクタ電極の電位が等しくなるよう補償される。よって、精度のよい電流検出を行うことができる。その際、差動増幅回路を用いないため、回路点数を削減することができ、回路全体を簡略化することができる。特に、本電流検出回路をモノシリックＩＣ化する場合、当該差動増幅回路の容量を省くことができるため、チップサイズをかなり小さくすることができる。したがって、小規模な回路で精度よく電流を検出することができる。

（実施形態２）
実施形態２は、ＦＥＴ（field-effect transistor）を用いたカレントミラー回路を使用して間接的に電流を検出する電流検出回路を示す。また、当該カレントミラー回路を構成するＦＥＴ間のドレイン電位を可能な限り同一に保つ構成も示す。

図２は、実施形態２における電流検出回路の構成を示す図である。この電流検出回路では、ＰチャネルＭＯＳＦＥＴ（metal oxide semiconductor FET）を使用する例を説明する。入力電流側ＦＥＴ（Ｍ２）、電流検出用ＦＥＴ（Ｍ４）、および出力電流側ＦＥＴ（Ｍ６）は、第２電流検出用カレントミラー回路ＣＭ８を構成する。入力電流側ＦＥＴ（Ｍ２）、電流検出用ＦＥＴ（Ｍ４）、および出力電流側ＦＥＴ（Ｍ６）のソース電極は、電源電圧などの高電位側基準電位Ｖｄｄに接続される。それらのゲート電極は結線され、入力電流側ＦＥＴ（Ｍ２）のドレイン側の電流路に接続される。その電流路との接続点と、入力電流側ＦＥＴ（Ｍ２）のドレイン電極との間には、第４抵抗Ｒ８を挿入する。

ＦＥＴのドレイン−ソース間電流ＩＤＳは、下記（式４）で与えられる。
ＩＤＳ＝ｕＣ（Ｗ／Ｌ）｛（ＶＧＳ―ＶＴ）ＶＤＳ―ＶＤＳ^２／２）｝ …（式４）
ここで、ｕはホールの移動度、Ｃはゲート酸化膜の容量、Ｗはチャネル幅、Ｌはチャネル長、ＶＧＳはゲート−ソース間電圧、ＶＴはしきち値電圧、ＶＤＳはソース−ドレイン間電圧を表す。

上記（式４）から分かるように、ＦＥＴのドレイン−ソース間電流ＩＤＳは、その構造、例えばチャネルサイズ（Ｗ／Ｌ）と比例関係にある。例えば、チャネル幅Ｗを２倍にすれば、ドレイン−ソース間電流ＩＤＳも２倍にすることができる。

本実施形態は、上記３つのＦＥＴ（Ｍ２、Ｍ４、Ｍ６）の各構造で決定される電流駆動能力の比を、入力電流側ＦＥＴ（Ｍ２）から順に、１：ｎ：ｍｎに設定する。第２電流検出用カレントミラー回路ＣＭ８では、ゲート−ソース間電圧が等しくなるため、電流駆動能力に応じたドレイン−ソース間電流が流れることになる。

本実施形態における電流検出回路への入力電流の供給は、実施形態１と同様であるため、説明を省略する。

第１ドレイン電位補償用ＦＥＴ（Ｍ８）および第２ドレイン電位補償用ＦＥＴ（Ｍ１０）は、第２補償用カレントミラー回路ＣＭ１０を構成する。これらの電流駆動能力の比は、ｎ：１に設定される。この比は、第２電流検出用カレントミラー回路ＣＭ８の電流駆動能力の比と対応するものであり、第１ドレイン電位補償用ＦＥＴ（Ｍ８）と電流検出用ＦＥＴ（Ｍ４）とは同じ電流駆動能力に設定され、第２ドレイン電位補償用ＦＥＴ（Ｍ１０）と入力電流側ＦＥＴ（Ｍ２）との間も同じ電流駆動能力に設定される。

第１ドレイン電位補償用ＦＥＴ（Ｍ８）のソース電極は、電流検出用ＦＥＴ（Ｍ４）のドレイン電極と接続し、そのドレイン電極は、実施形態１と同様の電流検出部２０に接続する。第２ドレイン電位補償用ＦＥＴ（Ｍ１０）のソース電極は、出力電流側ＦＥＴ（Ｍ６）のドレイン電極と接続し、そのドレイン電極は、第３入力電流供給用トランジスタＱ１４のコレクタ電極と接続する。

また、第２補償用カレントミラー回路ＣＭ１０を構成するために、第１ドレイン電位補償用ＦＥＴ（Ｍ８）および第２ドレイン電位補償用ＦＥＴ（Ｍ１０）のゲート電極は結線され、第２ドレイン電位補償用ＦＥＴ（Ｍ１０）のドレイン側の電流路と接続される。その電流路との接続点と、第２ドレイン電位補償用ＦＥＴ（Ｍ１０）のドレイン電極との間には、第５抵抗Ｒ１０を挿入する。

本実施形態における電流検出回路は、出力電流側ＦＥＴ（Ｍ６）のドレイン電極と第２ドレイン電位補償用ＦＥＴ（Ｍ１０）のドレイン電極とを結ぶ電流路から出力電流路を分岐し、その電流路から出力電流側ＦＥＴ（Ｍ６）のドレイン電流を出力電流Ｉｏとして、外部に出力する。この出力電流Ｉｏは、入力電流側ＦＥＴ（Ｍ２）と出力電流側ＦＥＴ（Ｍ６）との電流駆動能力の比に応じて、入力電流が増幅された値となる。本実施形態では、この出力電流Ｉｏを直接検出するのではなく、第１ドレイン電位補償用ＦＥＴ（Ｍ８）のドレイン電流を検出することにより、出力電流Ｉｏを間接的に検出する。

第１ドレイン電位補償用ＦＥＴ（Ｍ８）および第２ドレイン電位補償用ＦＥＴ（Ｍ１０）は、第２補償用カレントミラー回路ＣＭ１０を構成するため、それらの駆動能力の比に応じた電流が流れ、ゲート電圧が等しくなるため、ソース電圧も等しくなる。これにより、電流検出用ＦＥＴ（Ｍ４）および出力電流側ＦＥＴ（Ｍ６）の両ドレイン電極の電位にバラツキが発生した場合、両ドレイン電極の電位が等しくなるよう補償される。例えば、出力電流側ＦＥＴ（Ｍ６）が飽和した場合、電流検出用ＦＥＴ（Ｍ４）とのミラー比にずれが発生するが、第２補償用カレントミラー回路を接続したことにより、当該ドレイン電極の電位が等しくなるよう補償される。

以上説明したように本実施形態によれば、出力電流Ｉｏが変化した場合も、第１ドレイン電位補償用ＦＥＴ（Ｍ８）および第２ドレイン電位補償用ＦＥＴ（Ｍ１０）の両ゲート−ソース間電圧が等しいため、電流検出用ＦＥＴ（Ｍ４）および出力電流側ＦＥＴ（Ｍ６）の両ドレイン電極の電位が等しくなるよう補償される。よって、実施形態１と同様の効果を奏する。さらに、実施形態２の場合、出力電圧が比較的低い電圧、例えば１［Ｖ］からでも正常に動作させることができる。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施形態１にて、電流検出用トランジスタＱ４と第１コレクタ電位補償用トランジスタＱ１６との電流駆動能力の比を同じではなく、ｎ：ｋｎに設定し、かつ入力電流供給用トランジスタＱ２と第２コレクタ電位補償用トランジスタＱ１８との電流駆動能力の比を、１：ｋに設定すると、第１コレクタ電位補償用トランジスタＱ１６のコレクタ電流を、入力電流のｋｎ倍、出力電流Ｉｏのｋ／Ｍ倍の値とすることができる。このｋを１より小さく設定することにより、第２コレクタ電位補償用トランジスタＱ１８に若干流れる出力電流側トランジスタＱ６のコレクタ電流のうち、出力電流Ｉｏに寄与しない無効電流を減らすことができる。電流検出部２０は、所望のレンジで電流を検出することができる。なお、この際、第１ベース電流補償用トランジスタＱ８と第２ベース電流補償用トランジスタＱ２０の電流駆動能力との比、および第２入力電流供給用トランジスタＱ１２と第３入力電流供給用トランジスタＱ１４とのその比も、１：ｋに設定する必要がある。さらに、実施形態２でも、実施形態１と対応する回路素子の電流駆動能力を上記のように設定し、第４抵抗Ｒ８と第５抵抗Ｒ１０との抵抗値の比をｋ：１に設定すれば、同様の関係が成り立つ。

また、電流検出部２０は、電流検出用トランジスタＱ４のコレクタ電極または電流検出用ＦＥＴ（Ｍ４）のドレイン電極から流れる電流を検出してもよい。

また、実施形態１、２で示したカレントミラー回路は、上述した型に限るものではなく、ウイルソン型など種々の回路を使用することができる。また、上述した実施形態で使用したトランジスタに限らず、ＮＰＮ型バイポーラトランジスタや、ＰチャネルＭＯＳＦＥＴなど、その他のトランジスタを用いてもよい。また、実施形態２にて、第４抵抗Ｒ８および第５抵抗Ｒ１０を挿入しなくてもよい。

また、本電流検出回路をモノシリックＩＣ化する場合、入力電流側トランジスタＱ２、電流検出用トランジスタＱ４、および出力電流側トランジスタＱ６は、レイアウト上、ペア性を持つように設計されるとよい。第１コレクタ電位補償用トランジスタＱ１６および第２コレクタ電位補償用トランジスタＱ１８も同様にペア性を持つように設計されるとよい。また、実施形態２における対応するＦＥＴも同様に設計されるとよい。

実施形態１における電流検出回路の構成を示す図である。 実施形態２における電流検出回路の構成を示す図である。

符号の説明

Ｑ２ 入力電流側トランジスタ、 Ｑ４ 電流検出用トランジスタ、 Ｑ６ 出力電流側トランジスタ、 Ｑ１０ 第１入力電流供給用トランジスタ、 Ｑ１２ 第２入力電流供給用トランジスタ、 Ｑ１４ 第３入力電流供給用トランジスタ、 Ｑ１６ 第１コレクタ電位補償用トランジスタ、 Ｑ１８ 第２コレクタ電位補償用トランジスタ、 ２０ 電流検出部。

Claims (4)

1. 出力電流を供給する出力電流側トランジスタと、前記出力電流に比例した検出用電流を供給する電流検出用トランジスタと、を含む電流検出用カレントミラー回路と、
   前記出力電流側トランジスタの端子電圧と前記電流検出用トランジスタの端子電圧とが所定の関係になるよう、前記電流検出用カレントミラー回路の電流供給側に接続する補償用カレントミラー回路と、
   前記検出用電流を検出することによって、前記出力電流を間接的に検出する電流検出部と、
   を備え、
   前記電流検出用カレントミラー回路は、外部からの入力電流に比例した前記出力電流を前記出力電流側トランジスタに発生させるための入力電流側トランジスタをさらに含み、
   前記入力電流を受ける第１入力電流供給用トランジスタと、前記入力電流側トランジスタに接続され、該入力電流側トランジスタに前記入力電流に対応する電流を発生させる第２入力電流供給用トランジスタと、前記補償用カレントミラー回路にバイアス電流を供給する第３入力電流供給用トランジスタと、を含む入力電流供給用カレントミラー回路をさらに備えることを特徴とする電流検出回路。
2. 前記補償用カレントミラー回路は、前記電流検出用トランジスタに接続され、前記バイアス電流に比例した電流を前記検出用電流として供給する第１補償用トランジスタと、前記出力電流側トランジスタに接続され、その逆の電極にて前記バイアス電流を受ける第２補償用トランジスタと、を含むことを特徴とする請求項１に記載の電流検出回路。
3. 前記入力電流側トランジスタと前記電流検出用トランジスタとの電流駆動能力の比、前記第２補償用トランジスタと前記第１補償用トランジスタとの電流駆動能力の比、および前記第２入力電流供給用トランジスタと前記第３入力電流供給用トランジスタとの電流駆動能力の比を対応させ、かつ前記第２補償用トランジスタの電流駆動能力を前記入力電流側トランジスタのそれと異ならしめることを特徴とする請求項２に記載の電流検出回路。
4. 少なくとも前記電流検出用カレントミラー回路および前記補償用カレントミラー回路を半導体集積回路で構成したことを特徴とする請求項１から３のいずれかに記載の電流検出回路。

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