KR20070009712A - 과전류 검출 회로 및 이것을 갖는 전원 장치 - Google Patents

과전류 검출 회로 및 이것을 갖는 전원 장치 Download PDF

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KR20070009712A
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히로까즈 오끼
유조 이데
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로무 가부시키가이샤
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Abstract

드레인 전극으로부터 부하(6)로 전류를 출력하는 파워 MOS 트랜지스터(2)의 과전류 상태를 검출하여, 과전류 검출 신호를 출력하는 과전류 검출 회로(14)로서, 소스 전극 및 게이트 전극이, 각각 파워 MOS 트랜지스터(2)의 소스 전극 및 게이트 전극에 접속된 검출용 MOS 트랜지스터(3)와, 검출용 MOS 트랜지스터(3)의 드레인 전극에 접속되어, 검출용 MOS 트랜지스터(3)에 소정의 정전류를 흘리는 정전류 회로(4)와, 파워 MOS 트랜지스터(2)의 드레인 전극의 전위와 검출용 MOS 트랜지스터(3)의 드레인 전극의 전위의 비교 결과에 기초하여, 상기 과전류 검출 신호를 출력하는 컴퍼레이터(5)를 구비하고 있다.
파워 MOS 트랜지스터, 과전류 검출, 전원 장치, 스위칭 소자, 컴퍼레이터

Description

과전류 검출 회로 및 이것을 갖는 전원 장치{EXCESS CURRENT DETECTING CIRCUIT AND POWER SUPPLY DEVICE PROVIDED WITH IT}
본 발명은, 전원 장치 등에 이용되는 과전류 검출 회로에 관한 것이다. 특히 부하에 전류를 출력하는 스위칭 소자로서 MOS 트랜지스터(절연 게이트형의 전계 효과 트랜지스터)를 구비한 과전류 검출 회로에 관한 것이다. 또한, 본 발명은, 그 과전류 검출 회로를 갖는 전원 장치에 관한 것이다.
스위칭 소자로서 MOS 트랜지스터를 구비한 종래의 과전류 검출 회로로서는, 도 5에 도시한 바와 같은 것이 있다. 도 5에서의 과전류 검출 회로에서는, 전원 전압(105)이 P 채널(P형 반도체)의 파워 MOS 트랜지스터(100)의 소스 전극에 공급되고, 그 드레인 전극은 검출 저항(101)을 통해 부하(103)의 일단에 접속되어 있다. 부하(103)의 타단은 접지되어 있다.
파워 MOS 트랜지스터(100)의 드레인 전극과 검출 저항(101)의 접속점은 NPN형의 트랜지스터(102)의 베이스 전극에 접속되고, 검출 저항(101)과 부하(103)의 접속점은 트랜지스터(102)의 에미터 전극에 접속되어 있다. 또한, 전원 전압(105)은, 저항(104)을 통해 트랜지스터(102)의 컬렉터 전극에 접속되어 있고, 파워 MOS 트랜지스터(100)의 게이트 전극에는, 파워 MOS 트랜지스터(100)를 온/오프 제어하 는 펄스 전압이 외부로부터 공급된다.
파워 MOS 트랜지스터(100)가 온인 상태에서는, 검출 저항(101)을 통해 부하(103)에 전류가 흐르는데, 어떠한 원인에 의해 부하(103)의 양 단자 간이 단락하는 등, 파워 MOS 트랜지스터(100)에 과전류가 흐르면, 검출 저항(100)의 양 단자 간에 발생하는 전압 강하에 의해 트랜지스터(102)가 온한다. 그러면, 트랜지스터(102)의 컬렉터 전극의 전위가 고전압 상태(전원 전압(105)과 동일한 전압 상태)로부터 저전압 상태로 천이한다. 그리고, 그 천이는, 과전류 검출 신호로서 제어부(도시 생략)에 제공되고, 제어부는 파워 MOS 트랜지스터가 과전류 상태에 있는 것을 인식한다. 이에 따라, 제어부는 파워 MOS 트랜지스터(100)를 차단한다.
또한, 다른 종래 구성예로서는, 도 6에 도시한 바와 같은 것이 있다(예를 들면, 특허 문헌 1 참조). 도 6에서의 과전류 검출 회로에 있어서는, 전원 전압(110)이 N 채널(N형 반도체)의 파워 MOS 트랜지스터(112)의 드레인 전극에 공급되고, 그 소스 전극은 부하(116)의 일단에 접속되어 있다. 또한, 부하(116)의 타단은 접지되어 있다.
또한, 전원 전압(110)이 N 채널(N형 반도체)의 검출용 MOS 트랜지스터(111)의 드레인 전극에 공급되고, 그 소스 전극은 검출 저항(114)의 일단과 비교기(115)의 비반전 입력 단자(+)에 공통 접속되어 있다. 검출 저항(114)의 타단은, 파워 MOS 트랜지스터(112)의 소스 전극과 부하(116)의 접속점에 접속됨과 함께, 비교기(115)의 반전 입력 단자(-)에 접속되어 있다. 또한, 파워 MOS 트랜지스터(112) 및 검출용 MOS 트랜지스터(111)의 각 게이트 전극은 단자(113)에 공통 접속되고, 단자(113)에는, 파워 MOS 트랜지스터(112), 검출용 MOS 트랜지스터(111)의 쌍방을 온/오프 제어하는 펄스 전압이 외부로부터 공급된다.
또한, 파워 MOS 트랜지스터(112)는, 다수(k개; k는 2 이상인 정수로서, 예를 들면 100)의 단위 셀 트랜지스터를 갖고, 그들의 드레인, 소스 및 게이트를 각각 병렬 접속함으로써 단일의 MOS 트랜지스터로서 형성되어 있다. 한편, 검출용 MOS 트랜지스터(111)는, 예를 들면 1개의 동일한 단위 셀 트랜지스터로 형성되어 있다. 파워 MOS 트랜지스터(112)와 검출용 MOS 트랜지스터(111)의 채널의 면적비는 100:1로 되어 있어, 이들의 트랜지스터에 흐르는 전류비도 100:1로 된다(도 6에 도시한 구성예를, 이하 「특허 문헌 1의 제1예」라고 한다).
이와 같이 구성된 과전류 검출 회로에서, 파워 MOS 트랜지스터(112)에 과전류가 흐르고, 그 1/100의 전류가 검출용 MOS 트랜지스터에 흐르면, 검출 저항(114)의 양 단자 간에는, 비교기(115) 내부에서 정해진 기준 전압 이상의 전압 강하가 발생한다. 이때, 비교기(115)는, 파워 MOS 트랜지스터(112)에 과전류가 흐르고 있는 것을 나타내는 과전류 검출 신호를 출력하여, 도시하지 않은 제어부에 파워 MOS 트랜지스터(112)의 과전류 상태를 알린다.
또한, 하기 특허 문헌 1에서는, 이하의 구성예도 개시되어 있다. 다수의 단위 MOS 트랜지스터 소자를 병렬 배치함과 함께, 상기 단위 소자의 각 소스, 게이트, 드레인을 각각 배선에 의해 병렬 결합하여 소스, 게이트, 드레인을 도출하고, 단일 소자를 형성한 출력용 파워 MOS 트랜지스터와, 상기 단위 소자의 각 소스 또는 드레인의 병렬 결합에 의해 소스 또는 드레인의 배선에 발생하는 배선 저항의 양단의 전압 강하를 검출하여 상기 파워 MOS 트랜지스터에 흐르는 과전류를 검출하는 과전류 검출 회로부를 동일 소자 내에 형성한 반도체 장치가 개시되어 있다(이 구성예를, 이하 「특허 문헌 1의 제2예」라고 함).
특허 문헌 1: 등록 실용신안 2525470호 공보(일본)
<발명의 개시>
<발명이 해결하고자 하는 과제>
그러나, 도 5에 도시한 종래 구성예에서는, 파워 MOS 트랜지스터(100)의 과전류 상태를 검출하기 위해, 파워 MOS 트랜지스터(100)와 부하(103) 사이에 검출 저항(101)을 설치하고 있기 때문에, 검출 저항(101)에서 전력 손실이 발생하게 되어, 회로 전체의 전력 효율이 열화함과 함께, 발열의 문제가 커진다.
또한, 반도체 기판 상에 불순물의 확산 등으로 인해, 검출 저항(101)을 형성하면, 그 저항치에는 큰 온도 의존성(예를 들면, 2000ppm/℃ 정도)이 생긴다. 즉, 검출 저항(101)의 온도 계수가 커진다. 이 때문에, 파워 MOS 트랜지스터(100)의 과전류 상태를 검출하는 전류의 임계치에도 큰 온도 의존성이 생겨, 결과적으로 과전류 검출의 검출 오차(이하, 간단히 「검출 오차」라고 하는 경우가 있음)가 커진다(검출 오차의 온도 의존성이 커진다). 또한, 트랜지스터(102)가 온하는 베이스-에미터 간 전압에도 큰 온도 의존성이 있기 때문에도, 검출 오차가 증대한다.
그 외에도, 검출 저항(101)에서 발생하는 발열이, 검출 저항(101)의 저항치나 트랜지스터(102)가 온하는 베이스-에미터 간 전압에 영향을 주기 때문에, 검출 오차가 더욱 증대한다.
도 6에 도시한 특허 문헌 1의 제1예에서도, 도 5에서의 것과 마찬가지로, 검출 저항(114)이 갖는 큰 온도 의존성에 기인하여 과전류 상태를 검출하는 전류의 임계치에 큰 온도 의존성이 생겨, 검출 오차가 커지게 된다(검출 오차의 온도 의존성이 커진다).
또한, 파워 MOS 트랜지스터(112)와 검출용 MOS 트랜지스터(111)의 채널의 면적비를 k:1(100:1)로 하여, 이들 트랜지스터에 흐르는 전류비가 k:1로 되도록 설계하였다고 해도, 검출 저항(114)에서 발생하는 전압 강하에 의해, 검출용 MOS 트랜지스터(111)에서의 드레인-소스 전극 간 전압은 파워 MOS 트랜지스터(112)에서의 드레인-소스 전극 간 전압보다 작아지기 때문에, 검출용 MOS 트랜지스터(111)의 온 저항(트랜지스터가 온하고 있을 때의 드레인-소스 전극 간 저항; 채널의 저항)이 이상치(이상치는 파워 MOS 트랜지스터(112)의 온 저항의 k배)보다 커져버리기 때문에, 실제의 전류비도 설계대로는 되지 않는다. 즉, 얼리 효과에 의해, 실제의 전류비가 설계대로 되지 않고, 이에 의해서도 큰 검출 오차가 발생한다.
그 외에도, 검출 저항(114)에서 발생하는 전압 강하에 의해, 검출용 MOS 트랜지스터(111)에서의 게이트-소스간 전압은 파워 MOS 트랜지스터(112)에서의 게이트-소스간 전압보다 작아진다. 이에 의해서도, 검출용 MOS 트랜지스터의 온 저항이 이상치보다 커져 버려, 검출 오차가 더욱 증대한다.
또한, 특허 문헌 1의 제2예에서는, 소스 또는 드레인의 배선 저항을 검출 저항으로서 이용하고 있지만, 배선 저항을 이용하여 설정할 수 있는 저항치에는 한계가 있기 때문에, 설계의 자유도가 박탈된다.
본 발명은, 상기의 점을 감안하여, 회로 전체의 전력 효율을 높게 유지하면서, 얼리 효과에 기인하는 검출 오차를 없애고, 또한 검출 오차의 온도 의존성이 적은 고정밀도의 과전류 검출 회로를 제공하는 것을 목적으로 한다. 또한, 본 발명은, 그 과전류 검출 회로를 갖는 전원 장치를 제공하는 것을 목적으로 한다.
<과제를 해결하기 위한 수단>
상기 목적을 달성하기 위해 본 발명에 따른 과전류 검출 회로는, 부하에 전류를 출력하는 출력 트랜지스터의 과전류 상태를 검출하여, 과전류 검출 신호를 출력하는 과전류 검출 회로로서, 상기 출력 트랜지스터와 병렬로 접속된 검출용 트랜지스터와, 상기 검출용 트랜지스터의 일단에 접속되어, 상기 검출용 트랜지스터에 소정의 정전류를 흘리는 정전류 회로와, 상기 부하에 전류를 흘림으로써 상기 출력 트랜지스터의 제1 전극-제2 전극 간에 발생하는 전압과 상기 정전류를 흘림으로써 상기 검출용 트랜지스터의 제1 전극-제2 전극 간에 발생하는 전압과의 비교 결과에 기초하여, 상기 과전류 검출 신호를 출력하는 비교기를 구비하고 있다.
이와 같이 구성하면, 과전류 상태를 검출할 때, 비교기는, 부하에 전류를 흘림으로써 출력 트랜지스터의 제1 전극-제2 전극 간에 발생하는 전압과 정전류를 흘림으로써 검출용 트랜지스터의 제1 전극-제2 전극 간에 발생하는 전압과의 대소를 비교한다.
그러면, 출력 트랜지스터에 흐르는 전류가 커져, 과전류 상태에 정확히 도달했을 때에는, 비교기가 「출력 트랜지스터의 제1 전극-제2 전극 간에 발생하는 전압」과 「검출용 트랜지스터의 제1 전극-제2 전극 간에 발생하는 전압」이 동일해 졌다고 판단할 때에 상당하게 되기 때문에, 도 6에 도시한 종래 구성예에서 문제로 된 것 같은 「얼리 효과에 기인하는 실제 전류비의 설계치로부터의 어긋남」은 발생하지 않는다. 즉, 얼리 효과에 기인하는 검출 오차가 거의 생기지 않기 때문에, 고정밀도의 과전류 검출이 가능하다.
또한, 도 5나 도 6(특허 문헌 1의 제1예)에 도시한 종래 구성예에서 과전류 상태의 검출에 필수였던 검출 저항(검출 저항(101) 등)을, 본 발명에 따른 상기 구성은 이용하고 있지 않기 때문에, 그 큰 온도 계수에 기인하는 검출 오차의 큰 온도 의존성은 생기지 않는다. 즉, 검출 오차의 온도 의존성이 작은(온도 변화에 기인하는 검출 오차의 증대가 작은) 과전류 검출을 실현할 수 있다.
이와 같이 고정밀도이며 온도 의존성이 작은 과전류 검출이 가능해지기 때문에, 출력 트랜지스터의 최대 출력 전류치(과전류 상태를 검출하기 위한 임계치)를 이상적인 값에 근접시킬 수 있다. 이에 따라, 본 발명에 따른 과전류 검출 회로 및 이를 포함하는 전원 장치 등은, 신뢰성이 향상하고, 실장 면적의 감소나 코스트 다운을 실현할 수 있다.
또한, 출력 트랜지스터와 부하의 사이에, 검출 저항(검출 저항(101) 등)을 설치하고 있지 않기 때문에, 전력 효율이 뛰어나고, 검출 저항의 존재에 의한 발열도 억제된다.
또한, 본 발명에 따른 과전류 검출 회로는, 제2 전극으로부터 부하에 전류를 출력하는 출력 트랜지스터의 과전류 상태를 검출하여, 과전류 검출 신호를 출력하는 과전류 검출 회로로서, 제1 전극 및 제어 전극이, 각각 상기 출력 트랜지스터의 제1 전극 및 제어 전극에 공통으로 접속된 검출용 트랜지스터와, 상기 검출용 트랜지스터의 제2 전극에 접속되어, 상기 검출용 트랜지스터에 소정의 정전류를 흘리는 정전류 회로와, 상기 출력 트랜지스터의 제2 전극의 전위와 상기 검출용 트랜지스터의 제2 전극의 전위의 비교 결과에 기초하여, 상기 과전류 검출 신호를 출력하는 비교기를 구비하고 있다.
이와 같이 구성하면, 과전류 상태를 검출할 때, 상기 비교기는, 상기 출력 트랜지스터의 제2 전극의 전위와 상기 검출용 트랜지스터의 제2 전극의 전위의 대소를 비교한다. 또한, 검출용 트랜지스터의 제1 전극 및 제어 전극은, 각각 출력 트랜지스터의 제1 전극 및 제어 전극에 접속되어 있다.
그러면, 출력 트랜지스터에 흐르는 전류가 커져, 과전류 상태에 정확히 도달했을 때에는, 비교기가 「출력 트랜지스터의 제1 전극-제2 전극 간에 발생하는 전압」과 「검출용 트랜지스터의 제1 전극-제2 전극 간에 발생하는 전압」이 동일해졌다고 판단할 때에 상당하게 되기 때문에, 도 6에 도시한 종래 구성예에서 문제로 된 「얼리 효과에 기인하는 실제 전류비의 설계치로부터의 차이」는 생기지 않는다. 즉, 얼리 효과에 기인하는 검출 오차가 거의 생기지 않기 때문에, 고정밀도의 과전류 검출이 가능하다.
또한, 도 5나 도 6(특허 문헌 1의 제1예)에 도시한 종래 구성예에서 과전류 상태의 검출에 필수였던 검출 저항(검출 저항(101) 등)을, 본 발명에 따른 상기 구성은 이용하고 있지 않기 때문에, 그 큰 온도 계수에 기인하는 검출 오차가 큰 온도 의존성은 생기지 않는다. 즉, 검출 오차의 온도 의존성이 작은 과전류 검출을 실현할 수 있다.
이와 같이 고정밀도이며 온도 의존성이 작은 과전류 검출이 가능해지기 때문에, 출력 트랜지스터의 최대 출력 전류치(과전류 상태를 검출하기 위한 임계치)를 이상적인 값에 근접시킬 수 있다. 이에 따라, 본 발명에 따른 과전류 검출 회로 및 이를 포함하는 전원 장치 등은, 신뢰성이 향상하고, 실장 면적의 감소나 코스트 다운을 실현할 수 있다.
또한, 출력 트랜지스터와 부하의 사이에, 검출 저항(검출 저항(101) 등)을 설치하지 않기 때문에, 전력 효율이 뛰어나고, 검출 저항의 존재에 의한 발열도 억제된다.
또한, 예를 들면, 상기 구성에서, 상기 출력 트랜지스터 및 상기 검출용 트랜지스터는, 각각 파워 MOS 트랜지스터 및 검출용 MOS 트랜지스터로서, 상기 정전류의 전류치는, 상기 파워 MOS 트랜지스터의 미리 정해진 최대 출력 전류치, 상기 파워 MOS 트랜지스터의 온 저항의 저항치 및 상기 검출용 MOS 트랜지스터의 온 저항의 저항치에 기초하여 설정되도록 하면 된다.
여기에서, 「최대 출력 전류치」란, 파워 MOS 트랜지스터의 과전류 상태를 검출하기 위한 임계치로서, 파워 MOS 트랜지스터의 특성에 따라 미리 정해지는 값이다. 파워 MOS 트랜지스터에 흐르는 전류의 크기가 최대 출력 전류치 미만인 경우, 「파워 MOS 트랜지스터는 과전류 상태가 아니다」라고 검출되는 한편, 파워 MOS 트랜지스터에 흐르는 전류의 크기가 최대 출력 전류치를 초과하는 경우, 「파워 MOS 트랜지스터는 과전류 상태이다」라고 검출되도록, 상기 과전류 검출 회로가 설계된다.
또한, 예를 들면, 상기 구성에서, 상기 출력 트랜지스터는 파워 MOS 트랜지스터로서, n(n은 2 이상인 정수)개의 단위 셀 트랜지스터를 갖고, 이 n개의 단위 셀 트랜지스터의 드레인, 소스 및 게이트를 각각 병렬 접속함으로써 단일의 MOS 트랜지스터로서 형성되어 있으며, 상기 검출용 트랜지스터는 검출용 MOS 트랜지스터로서, 단일의 단위 셀 트랜지스터로 형성되고 있거나, 또는 m(m은 2 이상인 정수; m＜n)개의 단위 셀 트랜지스터를 갖고, 이 m개의 단위 셀 트랜지스터의 드레인, 소스 및 게이트를 각각 병렬 접속함으로써 단일의 MOS 트랜지스터로서 형성되고 있으며, 상기 파워 MOS 트랜지스터를 구성하는 단위 셀 트랜지스터 및 상기 검출용 MOS 트랜지스터를 구성하는 단위 셀 트랜지스터는, 모두 동일한 반도체 기판 상에 동일한 제조 프로세스를 이용하여 형성되어 있도록 하면 된다.
이에 따라, 파워 MOS 트랜지스터와 검출용 MOS 트랜지스터의 온 저항의 저항치의 온도 계수는, 대략 동일해지기 때문에, 과전류 상태를 검출하는 전류의 임계치의 온도 의존성이 적어진다(온도 변화에 따른 상기 임계치의 변동이 작아짐). 즉, 검출 오차의 온도 의존성이 더욱 작은 과전류 검출을 실현할 수 있다. 또한, 실제의 「검출용 MOS 트랜지스터의 온 저항의 저항치」의 「파워 MOS 트랜지스터의 온 저항의 저항치」에 대한 비가, 거의 설계치대로 되기 때문에, 고정밀도의 과전류 검출이 가능해진다.
또한, 상기 구성에서, 소정의 기준 전압을, 양의 온도 계수를 갖는 저항과 음의 온도 계수를 갖는 저항의 합성 저항에 인가함으로써 얻어지는 전류를 상기 정 전류로 하여, 상기 합성 저항의 저항치가 온도 변화에 따르지 않고 일정하게 되도록 구성하면 된다.
이에 따라, 상기 정전류의 전류치는, 온도 변화에 따르지 않고 일정하게 된다. 이 결과, 과전류 검출의 검출 오차의 온도 의존성을 더욱 작게 할 수 있다.
그러나, 제조 오차 등을 가미하면, 실제의 합성 저항의 저항치가 온도 변화에 따라 전혀 변동하지 않도록 하는 것은 곤란하다. 따라서, 여기에서의 「온도 변화에 따르지 않고 일정」이란, 제조 오차 등을 가미한 폭을 갖는 개념이다.
또한, 본 발명에 따른 전원 장치는, 상기 과전류 검출 회로와, 상기 출력 트랜지스터와, 상기 출력 트랜지스터의 출력측의 전압을 평활화하여 상기 부하에 출력하는 평활 회로를 구비하고 있다.
또한, 예를 들면, 상기 전원 장치는, 상기 부하에 공급하는 전압에 따른 전압을 출력하는 전압 검출 회로와, 이 전압 검출 회로로부터의 출력에 따라, 상기 출력 트랜지스터 및 상기 검출용 트랜지스터를 제어하는 제어부를 더 구비하도록 하면 된다.
또한, 예를 들면, 상기 비교기의 출력에 따라, 상기 제어부를 제어하도록 하면 된다.
<발명의 효과>
전술한 바와 같이, 본 발명에 따른 과전류 검출 회로에 따르면, 회로 전체의 전력 효율을 높게 유지하면서, 얼리 효과에 기인하는 검출 오차를 없앨 수 있고, 또한 검출 오차의 온도 의존성을 적게 할 수 있다.
도 1은 본 발명의 실시 형태에 따른 과전류 검출 회로를 포함하는 전원 장치의 회로도.
도 2는 도 1에서의 파워 MOS 트랜지스터의 상세한 회로도.
도 3은 도 1에서의 정전류 회로의 상세한 회로도.
도 4는 도 3에서의 정전압 발생 회로의 상세한 회로도.
도 5는 종래의 과전류 검출 회로의 제1예를 도시한 회로도.
도 6은 종래의 과전류 검출 회로의 제2예를 도시한 회로도.
<부호의 설명>
1 : 전원 장치
2, 100, 112 : 파워 MOS 트랜지스터(출력 트랜지스터)
3, 111 : 검출용 MOS 트랜지스터(검출용 트랜지스터)
4, 24 : 정전류 회로
5 : 컴퍼레이터
6, 103, 116 : 부하
7 : 제어부
8, 9, 21, 22, 36, 37, 104 : 저항
10 : 다이오드
11 : 인덕터
12 : 콘덴서
14 : 과전류 검출 회로
15 : 드레인 전극
16 : 소스 전극
17 : 게이트 전극
20, 23, 31, 32, 33, 34, 35, 102 : 트랜지스터
101, 114 : 검출 저항
115 : 비교기
Vcc : 전원 전압
25 : 정전압 발생 회로
Vref : 기준 전압
Ic : 정전류
Tr1, Tr2, …, Trn : 단위 셀 트랜지스터
<발명을 실시하기 위한 최량의 형태>
이하, 도면을 참조하면서, 본 발명에 따른 과전류 검출 회로의 실시 형태에 대해 설명한다. 도 1은, 본 발명의 실시 형태에 따른 과전류 검출 회로(14)를 포함하는 전원 장치(1)의 회로 구성도이다. 도 2는, 도 1에서의 파워 MOS 트랜지스터(2)의 상세한 회로 구성도이다.
전원 장치(1)에서는, 전원 전압(Vcc)이 P 채널(P형 반도체)의 파워 MOS 트랜지스터(2)(출력 트랜지스터)의 소스 전극에 공급되고, 그 드레인 전극은, 애노드가 접지된 다이오드(10)의 캐소드 및 인덕터(11)의 일단에 접속되어 있다. 인덕 터(11)의 타단은, 부하(6)와 콘덴서(12)의 병렬 회로를 통해 접지되어 있음과 함께, 저항(8) 및 저항(9)의 직렬 회로를 통해서도 접지되어 있다. 파워 MOS 트랜지스터(2)는, 드레인 전극으로부터 부하(6)로 전류를 출력하는(전력을 공급하는) 것으로서, 다이오드(10), 인덕터(11) 및 콘덴서(12)는, 파워 MOS 트랜지스터(2)의 출력측의 전압(드레인 전극의 전압)을 평활화하여 부하(6)에 출력하는 평활 회로를 구성하고 있다.
또한, 전원 전압(Vcc)이 P 채널의 검출용 MOS 트랜지스터(3)(검출용 트랜지스터)의 소스 전극에 공급되고, 그 드레인 전극은 정전류 회로(4)의 일단과 비교기인 컴퍼레이터(5)의 비반전 입력 단자(+)에 접속되어 있다. 또한, 정전류 회로(4)의 타단은 접지되어 있고, 정전류 회로(4)는, 검출용 MOS 트랜지스터(3)가 온하고 있을 때에, 검출용 MOS 트랜지스터(3)의 소스-드레인 전극 간에 정전류(Ic)를 흘린다.
파워 MOS 트랜지스터(2)와 다이오드(10)의 캐소드의 접속점은, 컴퍼레이터(5)의 반전 입력 단자(-)에 접속되어 있다. 저항(8)과 저항(9)의 접속점은, 제어부(7)에 접속되어 있고, 부하(6)에 공급되는 전압은, 저항(8)과 저항(9)의 직렬 회로에 의해 분압되고, 그 분압된 전압치가 제어부(7)에 제공되고 있다. 즉, 저항(8)과 저항(9)은, 부하(6)에 공급되는 전압에 따른 전압을 제어부(7)에 대해 출력하는 전압 검출 회로로서 기능한다.
컴퍼레이터(5)의 출력은, 파워 MOS 트랜지스터(2)의 과전류 상태를 나타내는 과전류 검출 신호로서, 제어부(7)에 제공되고 있다. 구체적으로는, 컴퍼레이터(5) 가 출력하는 전압이 하이 신호(고전위의 신호)일 때에는, 파워 MOS 트랜지스터(2)가 과전류 상태인 것을 나타내고, 로우 신호(저전위의 신호)일 때에는 정상 상태인(과전류 상태가 아닌) 것을 나타낸다.
즉, 컴퍼레이터(5)는, 파워 MOS 트랜지스터(2)의 드레인 전극의 전위와 검출용 MOS 트랜지스터(3)의 드레인 전극의 전위를 비교하여, 그 비교 결과를 과전류 검출 신호로서 출력한다. 여기에서, 「과전류 상태」란, 파워 MOS 트랜지스터(2)의 드레인 전류의 전류치가 파워 MOS 트랜지스터(2)의 최대 출력 전류치를 초과하고 있는 상태를 의미한다. 「최대 출력 전류치」란, 파워 MOS 트랜지스터(2)의 과전류 상태를 검출하기 위한 임계치로서, 파워 MOS 트랜지스터(2)의 특성에 따라 미리 정해진 값이다. 파워 MOS 트랜지스터(2)에 흐르는 드레인 전류의 크기가 최대 출력 전류치 미만인 경우, 「파워 MOS 트랜지스터(2)는 과전류 상태가 아니다」라고 검출되는 한편, 파워 MOS 트랜지스터(2)에 흐르는 드레인 전류의 크기가 최대 출력 전류치를 초과하는 경우, 「파워 MOS 트랜지스터(2)는 과전류 상태이다」라고 검출되도록, 과전류 검출 회로(14)가 설계된다.
과전류 검출 회로(14)는, 검출용 MOS 트랜지스터(3), 정전류 회로(4) 및 컴퍼레이터(5)에 의해 구성되어 있지만, 파워 MOS 트랜지스터(2)도 과전류 검출 회로(14)에 포함된다고 생각해도 된다. 이하, 과전류 검출 회로(14)에는 파워 MOS 트랜지스터(2)가 포함되는 것으로 하여 설명한다.
제어부(7)의 출력은 파워 MOS 트랜지스터(2)와 검출용 MOS 트랜지스터(3)의 각 게이트 전극에 공통 접속되어 있다. 제어부(7)는, 과전류 검출 신호를 참조하 여 파워 MOS 트랜지스터(2)의 과전류 상태를 감시하면서, 저항(8)과 저항(9)의 중간점의 전위로부터 부하(6)에 가해지는 전압을 검지하여, 부하(6)에 가해지는 전압이 일정하게 되도록, 파워 MOS 트랜지스터(2) 및 검출용 MOS 트랜지스터(3)의 각 게이트 전극에 펄스 형상의 전압을 공급한다.
저항(8)과 저항(9)의 직렬 회로는, 부하(6)에 가해지는 전압을 검출하기 위해 설치된 것으로서, 그 합성 저항치는 부하(6)의 저항치(또는 임피던스)보다 충분히 크다(따라서, 그 직렬 회로에서의 전력 손실은 무시할 수 있을 만큼 작다).
또한, 파워 MOS 트랜지스터(2)는, 도 2에 나타내는 바와 같이, 다수(n개; n은 2 이상인 정수)의 단위 셀 트랜지스터(이, 단위 셀 트랜지스터도 절연 게이트형의 전계 효과 트랜지스터임)(Tr1, Tr2, …, Trn)를 갖고 이루어진다. 파워 MOS 트랜지스터(2)는, 각 단위 셀 트랜지스터의 드레인, 소스 및 게이트를 각각 병렬 접속함으로써, 단일의 MOS 트랜지스터로서 형성되어 있다. 즉, n개의 단위 셀 트랜지스터(Tr1, Tr2, …, Trn)의 각 드레인, 소스 및 게이트를 각각 병렬 접속한 전극을, 각각 파워 MOS 트랜지스터(2)의 드레인 전극(15), 소스 전극(16) 및 게이트 전극(17)으로 하고 있다.
한편, 검출용 MOS 트랜지스터(3)는, 단일의 단위 셀 트랜지스터만에 의해 형성되어 있다. 또한, 검출용 MOS 트랜지스터(3)도, 파워 MOS 트랜지스터(2)와 마찬가지로, 복수(m개; m은 2 이상인 정수로서 m＜n이 성립함)의 단위 셀 트랜지스터(도시 생략)를 갖고 이루어지며, 각 단위 셀 트랜지스터의 드레인, 소스 및 게이트를 각각 병렬 접속함으로써, 단일의 MOS 트랜지스터로서 형성되어 있어도 된다. 즉, m개의 단위 셀 트랜지스터의 각 드레인, 소스 및 게이트를 각각 병렬 접속한 전극을, 각각 검출용 MOS 트랜지스터(3)의 드레인 전극, 소스 전극 및 게이트 전극으로 하여도 된다.
파워 MOS 트랜지스터(2)를 구성하는 단위 셀 트랜지스터, 및 검출용 MOS 트랜지스터(3)를 구성하는 단위 셀 트랜지스터는, 모두 동일한 반도체 기판 상에 동일한 제조 프로세스를 이용하여 형성되어 있다. 즉, 모든 단위 셀 트랜지스터는 동일한 구조를 갖고 있기 때문에, 각 온 저항의 저항치의 온도 계수는 대략 같고, 게이트-소스 전극 간 전압, 드레인-소스 전극 간 전압 및 주위 온도가 동일한 조건(이 조건을, 이하 「동일 조건」이라고 함)하에 있어서, 각 온 저항의 저항치는 대략 같다.
이하, 예를 들면, 파워 MOS 트랜지스터(2)가 1000개의 단위 셀 트랜지스터의 병렬 접속으로 이루어지고, 검출용 MOS 트랜지스터(3)가 단일의 단위 셀 트랜지스터로 이루어지는 것으로 하여 설명한다. 이때, 파워 MOS 트랜지스터(2)와 검출용 MOS 트랜지스터(3)의 채널 면적비는, 1000:1로 되기 때문에, 온 저항의 저항치의 비는, 1:1000로 된다.
파워 MOS 트랜지스터(2)의 최대 출력 전류치를 Iomax라고 한다. 즉, 파워 MOS 트랜지스터(2)의 드레인 전류가 최대 출력 전류치(Iomax)를 초과하면, 컴퍼레이터(5)는, 파워 MOS 트랜지스터(2)가 과전류 상태라고 하여 제어부(7)에 하이 신호를 출력한다.
또한, 최대 출력 전류치(Iomax)와 정전류 회로(4)에서의 정전류(Ic)의 사이에는, Ic=Iomax/1000이 성립하는 것으로 한다. 즉, 정전류(Ic)의 전류치는, 최대 출력 전류치(Iomax), 파워 MOS 트랜지스터(2)의 온 저항의 저항치 및 검출용 MOS 트랜지스터(3)의 온 저항의 저항치에 기초하여 설정되어 있고, 구체적으로는, 동일 조건하에서의 「검출용 MOS 트랜지스터(3)의 온 저항의 저항치」의 「파워 MOS 트랜지스터(2)의 온 저항의 저항치」에 대한 비(1000)로, 최대 출력 전류치(Iomax)를 나눈 값을, 정전류(Ic)의 전류치로서 설정하고 있다.
(과전류 검출 동작 설명)
다음으로, 전원 장치(1)에서의 과전류 검출 동작에 대해 설명한다. 파워 MOS 트랜지스터(2)가 온 상태에서, 파워 MOS 트랜지스터(2)에 흐르는 전류가 최대 출력 전류치(Iomax) 미만인 경우, 파워 MOS 트랜지스터(2)의 드레인-소스 전극 간 전압은, 검출용 MOS 트랜지스터(3)의 드레인-소스 전극 간 전압보다 작기 때문에, 컴퍼레이터(5)는 로우 신호를 출력한다.
그리고, 부하(6)의 양 단자 간이 단락하는 등의 이상이 발생하여, 파워 MOS 트랜지스터(2)에 흐르는 전류가 최대 출력 전류치(Iomax)를 초과하면, 파워 MOS 트랜지스터(2)의 드레인-소스 전극 간 전압은, 검출용 MOS 트랜지스터(3)의 드레인-소스 전극 간 전압보다 커지기 때문에, 컴퍼레이터(5)는 하이 신호를 출력한다.
컴퍼레이터(5)에 의한 하이 신호를 제어부(7)가 받으면, 제어부(7)는 파워 MOS 트랜지스터(2)가 과전류 상태가 되어 있는 것을 인식하여, 파워 MOS 트랜지스터(2)를 오프시키는 전압을 파워 MOS 트랜지스터(2)의 게이트 전극에 제공한다. 이에 따라, 파워 MOS 트랜지스터(2), 다이오드(10), 인덕터(11) 및 부하(6)가 파손되는 등을 방지하고 있다. 또한, 일단 제어부(7)에 의해 파워 MOS 트랜지스터(2)의 과전류 상태가 검출되면, 외부로부터 해제 신호가 입력되거나, 전원 전압(Vcc)을 재투입하지 않는 한(한번 전원 전압(Vcc)의 공급을 차단한 다음 재투입하지 않는 한), 파워 MOS 트랜지스터(2)가 오프인 상태는 유지된다.
부하(6)의 양 단자 간이 합선했을 등의 경우에는, 최대 출력 전류치(Iomax)를 크게 초과하는 전류가 파워 MOS 트랜지스터(2)에 흐르기 때문에, 다소의 검출 오차는 문제로 되지 않는다. 이 검출 오차의 정도(검출 정밀도)가 문제로 되는 것은, 파워 MOS 트랜지스터(2)의 드레인 전류가 최대 출력 전류치(Iomax) 부근(예를 들면, Io의 100% 내지 120%)에 있을 때이다.
여기에서, 과전류 검출 회로(14)에서는, 파워 MOS 트랜지스터(2) 및 검출용 MOS 트랜지스터(3)의 각 게이트-소스 전극 간 전압은 동일하다. 또한, 파워 MOS 트랜지스터(2)의 드레인 전류가 최대 출력 전류치(Iomax)와 동일하게 되어 있는 경우에는, 파워 MOS 트랜지스터(2) 및 검출용 MOS 트랜지스터(3)의 각 드레인-소스 전극 간 전압은 동일하기 때문에, 컴퍼레이터(5)의 비반전 입력 단자(+)와 반전 입력 단자(-)의 전위는 동일하다.
그리고 이때, 파워 MOS 트랜지스터(2)와 검출용 MOS 트랜지스터(3)의 온 저 항의 저항치의 비는, 정확하게 1:1000로 된다(얼리 효과에 의한 오차를 배제할 수 있기 때문임). 즉, 특허 문헌 1에 기재된 구성 등에서 볼 수 있는 얼리 효과에 기인한 검출 오차는 발생하지 않는다. 또한, 전술한 바와 같이, 이들 트랜지스터의 온 저항의 저항치의 온도 계수는, 대략 같기 때문에, 과전류 상태를 검출하는 전류의 임계치의 온도 의존성이 적다(온도 변화에 따른 상기 임계치의 변동이 작다).
이상과 같이, 과전류 검출 회로(14) 및 이것을 갖는 전원 장치(1)에서는, 종래에 비해, 매우 고정밀도이고 온도 의존성이 작은 과전류 검출이 가능하게 되어 있어, 그 검출 오차(온도 의존성도 포함)는, 단위 셀 트랜지스터의 온 저항의 상대 분산에 의한 것이 주로 되어 있다.
만일, 과전류 검출의 검출 오차가 크면, 전원 장치(1)에서는 이하 (1) 내지 (3)과 같은 문제점이 발생한다.
(1) 파워 MOS 트랜지스터(2), 다이오드(10), 인덕터(11) 및 부하(6)가 파손되는 등을 방지하기 위해, 검출 오차를 고려하여, 최대 출력 전류치(Iomax)를 작게 설정하여야만 한다. 그러면, 본래 아직 파워 MOS 트랜지스터(2) 등이 안전하게 동작할 수 있는데도, 과전류 상태로 될 수 있는 것으로 하여 파워 MOS 트랜지스터(2)가 차단되어 버린다.
(2) 상기 (1)과 같은 문제점은, 특히 부하(6)가 용량성의 것이거나, 서지 형상의 전류를 인입하는 부하이거나 한 경우에 현재화하는데, 무리하게 과전류를 검출하는 값(즉, 최대 출력 전류치(Iomax))을 크게 하면, 큰 검출 오차에 의해 과부하 가 걸리기 쉬워지므로 파워 MOS 트랜지스터(2)의 신뢰성의 저하, 나아가서는 이것을 포함하는 과전류 검출 회로(14)나 전원 장치(1) 전체의 신뢰성이 저하된다(고장날 비율이 높아짐).
(3) 큰 검출 오차는, 본래, 파워 MOS 트랜지스터(2)를 차단해야 하는데, 차단되지 않는다는 사태의 발생을 증가시킨다. 그 경우에 있어서도, 다이오드(10) 등이 파손되지 않게 하기 위해서는, 다이오드(10)나 인덕터(11) 등으로서, 불필요하게 전류 정격이 큰 것을 채용해야만 한다. 이러한 전류 정격이 큰 것의 채용은, 실장 면적의 증대나 코스트 업을 초래한다.
그러나, 전원 장치(1)에서는, 상술한 바와 같이 매우 고정밀도이며 온도 의존성이 작은 과전류 검출이 가능하므로, 상기 (1) 내지 (3)과 같은 문제점이 저감된다. 즉, 이상적인 최대 출력 전류치(Iomax)를 설정할 수 있기 때문에, 신뢰성이 향상하고, 실장 면적의 감소나 코스트 다운을 실현할 수 있다.
(정전류 회로(4)의 설명)
다음으로, 도 1에서의 정전류 회로(4)의 구체적인 전기적 구성을, 도 3에 도시한다. 정전압 발생 회로(25)가 출력하는 기준 전압(Vref)은 PNP형의 트랜지스터(23)의 베이스에 접속되어 있고, 그 에미터는, 정전류 회로(24)의 일단과, NPN형의 트랜지스터(20)의 베이스에 공통 접속되어 있다. 또한, 트랜지스터(23)의 컬렉터는 접지되어 있고, 정전류 회로(24)의 타단에는 전원 전압(Vcc)이 공급되고 있다.
트랜지스터(20)의 에미터는 저항(21)과 저항(22)의 직렬 회로를 통해 접지되어 있고, 그 컬렉터가 검출용 MOS 트랜지스터(3)의 드레인 전극에 접속되게 된다. 즉, 트랜지스터(20)의 컬렉터 전류가, 정전류(Ic)로 되어 있다. 도 3과 같이 구성함으로써, 기준 전압(Vref)을 저항(21)과 저항(22)에 의한 합성 저항의 저항치로 나눈 값이, 정전류(Ic)의 전류치로 된다.
저항(21)과 저항(22)은, 불순물의 확산 등에 의해 반도체 기판 상에 형성된다. 그때, 불순물을 적당하게 선택함으로써, 저항(21)과 저항(22)에 의한 합성 저항의 저항치가 온도 변화에 따르지 않고 일정하게 되도록 형성되어 있다.
그러나, 제조 오차 등을 가미하면, 실제의 합성 저항의 저항치가 온도 변화에 따라 전혀 변동하지 않도록 하는 것은 곤란하다. 따라서, 여기에서의 「온도 변화에 따르지 않고 일정」이란, 제조 오차 등을 가미한 폭을 갖는 개념이다.
구체적으로는, 예를 들면, 저항(21) 및 저항(22)의 실온(예를 들면 25℃)에서의 저항치를, 각각 10㏀(킬로오옴), 20㏀으로 하고, 저항(21) 및 저항(22)의 온도 계수를, 각각 +2000ppm/℃, -1000ppm/℃로 설정한다.
이와 같이, 기준 전압(Vref)을, 양의 온도 계수를 갖는 저항(21)과 음의 온도 계수를 갖는 저항(22)의 합성 저항에 인가함으로써 얻어지는 전류를 정전류(Ic)라고 하고, 상기 합성 저항의 저항치를 온도 변화에 따르지 않고 일정하게 함으로써, 정전류(Ic)의 전류치는 온도 변화에 따르지 않고, 일정(제조 오차 때문에, 엄밀하게는 「거의 일정」)하게 된다. 그 결과, 과전류 검출 회로(14) 및 이것을 포함하는 전원 장치(1)는, 고정밀도이며 온도 의존성이 작은 과전류 검출을 실현할 수 있다.
또한, 저항(21) 및 저항(22)은, 반드시 불순물의 확산 등에 의해 반도체 기판 상에 형성할 필요는 없고, 탄소 피막 저항이나 금속 피막 저항 등이라도 무방하다.
(정전압 발생 회로(25)의 설명)
도 4에, 정전압 발생 회로(25)의 일 회로 구성예를 도시한다. PNP형의 트랜지스터(31)에 대해서는, 베이스와 컬렉터가 접속되어 있고, 에미터에는 전원 전압(Vcc)이 인가된다. PNP형의 트랜지스터(32)에 대해서는, 베이스가 트랜지스터(31)의 베이스에 접속되어 있고, 에미터에는 전원 전압(Vcc)이 인가된다. PNP형의 트랜지스터(33)에 대해서는, 베이스가 트랜지스터(32)의 컬렉터에 접속되어 있고, 에미터에는 전원 전압(Vcc)이 인가된다. NPN형의 트랜지스터(34)에 대해서는, 베이스가 트랜지스터(33)의 컬렉터에 접속되어 있고, 에미터가 저항(37)을 통해 접지되어 있고, 컬렉터가 트랜지스터(31)의 컬렉터에 접속되어 있다. NPN형의 트랜지스터(35)에 대해서는, 베이스가 트랜지스터(33)의 컬렉터에 접속되어 있고, 에미터가 저항(36)을 통해 트랜지스터(34)의 에미터에 접속되어 있고, 컬렉터가 트랜지스터(32)의 컬렉터에 접속되어 있다. 그리고, 트랜지스터(33)의 컬렉터, 트랜지스터(34)의 베이스 및 트랜지스터(35)의 베이스의 접속점의 전압이, 기준 전압(Vref)으로서 출력된다.
이 기준 전압(Vref)의 온도 계수를 작게 하기 위해, 기준 전압(Vref)은 반도체의 밴드갭 전압(실리콘의 경우에는, 1.205[V])을 기준으로 하여 설정되어 있다. 따라서, 이러한 정전압 발생 회로(25)를 정전류 회로(4)에 이용함으로써, 정전류(Ic)의 전류치의 온도 의존성을, 매우 작은 것으로 할 수 있다.
(실시 형태의 변형)
도 1에서는, 파워 MOS 트랜지스터(2) 및 검출용 MOS 트랜지스터(3)의 각 소스 전극, 게이트 전극을 공통 접속한 실시 형태를 도시한다. 이 실시 형태에서는, 컴퍼레이터(5)의 반전 입력 단자(-)에는, 전원 전압(Vcc)으로부터 파워 MOS 트랜지스터(2)의 소스-드레인 전극 간 전압을 뺀 전압이 가해지고, 비반전 입력 단자(+)에는, 전원 전압(Vcc)으로부터 검출용 MOS 트랜지스터(3)의 소스-드레인 전극 간 전압을 뺀 전압이 가해진다. 이와 같이 구성함으로써, 얼리 효과에 기인하는 검출 오차를 없애고 있는 것이다.
결국, 얼리 효과에 기인하는 검출 오차를 없애기 위해서는, 「파워 MOS 트랜지스터(2) 및 검출용 MOS 트랜지스터(3)의 게이트-소스 전극 간 전압이 같은 상태에서, 부하(6)에 전류를 흘림으로써 파워 MOS 트랜지스터(2)의 소스-드레인 전극 간에 발생하는 전압(VDS2)과, 정전류(Ic)를 흘림으로써 검출용 MOS 트랜지스터(3)의 소스-드레인 전극 간에 발생하는 전압(VDS3)을 컴퍼레이터(5)가 비교하고, 그 비교 결과에 기초하여(구체적으로는, VDS2가 VDS3 보다 커졌을 때에, 과전류 상태라고 하여) 과전류 검출 신호를 컴퍼레이터(5)가 출력하면 된다」 이기 때문에, 본 발명에 따른 과전류 검출 회로는 여러 가지 변형이 가능하다.
또한, 본 발명은, 도 1에 나타내는 전원 장치(1)에 한정되지 않고, 여러 가 지 스위칭 레귤레이터나 DC-DC 컨버터 등을 구비한 전원 장치에 적용 가능하다. 또한, 본 발명은, 3 단자 레귤레이터 등의 시리즈 레귤레이터(드로퍼형 레귤레이터)를 구비한 전원 장치에도 적용 가능하다.
(정의 등)
본 발명에서 말하는 파워 MOS 트랜지스터의 제1 전극, 제2 전극 및 제어 전극이란, 도 1에서는, 각각 파워 MOS 트랜지스터(2)의 소스 전극, 드레인 전극 및 게이트 전극을 의미하고, 본 발명에서 말하는 검출용 MOS 트랜지스터의 제1 전극, 제2 전극 및 제어 전극이란, 도 1에서는, 각각 검출용 MOS 트랜지스터(3)의 소스 전극, 드레인 전극 및 게이트 전극을 의미한다.
그러나, 파워 MOS 트랜지스터(2) 및 검출용 MOS 트랜지스터를 N 채널의 MOS 트랜지스터로 대신하는 변형은, 물론 가능하며, 부하(6)를 파워 MOS 트랜지스터의 소스측에 접속하는 변형도, 물론 가능하다.
따라서, 그러한 변형을 한 경우에는, 본 발명에서 말하는 파워 MOS 트랜지스터의 제1 전극 및 제2 전극이란, 각각 파워 MOS 트랜지스터의 드레인 전극 및 소스 전극을 의미하는 경우도 있고, 본 발명에서 말하는 검출용 MOS 트랜지스터의 제1 전극 및 제2 전극이란, 각각 검출용 MOS 트랜지스터의 드레인 전극 및 소스 전극을 의미하는 경우도 있다.
또한, 상기 실시 형태에 있어서는, 파워 MOS 트랜지스터(2) 및 검출용 MOS 트랜지스터(3)의 쌍방을, 동일한 구조를 갖는 단위 셀 트랜지스터로 구성함으로써, 파워 MOS 트랜지스터(2)와 검출용 MOS 트랜지스터(3)의 온 저항의 저항치의 비를 제어하였지만(상기 실시 형태의 예에서는, 1:1000), 단위 셀 트랜지스터를 이용하지 않고, 그들 W/L의 비(W: 채널폭, L: 채널 길이)를 적절히 설정함으로써, 파워 MOS 트랜지스터(2)와 검출용 MOS 트랜지스터(3)의 온 저항의 저항치의 비를 제어하여도 된다.
예를 들면, 파워 MOS 트랜지스터(2) 및 검출용 MOS 트랜지스터(3)의 채널폭을 각각 W2 및 W3, 파워 MOS 트랜지스터(2) 및 검출용 MOS 트랜지스터(3)의 채널 길이를 각각 L2 및 L3이라고 하였을 때, W2/L2=1000×W3/L3가 성립하도록 파워 MOS 트랜지스터(2) 및 검출용 MOS 트랜지스터(3)를 반도체 기판 상에 제조함으로써, 파워 MOS 트랜지스터(2)와 검출용 MOS 트랜지스터(3)의 온 저항의 저항치의 비는, 1:1000로 된다.
또한, 상기 실시 형태에서는, 출력용의 트랜지스터로서 MOS 트랜지스터로 이루어지는 파워 MOS 트랜지스터(2)를 이용하고, 검출용의 트랜지스터로서 MOS 트랜지스터로 이루어지는 검출용 MOS 트랜지스터(3)를 이용하는 예를 나타냈지만, 파워 MOS 트랜지스터(2) 및 검출용 MOS 트랜지스터(3)를, 각각 PNP형의 출력 바이폴라 트랜지스터(출력 트랜지스터) 및 PNP형의 검출용 바이폴라 트랜지스터(검출용 트랜지스터)로 대체할 수 있다.
이 경우에는, 바이폴라 트랜지스터의 베이스 전류를 고려하여 구성할 필요가 있지만, 상기 실시 형태와 마찬가지의 구성으로 할 수 있다. 구체적으로는, 도 1의 구성에서, 파워 MOS 트랜지스터(2)를 상기 출력 바이폴라 트랜지스터로 치환하 고, 파워 MOS 트랜지스터(2)의 소스 전극, 드레인 전극 및 게이트 전극을, 각각 출력 바이폴라 트랜지스터의 에미터 전극, 컬렉터 전극 및 베이스 전극으로 치환하고, 검출용 MOS 트랜지스터(3)를 상기 검출용 바이폴라 트랜지스터로 치환하고, 검출용 MOS 트랜지스터(3)의 소스 전극, 드레인 전극 및 게이트 전극을, 각각 검출용 바이폴라 트랜지스터의 에미터 전극, 컬렉터 전극 및 베이스 전극으로 치환한다.
여기에서, 출력 바이폴라 트랜지스터를, 다수(p개; n은 2 이상인 정수)의 단위 셀 바이폴라 트랜지스터로 구성하고, 각 단위 셀 바이폴라 트랜지스터의 컬렉터, 에미터 및 베이스를 각각 병렬 접속함으로써, 단일의 바이폴라 트랜지스터로서 형성하고, 검출용 바이폴라 트랜지스터를, 단일의 단위 셀 바이폴라 트랜지스터로 구성하거나, 또는 복수(q개; q는 2 이상인 정수, p＞q)의 단위 셀 바이폴라 트랜지스터로 구성하고, 각 단위 셀 바이폴라 트랜지스터의 컬렉터, 에미터 및 베이스를 각각 병렬 접속함으로써, 단일의 바이폴라 트랜지스터로서 형성한다. 상기 단위 셀 바이폴라 트랜지스터는, 모두 동일한 반도체 기판 상에 동일한 제조 프로세스를 이용하여 형성되도록 하면 된다.
상기한 바와 같이 출력 바이폴라 트랜지스터 및 검출용 바이폴라 트랜지스터를 이용하여, 도 1을 이용해 설명한 바와 마찬가지로 전원 장치를 구성하면, 얼리 효과에 기인하는 검출 오차를 대부분 무시할 수 있는 과전류 검출이 실현된다.
또한, 단위 셀 바이폴라 트랜지스터를 이용하여 상기 출력 바이폴라 트랜지스터 및 상기 검출용 바이폴라 트랜지스터를 구성하지 않고, 각각의 바이폴라 트랜지스터의 구동 능력을 적절히 설정하도록 해도 된다. 예를 들면, 출력 바이폴라 트랜지스터의 구동 능력을 검출용 바이폴라 트랜지스터의 구동 능력의 1000배가 되도록, 각각의 에미터 면적 등을 제어하여 제조하면 된다.
본 발명은, 온도 변화를 무시한 절대적인 검출 오차가 적고, 또한 온도 변화에 따른 검출 오차 변동이 적은 과전류 검출 회로를 필요로 하는 전원 장치나 하이 사이드 스위치 등에 매우 적합하고, 광범위한 온도(예를 들면 -40℃ 내지 125℃)에서 고정밀도의 과전류 검출이 요구되는 차량 탑재용의 전원 장치에 적합하다.

Claims (8)

  1. 부하에 전류를 출력하는 출력 트랜지스터의 과전류 상태를 검출하여, 과전류 검출 신호를 출력하는 과전류 검출 회로로서,
    상기 출력 트랜지스터와 병렬로 접속된 검출용 트랜지스터와,
    상기 검출용 트랜지스터의 일단에 접속되어, 상기 검출용 트랜지스터에 소정의 정전류를 흘리는 정전류 회로와,
    상기 부하에 전류를 흘림으로써 상기 출력 트랜지스터의 제1 전극-제2 전극간에 생기는 전압과 상기 정전류를 흘림으로써 상기 검출용 트랜지스터의 제1 전극-제2 전극간에 생기는 전압과의 비교 결과에 기초하여, 상기 과전류 검출 신호를 출력하는 비교기
    를 포함하는 것을 특징으로 하는 과전류 검출 회로.
  2. 제2 전극으로부터 부하에 전류를 출력하는 출력 트랜지스터의 과전류 상태를 검출하여, 과전류 검출 신호를 출력하는 과전류 검출 회로로서,
    제1 전극 및 제어 전극이, 각각 상기 출력 트랜지스터의 제1 전극 및 제어 전극에 공통으로 접속된 검출용 트랜지스터와,
    상기 검출용 트랜지스터의 제2 전극에 접속되어, 상기 검출용 트랜지스터에 소정의 정전류를 흘리는 정전류 회로와,
    상기 출력 트랜지스터의 제2 전극의 전위와 상기 검출용 트랜지스터의 제2 전극의 전위와의 비교 결과에 기초하여, 상기 과전류 검출 신호를 출력하는 비교기
    를 포함하는 것을 특징으로 하는 과전류 검출 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 출력 트랜지스터 및 상기 검출용 트랜지스터는, 각각 파워 MOS 트랜지스터 및 검출용 MOS 트랜지스터이고,
    상기 정전류의 전류치는, 상기 파워 MOS 트랜지스터의 미리 정해진 최대 출력 전류치, 상기 파워 MOS 트랜지스터의 온 저항의 저항치 및 상기 검출용 MOS 트랜지스터의 온 저항의 저항치에 기초하여 설정되어 있는 것을 특징으로 하는 과전류 검출 회로.
  4. 제1항 또는 제2항에 있어서,
    상기 출력 트랜지스터는 파워 MOS 트랜지스터이며, n(n은 2 이상의 정수)개의 단위 셀 트랜지스터를 갖고, 그 n개의 단위 셀 트랜지스터의 드레인, 소스 및 게이트를 각각 병렬 접속함으로써 단일한 MOS 트랜지스터로서 형성되어 있고,
    상기 검출용 트랜지스터는 검출용 MOS 트랜지스터이며, 단일한 단위 셀 트랜지스터로 형성되어 있거나, 또는 m(m은 2 이상의 정수; m＜n)개의 단위 셀 트랜지스터를 갖고, 그 m개의 단위 셀 트랜지스터의 드레인, 소스 및 게이트를 각각 병렬 접속함으로써 단일한 MOS 트랜지스터로서 형성되어 있으며,
    상기 파워 MOS 트랜지스터를 구성하는 단위 셀 트랜지스터 및 상기 검출용 MOS 트랜지스터를 구성하는 단위 셀 트랜지스터는, 모두 동일한 반도체 기판 상에 동일한 제조 프로세스를 이용하여 형성되어 있는 것을 특징으로 하는 과전류 검출 회로.
  5. 제1항 또는 제2항에 있어서,
    소정의 기준 전압을, 양의 온도 계수를 갖는 저항과 음의 온도 계수를 갖는 저항의 합성 저항에 인가함으로써 얻어지는 전류를 상기 정전류로 하고, 상기 합성 저항의 저항치가 온도 변화에 따르지 않고 일정하게 되도록 구성한 것을 특징으로 하는 과전류 검출 회로.
  6. 제1항 또는 제2항의 과전류 검출 회로와,
    상기 출력 트랜지스터와,
    상기 출력 트랜지스터의 출력측의 전압을 평활화하여 상기 부하에 출력하는 평활 회로
    를 포함하는 것을 특징으로 하는 전원 장치.
  7. 제6항에 있어서,
    상기 부하에 공급하는 전압에 따른 전압을 출력하는 전압 검출 회로와,
    상기 전압 검출 회로로부터의 출력에 따라, 상기 출력 트랜지스터 및 상기 검출용 트랜지스터를 제어하는 제어부를 더 포함하는 것을 특징으로 하는 전원 장 치.
  8. 제7항에 있어서,
    상기 비교기의 출력에 따라, 상기 제어부를 제어하는 것을 특징으로 하는 전원 장치.
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