JP2012135143A - 負荷制御装置 - Google Patents

Abstract

【課題】過電流を検出する機能や過電流から出力スイッチング素子を保護する機能を備えた負荷制御装置を提供する。
【解決手段】スイッチングレギュレータ６０から電力が供給されて少なくとも一つの負荷７１、７２に供給する出力電流Ｉ１、Ｉ２を制御する負荷制御装置１で、負荷に接続されて出力制御信号に応じて負荷に出力電流を供給するときに導通する出力スイッチング素子２１、２２と、出力電流が過電流であることに起因してスイッチングレギュレータの出力電圧値が所定電圧値を下回ったことを検出したとき、所定時間に亘り出力スイッチング素子を非通電状態に制御する出力スイッチング素子制御手段１１、１２、４０とを備える。
【選択図】図１

Description

この発明は、スイッチングレギュレータから電力が供給されて、少なくとも一つの負荷に供給する出力電流を制御する負荷制御装置に関する。

特許文献１には、小型化及び軽量化を図り、電子部品を減らすことでコストを低減した負荷制御装置が開示されている。特許文献１の負荷制御装置は、複数個の負荷から駆動電流が流される負荷を選択する負荷選択スイッチングデバイスと、負荷選択スイッチングデバイスによって選択された負荷に流される駆動電流の方向を切り替える電流方向切替用スイッチングデバイスとを備えている。特許文献１の負荷制御装置によれば、各負荷毎にスイッチングデバイスを設ける必要がないため、負荷制御装置自体を小型化及び軽量化することができる。これに加えて、スイッチングデバイスの少数化によって、負荷の制御に使用される電子部品も減ることでコストの低減が図られる。

特開平１１−３３９５８３号公報

ところで一般に負荷制御装置では、出力スイッチング素子としてリレーを用いた場合には、大きな突入電流が接点に流れると接点が溶融等で劣化するためリレーの寿命が短くなって頻繁にリレーの取り替えを要することがある。そこで、リレーに代えて無接点であるために接点の劣化が生じない利点を有するソリッドステートリレー（ＳＳＲ）を用いていた。

しかしながら、負荷制御装置にＳＳＲを用いる場合には、負荷制御装置とは別個に、負荷に流れる過電流を検出するための抵抗素子を設けたり過電流でＳＳＲが破損することを防ぐ保護素子を設けなければならないといった不都合があった。

この発明は、このような状況に鑑み提案されたものであって、過電流を検出する機能や過電流から出力スイッチング素子を保護する機能を備えた負荷制御装置を提供することを目的とする。

請求項１の発明に係る負荷制御装置は、スイッチングレギュレータから電力が供給されて、少なくとも一つの負荷に供給する出力電流を制御する負荷制御装置であって、前記負荷に接続されて、出力制御信号に応じて該負荷に前記出力電流を供給するときに導通する出力スイッチング素子と、前記出力電流が過電流であることに起因して、前記スイッチングレギュレータの出力電圧値が所定電圧値を下回ったことを検出したときに、所定時間に亘り前記出力スイッチング素子を非通電状態に制御する出力スイッチング素子制御手段と、を備えることを特徴とする。

請求項２の発明は、請求項１において、前記出力スイッチング素子制御手段は、前記出力電圧値が前記所定電圧値を下回ったことを検出する電圧検出手段と、前記電圧検出手段によって前記出力電圧値が前記所定電圧値を下回ることが検出されたことを起点として、前記所定時間に亘り前記出力スイッチング素子を非導通状態に制御する前記出力制御信号を出力する制御信号出力手段と、を有することを特徴とする。

請求項３の発明は、請求項１又は２において、前記出力スイッチング素子は、制御端子を備えたＮ型半導体スイッチであって、前記制御端子に、前記Ｎ型半導体スイッチを導通状態に制御する前記出力制御信号が入力されたときに、前記Ｎ型半導体スイッチはソース出力形式で前記出力電流を前記負荷に供給することを特徴とする。

請求項４の発明は、請求項３において、前記負荷は、電磁方向切替弁に装備された複数のソレノイドであって、前記Ｎ型半導体スイッチは、一の前記ソレノイドに接続されて該ソレノイドに前記出力電流を供給する第１のＮ型半導体スイッチと、他の前記ソレノイドに接続されて該ソレノイドに前記出力電流を供給する第２のＮ型半導体スイッチと、を有することを特徴とする。

請求項１の発明に係る負荷制御装置によれば、負荷制御装置とは別個に、出力電流が過電流であることを検出する素子を設けなくても、スイッチングレギュレータの垂下特性を利用することで出力電流が過電流であることを検出できる。
これに加えて、出力スイッチング素子制御手段が出力スイッチング素子を非導通状態にすることで、過電流が出力スイッチング素子に流れ続けることを防止して過電流から前記出力スイッチング素子を保護できる。
請求項２の発明によれば、電圧検出手段によってスイッチングレギュレータの出力電圧値が所定電圧値を下回ったことを検出した場合には、スイッチングレギュレータの垂下特性に基づいて、出力電流が過電流であることを判別できる。
これに加えて、制御信号出力手段によって出力されて出力スイッチング素子を非導通状態に制御する出力制御信号に基づいて、出力スイッチング素子を非導通状態にして、出力スイッチング素子に過電流が流れ続けることを防止する制御が可能になる。
請求項３の発明によれば、出力スイッチング素子としてＰ型半導体スイッチより大容量で安価なＮ型半導体スイッチを用いることに伴って、負荷制御装置の製造コストの上昇を抑えることができる。
請求項４の発明によれば、各ソレノイド毎にＮ型半導体スイッチを備えた負荷制御装置を別個に設けなくても、単一の負荷制御装置で複数のソレノイドにそれぞれ出力電流を供給することが可能になる。

本発明の実施形態の負荷制御装置の概略ブロック図である。 同負荷制御装置が備えるスイッチング制御部の回路構成図である。

本発明の実施形態を、図１及び図２を参照しつつ説明する。図１に示すように負荷制御装置１は、第１コマンドインターフェース１１と、第２コマンドインターフェース１２と、Ｎチャンネル型ＭＯＳＦＥＴ２１、２２と、ハイサイド電源部３０と、スイッチング制御部４０とを備えている。

第１コマンドインターフェース１１には、入力端子（ＩＮ１）を介して第１コマンド発生部５１が接続されている。第２コマンドインターフェース１２には、入力端子（ＩＮ２）を介して第２コマンド発生部５２が接続されている。

大容量のＮチャンネル型ＭＯＳＦＥＴ２１のドレインは、入力端子（ＩＮ３）を介してスイッチングレギュレータ６０と接続されている。スイッチングレギュレータ６０は、入力端子（ＩＮ３）を介して前記ドレインに２４ボルトの直流出力電圧ＶＩＮを印加する。Ｎチャンネル型ＭＯＳＦＥＴ２１のゲートは、第１コマンドインターフェース１１の出力端子に接続されている。Ｎチャンネル型ＭＯＳＦＥＴのソースは出力端子（ＯＵＴ１）に接続されている。出力端子（ＯＵＴ１）とグランドとの間には第１ソレノイド７１が接続されている。Ｎチャンネル型ＭＯＳＦＥＴ２１にはハイサイド電源部３０が接続されてハイサイド電圧が印加される。

同じく大容量のＮチャンネル型ＭＯＳＦＥＴ２２のドレインは、入力端子（ＩＮ３）を介してスイッチングレギュレータ６０と接続されている。このドレインにも直流入力電圧ＶＩＮが印加される。Ｎチャンネル型ＭＯＳＦＥＴ２２のゲートは、第２コマンドインターフェース１２の出力端子に接続されている。Ｎチャンネル型ＭＯＳＦＥＴ２２のソースは出力端子（ＯＵＴ２）に接続されている。出力端子（ＯＵＴ２）とグランドとの間には第２ソレノイド７２が接続されている。Ｎチャンネル型ＭＯＳＦＥＴ２２にもハイサイド電源部３０が接続されてハイサイド電圧が印加される。両ソレノイド７１、７２は、油圧ポンプによって圧油を供給する管路に設けられた電磁方向切替弁に装備されている。なお、両ソレノイド７１、７２は負荷の一例で、電磁方向切替弁は、例えば動作速度が高速で負荷電流が大きい工作機械のツールククランプ装置の作動に用いられる。

スイッチング制御部４０は、電圧検出部４１と、制御信号出力部４２とを備えている。スイッチング制御部４０の入力端子（ＩＮ４）は入力端子（ＩＮ３）を介してスイッチングレギュレータ６０と接続されている。スイッチング制御部４０の出力端子（ＯＵＴ４）は、第１コマンドインターフェース１１の入力端子と第２コマンドインターフェース１２の入力端子とに接続されている。

図２には、スイッチング制御部４０の回路構成を示した。電圧検出部４１は、分圧抵抗Ｒ１〜Ｒ３と、フィルタ回路４４と、抵抗Ｒ５と、コンデンサＣ２と、タイマＩＣ４５と、各ＮＰＮトランジスタＴＲ１、ＴＲ２とを備えている。分圧抵抗Ｒ１〜Ｒ３は直列に接続された上で入力端子（ＩＮ４）とグランドとの間に接続されている。フィルタ回路４４は、抵抗Ｒ１と抵抗Ｒ２との接続点と、グランドとの間に接続されている。このフィルタ回路４４は、前記接続点とタイマＩＣ４５のトリガ端子（ＴＲＩＧ）との間に接続された抵抗Ｒ４と、該抵抗Ｒ４とグランドとの間に接続されたコンデンサＣ１とで構成されてローパスフィルタとして機能する。抵抗Ｒ５とコンデンサＣ２とは、直列に接続されて電源電圧ＶＣＣとグランドとの間に接続されている。抵抗Ｒ５の抵抗値とコンデンサＣ２の静電容量によって、タイマＩＣ４５が直流入力電圧ＶＩＮを分圧抵抗Ｒ１〜Ｒ３で分圧した電圧Ｖ１が予め定めた所定電圧値を下回ることを検出したことに対して、タイマＩＣ４５の出力信号がローレベルからハイレベルに変化するタイミングを遅らせる所定時間（抵抗値×静電容量）が定められる。電源電圧ＶＣＣは、図示しない電源部で直流入力電圧ＶＩＮを降圧して生成される。また、所定電圧値は、直流出力電圧ＶＩＮが定常値（２４ボルト）であるときにタイマＩＣ４５のトリガ端子（ＴＲＩＧ）に印加される分圧電圧Ｖ１の値よりも２Ｖ程度低い値に設定した。

タイマＩＣ４５は、トリガ端子（ＴＲＩＧ）と、スレッシュホールド端子（ＴＨ）と、ディスチャージ端子（ＤＣＨ）と、リセット端子（ＲＳＴ）と、ＶＣＣ端子（ＶＣＣ）と、コントロール電圧端子（ＣＶ）と、ＧＮＤ端子（ＧＮＤ）と、出力端子（ＯＵＴ）とを有する。

トリガ端子（ＴＲＩＧ）は、フィルタ回路４４を介して抵抗Ｒ１と抵抗Ｒ２との接続点に接続されている。スレッシュホールド端子（ＴＨ）及びディスチャージ端子（ＤＣＨ）は、抵抗Ｒ５とコンデンサＣ２との接続点に接続されている。リセット端子（ＲＳＴ）及びＶＣＣ端子（ＶＣＣ）は電源電圧ＶＣＣに接続されている。ここでは、リセット端子（ＲＳＴ）は電源電圧ＶＣＣと接続されることで使用されていない。電源電圧ＶＣＣとＶＣＣ端子（ＶＣＣ）との間は、コンデンサＣ３を介してグランドに接続されている。このコンデンサＣ３は、電源電圧ＶＣＣに含まれるノイズをグランドに流して除去する。コントロール電圧端子（ＣＶ）は、コンデンサＣ４を介してグランドに接続されている。ＧＮＤ端子（ＧＮＤ）はグランドに接続されている。

ＮＰＮトランジスタＴＲ１のベースは、抵抗Ｒ６を介して出力端子（ＯＵＴ）に接続されている。電源電圧ＶＣＣとグランドとの間には、抵抗Ｒ７と抵抗Ｒ８とが直列に接続されている。ＮＰＮトランジスタＴＲ１のコレクタは、抵抗Ｒ７と抵抗Ｒ８との接続点に接続されている。ＮＰＮトランジスタＴＲ１のエミッタはグランドに接続されている。さらにＮＰＮトランジスタＴＲ２のベースは、抵抗Ｒ７と抵抗Ｒ８との接続点に接続されている。ＮＰＮトランジスタＴＲ２のエミッタはグランドに接続されている。

制御信号出力部４２は、ＰＮＰトランジスタＴＲ３と抵抗Ｒ１０とを備えている。ＰＮＰトランジスタＴＲ３のベースは、抵抗Ｒ９を介してＮＰＮトランジスタＴＲ２のコレクタに接続されている。ＰＮＰトランジスタＴＲ３のエミッタは電源電圧ＶＥＥに接続されている。ＰＮＰトランジスタＴＲ３のエミッタとベースとの間には抵抗Ｒ１０が接続されている。ＰＮＰトランジスタＴＲ３のコレクタは出力端子（ＯＵＴ４）に接続されている。電源電圧ＶＥＥは、直流入力電圧ＶＩＮに上記のハイサイド電圧を加算して生成される。

次に負荷制御装置１の動作を説明する。第１コマンド発生部５１は、図示しないプログラマブルロジックコントローラ（ＰＬＣ）からの制御信号に応じて第１ソレノイド７１を励磁する第１励磁制御コマンドを生成する。第１コマンド発生部５１は第１励磁制御コマンドを第１コマンドインターフェース１１に送信する。第１コマンドインターフェース１１は、受信した第１励磁制御コマンドをハイレベル信号に変換する。その後第１コマンドインターフェース１１は、ハイレベル信号をＮチャンネル型ＭＯＳＦＥＴ２１のゲートに出力する。このハイレベル信号によってＮチャンネル型ＭＯＳＦＥＴ２１のゲート電圧は高レベル電圧に固定されて、Ｎチャンネル型ＭＯＳＦＥＴ２１はオン状態（導通状態）になる。これにより、ソース電流経路Ｌ１が形成されて、出力電流Ｉ１が出力端子（ＯＵＴ１）を通じて第１ソレノイド７１に供給される。このソース電流経路Ｌ１は、スイッチングレギュレータ６０から入力端子（ＩＮ３）、Ｎチャンネル型ＭＯＳＦＥＴ２１、出力端子（ＯＵＴ１）及び第１ソレノイド７１を介してグランドに至るものである。なお、Ｎチャンネル型ＭＯＳＦＥＴ２１は出力スイッチング素子及び第１のＮ型半導体スイッチの一例であり、Ｎチャンネル型ＭＯＳＦＥＴ２１のゲートは制御端子の一例である。また、ハイレベル信号は、本発明のＮ型半導体スイッチを導通状態に制御する出力制御信号の一例であり、第１ソレノイド７１は本発明の一のソレノイドの一例である。

一方、第２コマンド発生部５２は、ＰＬＣからの制御信号に応じて第２ソレノイド７２を励磁する第２励磁制御コマンドを生成する。第２コマンド発生部５２は第２励磁制御コマンドを第２コマンドインターフェース１２に送信する。第２コマンドインターフェース１２は、受信した第２励磁制御コマンドをハイレベル信号に変換する。その後第２コマンドインターフェース１２は、ハイレベル信号をＮチャンネル型ＭＯＳＦＥＴ２２のゲートに出力する。これにより、Ｎチャンネル型ＭＯＳＦＥＴ２２は上記のＮチャンネル型ＭＯＳＦＥＴ２１と同様にオン状態になり、ソース電流経路Ｌ２が形成される。よって、出力電流Ｉ２が出力端子（ＯＵＴ２）を通じて第２ソレノイド７２に供給される。このソース電流経路Ｌ２は、スイッチングレギュレータ６０から入力端子（ＩＮ３）、Ｎチャンネル型ＭＯＳＦＥＴ２２、出力端子（ＯＵＴ２）及び第２ソレノイド７２を介してグランドに至るものである。なお、Ｎチャンネル型ＭＯＳＦＥＴ２２は出力スイッチング素子及び第２のＮ型半導体スイッチの一例であり、Ｎチャンネル型ＭＯＳＦＥＴ２２のゲートは制御端子の一例である。また、第２ソレノイド７２は本発明の他のソレノイドの一例である。

各ソレノイド７１、７２に断線や短絡がなく出力電流Ｉ１、Ｉ２が供給されているとき（以下、通常の制御という。）は、スイッチング制御部４０及び両コマンドインターフェース１１、１２は以下のように動作する。図２に示すように、分圧電圧Ｖ１はトリガ端子（ＴＲＩＧ）に印加される。タイマＩＣ４５は、分圧電圧Ｖ１の値を予め定めた所定電圧値と比較して分圧電圧Ｖ１の値が所定電圧値を上回ることを検出した後にローレベル信号を出力端子（ＯＵＴ）からＮＰＮトランジスタＴＲ１のベースに出力する。これにより、ＮＰＮトランジスタＴＲ１はオフ状態になる。加えて電源電圧ＶＣＣによってＮＰＮトランジスタＴＲ２にベース電流が供給されることで、エミッタとコレクタとの間が導通してＮＰＮトランジスタＴＲ２はオン状態になる。さらに電源電圧ＶＥＥによってＰＮＰトランジスタＴＲ３にベース電流が供給されることで、エミッタとコレクタとの間が導通してＰＮＰトランジスタＴＲ３はオン状態になる。これに伴ってＰＮＰトランジスタＴＲ３のコレクタに接続された出力端子（ＯＵＴ４）からハイレベル信号が両コマンドインターフェース１１、１２に出力される。各コマンドインターフェース１１、１２は、制御信号出力部４２からハイレベル信号を受信したことを条件としてハイレベル信号をＮチャンネル型ＭＯＳＦＥＴ２１、２２に出力することを継続する。通常の制御では、タイマＩＣ４５内でディスチャージ端子（ＤＣＨ）に接続されたディスチャージトランジスタをオン状態にすることで、コンデンサＣ２を放電させる。

これに対し例えば第１ソレノイド７１が短絡したときは、負荷制御装置１は以下のように動作する。第１ソレノイド７１が短絡することで出力電流Ｉ１の値が所定値を超えた過電流となった場合には、スイッチングレギュレータ６０は短絡から保護するために出力電圧（直流入力電圧ＶＩＮ）を低下させる（以下、垂下特性という。）。このため、分圧電圧Ｖ１も直流入力電圧ＶＩＮに比例して低下する。タイマＩＣ４５は、第１ソレノイド７１の短絡によって分圧電圧Ｖ１の値が所定電圧値を下回ったことを検出すると、タイマＩＣ４５内でディスチャージ端子（ＤＣＨ）に接続されたディスチャージトランジスタをオフ状態にすることで、コンデンサＣ２を電源電圧ＶＣＣから供給される電流で充電させる。これに加えてタイマＩＣ４５は、ハイレベル信号を出力端子（ＯＵＴ）からＮＰＮトランジスタＴＲ１のベースに出力する。

ハイレベル信号がＮＰＮトランジスタＴＲ１のベースに出力されたことでＮＰＮトランジスタＴＲ１はオン状態になる。これに伴って、電源電圧ＶＣＣによってＮＰＮトランジスタＴＲ２に供給されるベース電流が減少することでＮＰＮトランジスタＴＲ２はオフ状態になる。ＮＰＮトランジスタＴＲ２がオフ状態になると、ＰＮＰトランジスタＴＲ３にベース電流が供給されなくなることでＰＮＰトランジスタＴＲ３はオフ状態になる。これにより、出力端子（ＯＵＴ４）からローレベル信号が第１コマンドインターフェース１１に出力される。第１コマンドインターフェース１１は、制御信号出力部４２からローレベル信号を受信したことを条件としてローレベル信号を所定時間（抵抗Ｒ５の抵抗値×コンデンサＣ２の静電容量）に亘りＮチャンネル型ＭＯＳＦＥＴ２１のゲートに出力する。これにより、Ｎチャンネル型ＭＯＳＦＥＴ２１のゲート電圧は低レベル電圧に固定されて、Ｎチャンネル型ＭＯＳＦＥＴ２１はオフ状態（非導通状態）になる。そこで、過電流がＮチャンネル型ＭＯＳＦＥＴ２１や第１ソレノイド７１に供給されずにＮチャンネル型ＭＯＳＦＥＴ２１の破損や第１ソレノイド７１の焼損を防止できる。なお、第１コマンドインターフェース１１及びスイッチング制御部４０は本発明の出力スイッチング素子制御手段の一例である。また、電圧検出部４１は本発明の電圧検出手段の一例であり、制御信号出力部４２（ＰＮＰトランジスタＴＲ３）及び第１コマンドインターフェース１１は本発明の制御信号出力手段の一例である。第１コマンドインターフェース１１から出力されるローレベル信号は、本発明の出力スイッチング素子を非導通状態に制御する出力制御信号の一例である。

続いてタイマＩＣ４５がスレッシュホールド端子（ＴＨ）で検出したコンデンサＣ２の両端電圧の値が所定の比較電圧値に達したと判断して、出力端子（ＯＵＴ）から出力する信号レベルをハイレベルからローレベルに変化させる所定時間（抵抗Ｒ５の抵抗値×コンデンサＣ２の静電容量）が経過したときに、タイマＩＣ４５は出力端子（ＯＵＴ）からローレベル信号を第１コマンドインターフェース１１に出力する。これにより、負荷制御装置１は、通常の制御を再開して出力電流Ｉ１を第１ソレノイド７１に供給する。そして過電流の原因（第１ソレノイド７１の短絡）が除去されるまで、タイマＩＣ４５は出力端子（ＯＵＴ）から上述したローレベル信号とハイレベル信号とを交互に出力する制御を繰り返す。一方、過電流の原因が除去された場合には、タイマＩＣ４５はローレベル信号を出力端子（ＯＵＴ）から出力する。これにより、負荷制御装置１は通常の制御を行う。

また、第２ソレノイド７２が短絡したときもスイッチングレギュレータ６０の垂下特性を利用することで、第１ソレノイド７１が短絡したときと同様にして第２コマンドインターフェース１２がローレベル信号を所定時間に亘りＮチャンネル型ＭＯＳＦＥＴ２２のゲートに出力する。これにより、Ｎチャンネル型ＭＯＳＦＥＴ２２をオフ状態にしてＮチャンネル型ＭＯＳＦＥＴ２２の破損や第２ソレノイド７２の焼損を防止できる。なお、第２コマンドインターフェース１２及びスイッチング制御部４０は本発明の出力スイッチング素子制御手段の一例である。また、制御信号出力部４２（ＰＮＰトランジスタＴＲ３）及び第２コマンドインターフェース１２は本発明の制御信号出力手段の一例であり、第２コマンドインターフェース１２から出力されるローレベル信号は、本発明の出力スイッチング素子を非導通状態に制御する出力制御信号の一例である。

＜本実施形態の効果＞
本実施形態の負荷制御装置１では、両コマンドインターフェース１１、１２及びスイッチング制御部４０を備えることで、負荷制御装置１とは別個に出力電流Ｉ１、Ｉ２が過電流であることを検出する素子を設けなくても、スイッチングレギュレータ６０の垂下特性を利用して出力電流Ｉ１、Ｉ２が過電流であることを検出できる。
これに加えて、両コマンドインターフェース１１、１２及びスイッチング制御部４０がＮチャンネル型ＭＯＳＦＥＴ２１、２２をオフ状態にすることで、過電流がＮチャンネル型ＭＯＳＦＥＴ２１、２２に流れ続けることを防止して過電流からＮチャンネル型ＭＯＳＦＥＴ２１、２２を保護できる。

また、電圧検出部４１によって分圧電圧Ｖ１が所定電圧値を下回ったことを検出した場合には、スイッチングレギュレータ６０の垂下特性に基づいて、出力電流Ｉ１、Ｉ２が過電流であることを判別できる。
これに加えて、各コマンドインターフェース１１、１２は、制御信号出力部４２からローレベル信号を受信したことを条件としてローレベル信号を各Ｎチャンネル型ＭＯＳＦＥＴ２１、２２のゲートに出力することで、各Ｎチャンネル型ＭＯＳＦＥＴ２１、２２をオフ状態にした。これに伴って、各Ｎチャンネル型ＭＯＳＦＥＴ２１、２２に過電流が続けることを防止する制御が可能になる。

さらに、出力電流Ｉ１を第１ソレノイド７１に供給又は遮断するスイッチング素子や出力電流Ｉ２を第２ソレノイド７２に供給又は遮断するスイッチング素子として、Ｐチャンネル型ＭＯＳＦＥＴよりも大容量で安価なＮチャンネル型ＭＯＳＦＥＴを用いることで、負荷制御装置１の製造コストの上昇を抑えることができる。

さらに加えて、各ソレノイド７１、７２毎にＮチャンネル型ＭＯＳＦＥＴを備えた負荷制御装置を別個に設けなくても、単一の負荷制御装置１で二つのソレノイド７１、７２にそれぞれ出力電流Ｉ１、Ｉ２を供給することが可能になる。

本発明は、上述した実施形態に限定されるものではなく発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施できる。例えば、上述した実施形態では負荷制御装置が出力電流を二つのソレノイドにそれぞれ供給する例を示したが、これに限らず、負荷制御装置は、１つ又は３つ以上のＮチャンネル型ＭＯＳＦＥＴを備えて各Ｎチャンネル型ＭＯＳＦＥＴをオン状態にすることで、各Ｎチャンネル型ＭＯＳＦＥＴを通じて１つ又は３つ以上のソレノイドに出力電流を供給するものであってもよい。

また、上述した実施形態では負荷制御装置が電磁方向切替弁に出力電流を供給する例を示したが、これに限らず、負荷制御装置は、電磁方向切替弁以外の負荷に出力電流を供給するものであってもよい。

１・・負荷制御装置、１１・・第１コマンドインターフェース、１２・・第２コマンドインターフェース、２１、２２・・Ｎチャンネル型ＭＯＳＦＥＴ、４０・・スイッチング制御部、４１・・電圧検出部、４２・・制御信号出力部、６０・・スイッチングレギュレータ、７１・・第１ソレノイド、７２・・第２ソレノイド、Ｉ１、Ｉ２・・出力電流、Ｌ１、Ｌ２・・ソース電流経路、ＶＩＮ・・スイッチングレギュレータの出力電圧。

Claims (4)

1. スイッチングレギュレータから電力が供給されて、少なくとも一つの負荷に供給する出力電流を制御する負荷制御装置であって、
   前記負荷に接続されて、出力制御信号に応じて該負荷に前記出力電流を供給するときに導通する出力スイッチング素子と、
   前記出力電流が過電流であることに起因して、前記スイッチングレギュレータの出力電圧値が所定電圧値を下回ったことを検出したときに、所定時間に亘り前記出力スイッチング素子を非通電状態に制御する出力スイッチング素子制御手段と、
   を備えることを特徴とする負荷制御装置。
2. 前記出力スイッチング素子制御手段は、
   前記出力電圧値が前記所定電圧値を下回ったことを検出する電圧検出手段と、
   前記電圧検出手段によって前記出力電圧値が前記所定電圧値を下回ることが検出されたことを起点として、前記所定時間に亘り前記出力スイッチング素子を非導通状態に制御する前記出力制御信号を出力する制御信号出力手段と、
   を有することを特徴とする請求項１に記載の負荷制御装置。
3. 前記出力スイッチング素子は、制御端子を備えたＮ型半導体スイッチであって、
   前記制御端子に、前記Ｎ型半導体スイッチを導通状態に制御する前記出力制御信号が入力されたときに、前記Ｎ型半導体スイッチはソース出力形式で前記出力電流を前記負荷に供給することを特徴とする請求項１又は２に記載の負荷制御装置。
4. 前記負荷は、電磁方向切替弁に装備された複数のソレノイドであって、
   前記Ｎ型半導体スイッチは、一の前記ソレノイドに接続されて該ソレノイドに前記出力電流を供給する第１のＮ型半導体スイッチと、他の前記ソレノイドに接続されて該ソレノイドに前記出力電流を供給する第２のＮ型半導体スイッチと、を有することを特徴とする請求項３に記載の負荷制御装置。

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