JPS6139749B2 - - Google Patents
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- JPS6139749B2 JPS6139749B2 JP5671377A JP5671377A JPS6139749B2 JP S6139749 B2 JPS6139749 B2 JP S6139749B2 JP 5671377 A JP5671377 A JP 5671377A JP 5671377 A JP5671377 A JP 5671377A JP S6139749 B2 JPS6139749 B2 JP S6139749B2
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- Japan
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- substrate
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- vth
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- 239000000758 substrate Substances 0.000 claims description 35
- 239000012535 impurity Substances 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果半導体装置および
その製造方法に関するものである。
その製造方法に関するものである。
絶縁ゲート電界効果半導体装置の重要な基本特
性の一つにフイールド領域のしきい値電圧
（Vth）がある。
性の一つにフイールド領域のしきい値電圧
（Vth）がある。
この｜Vth｜を充分大きな値とするため、従来
は一般に次の二つの方法が用いられてきた。その
一つは不純物濃度の高い基板を採用し、チヤンネ
ル領域のしきい値電圧（Vth）はイオン注入等の
方法により調整するものである。他の一つは基板
の不純物濃度は高くせずにフイールド領域だけに
基板と同じ導電型を有し、かつ基板の不純物濃度
よりも高い領域を形成するものである。しかしな
がら、これらの方法にはそれぞれ重大な欠点があ
つた。
は一般に次の二つの方法が用いられてきた。その
一つは不純物濃度の高い基板を採用し、チヤンネ
ル領域のしきい値電圧（Vth）はイオン注入等の
方法により調整するものである。他の一つは基板
の不純物濃度は高くせずにフイールド領域だけに
基板と同じ導電型を有し、かつ基板の不純物濃度
よりも高い領域を形成するものである。しかしな
がら、これらの方法にはそれぞれ重大な欠点があ
つた。
まず、前者は基板濃度が高いため、Vthのバツ
クバイアス（ＶBG）依存性が強く、動作範囲やス
イツチング速度に問題が生じる。VthのＶBGによ
る変化分△thは次式で与えられる。
クバイアス（ＶBG）依存性が強く、動作範囲やス
イツチング速度に問題が生じる。VthのＶBGによ
る変化分△thは次式で与えられる。
△Vth＝ｔ／ε１√2qεSN3（√ＶBG
＋２φF−√２φF）
ｔ：ゲート絶縁膜厚
εS：基板の誘電率
ε１：絶縁膜の誘電率
N3：基板不純物濃度
ＶBG：バツクバイアス電圧
すなわち、△Vthは基板濃度（ＮS）の1/2乗に
比例し、基板濃度の増加によりVthが大きく変動
することがわかる。
比例し、基板濃度の増加によりVthが大きく変動
することがわかる。
次に、後者は基板濃度が低いため、VthのＶBG
依存性は小さいが、ソースとドレイン間の空乏層
の広がりが大きく、前者に較べてはるかに小さな
電圧でソースとドレイン間にパンチスルーが発生
してしまう。
依存性は小さいが、ソースとドレイン間の空乏層
の広がりが大きく、前者に較べてはるかに小さな
電圧でソースとドレイン間にパンチスルーが発生
してしまう。
後者は、又高濃度不純物領域を形成するために
写真蝕刻工程の他に、高温における不純物のテポ
ジシヨン、酸化、拡散工程を必要とし、潜在的な
結晶欠陥を電気的に活性化してしまう等の欠点が
あつた。
写真蝕刻工程の他に、高温における不純物のテポ
ジシヨン、酸化、拡散工程を必要とし、潜在的な
結晶欠陥を電気的に活性化してしまう等の欠点が
あつた。
本発明は、上記欠点を除き、必要なフイールド
領域しきい値電圧を有し、かつチヤンネル領域し
きい値電圧のバツクバイアス依存性の小さな絶縁
ゲート電界効果半導体装置の製造方法を提供する
ものである。
領域しきい値電圧を有し、かつチヤンネル領域し
きい値電圧のバツクバイアス依存性の小さな絶縁
ゲート電界効果半導体装置の製造方法を提供する
ものである。
本発明は、絶縁ゲート電界効果半導体装置の製
造方法において、半導体基板表面から該基板と反
対導電型不純物イオンを連続的にエネルギーを変
えてイオン注入することにより、少なくともチヤ
ンネル直下で基板表面から充分深い基板内領域に
該基板と同導電型で、かつ該基板不純物濃度より
も低い不純物濃度を有する領域を形成することを
特徴とする。
造方法において、半導体基板表面から該基板と反
対導電型不純物イオンを連続的にエネルギーを変
えてイオン注入することにより、少なくともチヤ
ンネル直下で基板表面から充分深い基板内領域に
該基板と同導電型で、かつ該基板不純物濃度より
も低い不純物濃度を有する領域を形成することを
特徴とする。
本発明を実施例により説明する。
第１図は本発明を絶縁ゲート電界効果トランジ
スタの製造に実施した場合の主な工程における断
面図である。
スタの製造に実施した場合の主な工程における断
面図である。
高不純物濃度のＮ型半導体基板１にソース・ド
レイン領域２を形成し、酸化して数千Åの酸化膜
３を成長させたあと、従来チヤンネルとなる領域
以外を数千Å〜数μｍの厚さのフオトレジスト４
でおおい、チヤンネルとなる領域の酸化膜を除去
し、前記フオトレジスト４と酸化膜３をマスクと
して、Ｐ型不純物イオン例えばホウ素イオンを高
エネルギーで連続的にエネルギーを変化させて、
イオン注入し基板内にＮ型不純物濃度の低い領域
５を形成する（第１図ａ）。
レイン領域２を形成し、酸化して数千Åの酸化膜
３を成長させたあと、従来チヤンネルとなる領域
以外を数千Å〜数μｍの厚さのフオトレジスト４
でおおい、チヤンネルとなる領域の酸化膜を除去
し、前記フオトレジスト４と酸化膜３をマスクと
して、Ｐ型不純物イオン例えばホウ素イオンを高
エネルギーで連続的にエネルギーを変化させて、
イオン注入し基板内にＮ型不純物濃度の低い領域
５を形成する（第１図ａ）。
次に、ゲート酸化膜６、コンタクト孔７、ゲー
ト電極８、ソース・ドレイン電極９を従来の方法
に従つて形成する（第１図ｂ）。
ト電極８、ソース・ドレイン電極９を従来の方法
に従つて形成する（第１図ｂ）。
ここで注入エネルギーを高くして基板内の低濃
度領域５を表面から深い所に設ける理由は、ソー
ス・ドレイン間のパンチスルー電圧を低下させな
いことと、トランジスタのVthに影響を与えない
ためである。チヤンネルのVthは表面のごく近傍
にイオン注入するによつて任意に決定することが
できる。
度領域５を表面から深い所に設ける理由は、ソー
ス・ドレイン間のパンチスルー電圧を低下させな
いことと、トランジスタのVthに影響を与えない
ためである。チヤンネルのVthは表面のごく近傍
にイオン注入するによつて任意に決定することが
できる。
第２図は本発明の１実施例のトランジスタにお
けるチヤンネル直下の基板の深さ方向の不純物濃
度分布図である。
けるチヤンネル直下の基板の深さ方向の不純物濃
度分布図である。
横軸ｘは第１図の破線１０に沿つて矢印方向に
とつたものであり、縦軸は基板の不純物濃度Ｃ
（ｘ）を表わす。図でxa，xbは低濃度領域５の
上、下境界線の位置を示す。
とつたものであり、縦軸は基板の不純物濃度Ｃ
（ｘ）を表わす。図でxa，xbは低濃度領域５の
上、下境界線の位置を示す。
第３図は、本発明の１実施例のトランジスタの
Vthを測定するときの結線図であつて、ソースと
基板間にバツクバイアス（ＶBG）をかけるときの
Vthを測定するものである。
Vthを測定するときの結線図であつて、ソースと
基板間にバツクバイアス（ＶBG）をかけるときの
Vthを測定するものである。
第４図は本発明の１実施例のトランジスタにお
ける△VthのＶBG依存性を示す特性図である。
ける△VthのＶBG依存性を示す特性図である。
第４図において破線Ｏ―Ａ―Ｄは、イオン注入
領域５が形成されていない高濃度基板を有するト
ランジスタの特性を示し、実線Ｏ―Ａ―Ｂ―Ｃは
本発明によるイオン注入領域５を有するトランジ
スタの特性を示す。実線Ｏ―ＡはＶBGによるチヤ
ンネル直下の空乏層の広がりがイオン注入領域
（xa）に達していないバイアス領域の△Vthであ
り、実線Ａ―Ｂは空乏層の広がりが（xa〜xb）
の間にあるバイアス領域の△Vthであり、実線Ｂ
―ＣはＶBGが更に大きくなつて空乏層の広がりが
イオン注入領域５を突抜けて広がつたときの△
Vthの特性である。
領域５が形成されていない高濃度基板を有するト
ランジスタの特性を示し、実線Ｏ―Ａ―Ｂ―Ｃは
本発明によるイオン注入領域５を有するトランジ
スタの特性を示す。実線Ｏ―ＡはＶBGによるチヤ
ンネル直下の空乏層の広がりがイオン注入領域
（xa）に達していないバイアス領域の△Vthであ
り、実線Ａ―Ｂは空乏層の広がりが（xa〜xb）
の間にあるバイアス領域の△Vthであり、実線Ｂ
―ＣはＶBGが更に大きくなつて空乏層の広がりが
イオン注入領域５を突抜けて広がつたときの△
Vthの特性である。
動作条件（電源電圧、入出力規格等）に従つて
基板不純物濃度、低下不純物領域５の濃度及び深
さを適宜選択することにより、できるだけ実線Ｏ
〜Ａを小さく実線Ａ〜Ｂを大きくすることが可能
である。
基板不純物濃度、低下不純物領域５の濃度及び深
さを適宜選択することにより、できるだけ実線Ｏ
〜Ａを小さく実線Ａ〜Ｂを大きくすることが可能
である。
上記実施例の説明はＰチヤンネルMOS型電界
効果トランジスタについて行なつたが、本発明は
他のMIS型電界効果トランジスタにも適用できる
ことは勿論である。
効果トランジスタについて行なつたが、本発明は
他のMIS型電界効果トランジスタにも適用できる
ことは勿論である。
以上詳細に説明したように、本発明は高濃度不
純物の基板を用い、イオン注入によつて基板内の
深い領域に低濃度不純物領域を形成する方法を採
用しているので、必要なVthを得、ソース・ドレ
イン間のパンチスルーを防止でき、しかもＶBG依
存性の小さい△Vthを有する半導体装置を得るこ
とができる。
純物の基板を用い、イオン注入によつて基板内の
深い領域に低濃度不純物領域を形成する方法を採
用しているので、必要なVthを得、ソース・ドレ
イン間のパンチスルーを防止でき、しかもＶBG依
存性の小さい△Vthを有する半導体装置を得るこ
とができる。
第１図は本発明を絶縁ゲート電界効果トランジ
スタの製造に実施した場合の主な工程における断
面図、第２図は本発明の１実施例のトランジスタ
におけるチヤンネル直下の基板の深さ方向の不純
物濃度分布図、第３図は本発明の１実施例のトラ
ンジスタのVthを測定するときの結線図、第４図
は本発明の１実施例のトランジスタにおける△
VthのＶBG依存性を示す特性図である。 １……半導体基板、２……ソース・ドレイン拡
散層、３……酸化膜、４……フオトレジスト、５
……イオン注入された低濃度不純物基板領域、６
……ゲート酸化膜、７……ソース・ドレインコン
タクト孔、８……ゲート電極、９……ソース・ド
レイン電極。
スタの製造に実施した場合の主な工程における断
面図、第２図は本発明の１実施例のトランジスタ
におけるチヤンネル直下の基板の深さ方向の不純
物濃度分布図、第３図は本発明の１実施例のトラ
ンジスタのVthを測定するときの結線図、第４図
は本発明の１実施例のトランジスタにおける△
VthのＶBG依存性を示す特性図である。 １……半導体基板、２……ソース・ドレイン拡
散層、３……酸化膜、４……フオトレジスト、５
……イオン注入された低濃度不純物基板領域、６
……ゲート酸化膜、７……ソース・ドレインコン
タクト孔、８……ゲート電極、９……ソース・ド
レイン電極。
Claims (1)
- 【特許請求の範囲】 １ チヤンネル部直下であり該チヤンネル部より
離間し、かつ、ソースおよびドレイン領域より離
間せる半導体基板の内部に該半導体基板と同導電
型でかつ該基板より低濃度の領域を設けたことを
特徴とする絶縁ゲート電界効果半導体装置。 ２ 一導電型の半導体基板表面からイオン注入エ
ネルギーを制御することによつて逆導電型の不純
物を打ち込み、これによりチヤンネル部直下の該
チヤンネル部より離間し、かつ、ソースおよびド
レイン領域より離間せる該半導体基板の内部に該
基板よりも低濃度の一導電型の不純物領域を形成
することを特徴とする絶縁ゲート電界効果半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5671377A JPS53141585A (en) | 1977-05-16 | 1977-05-16 | Manufacture of insulating gate field effect type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5671377A JPS53141585A (en) | 1977-05-16 | 1977-05-16 | Manufacture of insulating gate field effect type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53141585A JPS53141585A (en) | 1978-12-09 |
| JPS6139749B2 true JPS6139749B2 (ja) | 1986-09-05 |
Family
ID=13035112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5671377A Granted JPS53141585A (en) | 1977-05-16 | 1977-05-16 | Manufacture of insulating gate field effect type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53141585A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019152B2 (ja) * | 1977-08-31 | 1985-05-14 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 電界効果トランジスタ |
| US4274105A (en) * | 1978-12-29 | 1981-06-16 | International Business Machines Corporation | MOSFET Substrate sensitivity control |
| EP0024905B1 (en) * | 1979-08-25 | 1985-01-16 | Zaidan Hojin Handotai Kenkyu Shinkokai | Insulated-gate field-effect transistor |
| US5175599A (en) * | 1985-04-19 | 1992-12-29 | Kabushiki Kaisha Toshiba | MOS semiconductor device |
| US5472897A (en) * | 1995-01-10 | 1995-12-05 | United Microelectronics Corp. | Method for fabricating MOS device with reduced anti-punchthrough region |
-
1977
- 1977-05-16 JP JP5671377A patent/JPS53141585A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53141585A (en) | 1978-12-09 |
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