JPS58158974A - 接合型電界効果半導体装置 - Google Patents
接合型電界効果半導体装置Info
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- JPS58158974A JPS58158974A JP4104682A JP4104682A JPS58158974A JP S58158974 A JPS58158974 A JP S58158974A JP 4104682 A JP4104682 A JP 4104682A JP 4104682 A JP4104682 A JP 4104682A JP S58158974 A JPS58158974 A JP S58158974A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Engineering & Computer Science (AREA)
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、接合型電界効果半導体装Ｉｔ（以下、Ｊ
ＦＥＴと略記する）にかかり、とくにイオン打ち込み法
によりチャンネル領域を形成されたＪＰＥＴに関する。
ＦＥＴと略記する）にかかり、とくにイオン打ち込み法
によりチャンネル領域を形成されたＪＰＥＴに関する。
まず＃！１図はチャンネル領域がイオン注入法で形成さ
れた従来方法によるＪ ｉ’ｇ’ｒを示す。１はＰ型
半導体基板、その一部にＮ型埋込み領域２を設け、埋込
み領域２側の一生平面に抵抗率数ΩαのＮ型エピタキシ
ャル層３を設け、次にＰ型絶縁分離領域４を形成し、次
にＰ型ソース領域５とドレイン領域６とを同時に形成し
、さらに高濃度Ｎ型ゲート領域７がＰ型ソース領域５と
ドレイン領域６を取り囲むように設ける。ソース領域５
．ドレイン領域６およびゲート領域７を形成するとき、
約１０００℃前後の温度で拡散工程、酸化工程を経て絶
縁物の酸化ケイ素膜８が形成される。
れた従来方法によるＪ ｉ’ｇ’ｒを示す。１はＰ型
半導体基板、その一部にＮ型埋込み領域２を設け、埋込
み領域２側の一生平面に抵抗率数ΩαのＮ型エピタキシ
ャル層３を設け、次にＰ型絶縁分離領域４を形成し、次
にＰ型ソース領域５とドレイン領域６とを同時に形成し
、さらに高濃度Ｎ型ゲート領域７がＰ型ソース領域５と
ドレイン領域６を取り囲むように設ける。ソース領域５
．ドレイン領域６およびゲート領域７を形成するとき、
約１０００℃前後の温度で拡散工程、酸化工程を経て絶
縁物の酸化ケイ素膜８が形成される。
第２図において、第１図で形成された酸化ケイ素膜８の
一部Ｘを、Ｐ型チャンネル領域９とｎ型ト、ブゲート領
域１０ｆ：設けるために、ＰＲ（フォトレジスト）工程
を経て除去し５００℃〜９００’Ｑで数百Ａの酸化ケイ
素膜８’１−形成する。次に不純物としてボロンを数百
ＫｅＶ、１０”ｚ−”程度の濃度でイオン注入してＰ形
チャンネル領域９を形成し、さらに不純物としてリン又
はヒ素を数十ＫｅＶ、１、０”Ｃｌｎ−”程度のＩＩｌ
、度でイオン注入してＮ型トップゲート領域１０を形成
する。次に酸化ケイ素膜８の電、極取り出し用にコンタ
クトの窓を開け、アルミニウム等の金属電極で、ソース
ｔ＆１１．ドレイン電極１２．ゲートを極１３をそれぞ
れ形成する。
一部Ｘを、Ｐ型チャンネル領域９とｎ型ト、ブゲート領
域１０ｆ：設けるために、ＰＲ（フォトレジスト）工程
を経て除去し５００℃〜９００’Ｑで数百Ａの酸化ケイ
素膜８’１−形成する。次に不純物としてボロンを数百
ＫｅＶ、１０”ｚ−”程度の濃度でイオン注入してＰ形
チャンネル領域９を形成し、さらに不純物としてリン又
はヒ素を数十ＫｅＶ、１、０”Ｃｌｎ−”程度のＩＩｌ
、度でイオン注入してＮ型トップゲート領域１０を形成
する。次に酸化ケイ素膜８の電、極取り出し用にコンタ
クトの窓を開け、アルミニウム等の金属電極で、ソース
ｔ＆１１．ドレイン電極１２．ゲートを極１３をそれぞ
れ形成する。
ここで、Ｐ型チャンネル領域９上の酸化ケイ素膜８を除
去する理由を以下に説明する。チャンネル領域をイオン
注入によ多形成する場合、Ｐ型チャンネル領域９０層抵
抗が数十に０７口必要であるため、Ｐ型チャンネル領域
９の深さ方向の厚さが０１〜１μｍであることが必要で
ある。イオン注入により前記深さ方向の厚さを数千Ａ程
度の酸化ケイ素膜を通してイオン注入−を精密制御する
ことは困難である。しかしながら、一度数千Ａの酸化ケ
イ素［８を除去後数百Ａ９、下の酸化ケイ素膜を通して
イオン注入する場合には、Ｐ型チャンネル領域９の深さ
方向の厚さの精密制御は可能であるＯ 以上の従来構造では、以下に示す欠点があった。
去する理由を以下に説明する。チャンネル領域をイオン
注入によ多形成する場合、Ｐ型チャンネル領域９０層抵
抗が数十に０７口必要であるため、Ｐ型チャンネル領域
９の深さ方向の厚さが０１〜１μｍであることが必要で
ある。イオン注入により前記深さ方向の厚さを数千Ａ程
度の酸化ケイ素膜を通してイオン注入−を精密制御する
ことは困難である。しかしながら、一度数千Ａの酸化ケ
イ素［８を除去後数百Ａ９、下の酸化ケイ素膜を通して
イオン注入する場合には、Ｐ型チャンネル領域９の深さ
方向の厚さの精密制御は可能であるＯ 以上の従来構造では、以下に示す欠点があった。
それはＪ Ｆｈ、Ｔの１気的特性の１要な要素の１つ
である飽和〜流値（以下ＩＤ８Ｓと略記する）が信頼性
上不安定であることである。その理由を以下に述べる。
である飽和〜流値（以下ＩＤ８Ｓと略記する）が信頼性
上不安定であることである。その理由を以下に述べる。
第２図でイオン注入領域Ｘは薄い酸化ケイ素膜か、筐た
は気相成長による酸化ケイ素膜などの構造であるため、
その領域Ｘ上などにＮａイオンなどが付看した際に、ト
ップゲート１０と酸化ケイ素１１１１８間の界面に反転
層が生じ％ ■ＤＳ８の変化を生じる原因となった。反
転層を生じさせなくする方法としてトップゲート領域１
００ドーズ蓋を上げればよいがそれは二つの理由で行な
われなかった。第１にソースとドレイン間の耐圧が下が
ること、第２にドーズ普を多くするとＩＤ５Ｓの製造上
の制御が離かしいことなどによる。
は気相成長による酸化ケイ素膜などの構造であるため、
その領域Ｘ上などにＮａイオンなどが付看した際に、ト
ップゲート１０と酸化ケイ素１１１１８間の界面に反転
層が生じ％ ■ＤＳ８の変化を生じる原因となった。反
転層を生じさせなくする方法としてトップゲート領域１
００ドーズ蓋を上げればよいがそれは二つの理由で行な
われなかった。第１にソースとドレイン間の耐圧が下が
ること、第２にドーズ普を多くするとＩＤ５Ｓの製造上
の制御が離かしいことなどによる。
本発明の目的は上記のような１Ｄｓ８のイーが信頼性上
不安定である欠点を改筈した接合形電界効果半導体装置
を提供するにある。
不安定である欠点を改筈した接合形電界効果半導体装置
を提供するにある。
本発明の接合形駕昇効釆半導体装惜は一導電型の半導体
層の一生平面に反対導電型の第１の領域と、該第１の領
域と間隙をおいて反対４亀型の第２の領域と、前記反対
導１１Ｌ型の第１の領域、第２の領域を取り囲んだ筒礫
度−導電型領域と、該高＃度−導鵞、型領域と電気的に
接続された金属電極が前記反対導電型の第１領域と第２
領域間上に絶縁膜を介して設け、かつ該１金属電極が少
くとも前記反対導電型の第１領域と第２領域上に絶縁膜
を介して延在する構成を有する。
層の一生平面に反対導電型の第１の領域と、該第１の領
域と間隙をおいて反対４亀型の第２の領域と、前記反対
導１１Ｌ型の第１の領域、第２の領域を取り囲んだ筒礫
度−導電型領域と、該高＃度−導鵞、型領域と電気的に
接続された金属電極が前記反対導電型の第１領域と第２
領域間上に絶縁膜を介して設け、かつ該１金属電極が少
くとも前記反対導電型の第１領域と第２領域上に絶縁膜
を介して延在する構成を有する。
次に本発明を実施例により詳細に説明する。
第３図は本発明の一実施例を示す断面図であし、第４図
はその平面図である。
はその平面図である。
第３図において、１はＰ型半導体基板、その一部にＮ型
埋込み領域２を設け、埋込み領域２側の一生平面にＮ型
エピタキシャル層３を設け、次にＰ型絶縁分離領域４を
形成し、次にＰ型のソース領域５とドレイン領域６とを
取り囲んで尚濃度Ｎ型ゲート領域７を構成するとき１０
００°０前級の温度で拡散及び酸化工程が有り酸化ケイ
素膜８が形成される。次にイオン注入する領域Ｘの酸化
ケイ素膜８′５ｒ：除去し５００℃〜９００°Ｃで数百
人の酸化ケイ素膜８を形成後、Ｐチャンネル領域９を不
純物としてボロン数百ＫｅＶ、 １０”ｃＩｔ−”程度
の濃度でイオン注入し形成し、さらにＮ型ドッグゲート
領域１０を不純物としてリン又はヒ素を数十Ｋｅｙ、１
０”ｃｘ＜−”ｉ度の＃度で形成する。次にＮ型高濃度
ゲート領域７上の酸化ケイ１Ｌ膜８にコンタクトの窓Ａ
、Ｐ型ソース領域５上の酸化ケイ素膜８にコンタクトの
窓Ｂ、Ｐ型ドレイン領域６上の酸化ケイ素膜８にコンタ
クトの窓Ｃをそれぞれ開ける。次にアルミニウムなど金
ｊ！１４を極のソース電極１１．ドレイン電極１２．ゲ
ート電極１４をそれぞれ形成する。
埋込み領域２を設け、埋込み領域２側の一生平面にＮ型
エピタキシャル層３を設け、次にＰ型絶縁分離領域４を
形成し、次にＰ型のソース領域５とドレイン領域６とを
取り囲んで尚濃度Ｎ型ゲート領域７を構成するとき１０
００°０前級の温度で拡散及び酸化工程が有り酸化ケイ
素膜８が形成される。次にイオン注入する領域Ｘの酸化
ケイ素膜８′５ｒ：除去し５００℃〜９００°Ｃで数百
人の酸化ケイ素膜８を形成後、Ｐチャンネル領域９を不
純物としてボロン数百ＫｅＶ、 １０”ｃＩｔ−”程度
の濃度でイオン注入し形成し、さらにＮ型ドッグゲート
領域１０を不純物としてリン又はヒ素を数十Ｋｅｙ、１
０”ｃｘ＜−”ｉ度の＃度で形成する。次にＮ型高濃度
ゲート領域７上の酸化ケイ１Ｌ膜８にコンタクトの窓Ａ
、Ｐ型ソース領域５上の酸化ケイ素膜８にコンタクトの
窓Ｂ、Ｐ型ドレイン領域６上の酸化ケイ素膜８にコンタ
クトの窓Ｃをそれぞれ開ける。次にアルミニウムなど金
ｊ！１４を極のソース電極１１．ドレイン電極１２．ゲ
ート電極１４をそれぞれ形成する。
第４図は第３図に対する平面図で、第４図のＹ−ＹＩＩ
Ｆｉｉ［ｉが第３図に相当する。この図より本発明のＪ
ＰＥＴが従来構造と異なる点け、ゲート電極１４が
Ｐ型のソース領域５およびドレイン領域６間上に酸化ケ
イ素膜８を介して設けられ、またゲート電極１４がＰ型
のソース領域お′よびドレイン領域６上に酸化ケイ素膜
８を介して地在していることがわかる。
Ｆｉｉ［ｉが第３図に相当する。この図より本発明のＪ
ＰＥＴが従来構造と異なる点け、ゲート電極１４が
Ｐ型のソース領域５およびドレイン領域６間上に酸化ケ
イ素膜８を介して設けられ、またゲート電極１４がＰ型
のソース領域お′よびドレイン領域６上に酸化ケイ素膜
８を介して地在していることがわかる。
以上の本発明の構造によって従来あったＩＤ８Ｂの不安
定の原因である金属蒸着彼の汚染に対してゲート電極１
４が保護膜として働き界面への汚染の１醤を小さくでき
る。
定の原因である金属蒸着彼の汚染に対してゲート電極１
４が保護膜として働き界面への汚染の１醤を小さくでき
る。
さらに本発明によれば、ソースとドレイン間で降伏が生
じた後にドレイン側付近のトップゲート領域１０上の界
面に電子父は正孔が注入されてもゲート１１１極１４と
トップゲート領域１ｏが電気的に接続されているのでそ
の間の電界は常に安定している。従って表面上の１参を
小さくできＩＤ８８の安定化がはかれる。さらに本発明
のＪ ＰＥＴは、バイポーラ型集積回路に組み込むこ
とは容易である。
じた後にドレイン側付近のトップゲート領域１０上の界
面に電子父は正孔が注入されてもゲート１１１極１４と
トップゲート領域１ｏが電気的に接続されているのでそ
の間の電界は常に安定している。従って表面上の１参を
小さくできＩＤ８８の安定化がはかれる。さらに本発明
のＪ ＰＥＴは、バイポーラ型集積回路に組み込むこ
とは容易である。
以上本発明によるＪ ＦＥＴによれば、電気的に安定
な高信頼度の特性をもつＪ ＰＥＴが工程を増すこと
なく簡単にできるのでその効果は大きい。
な高信頼度の特性をもつＪ ＰＥＴが工程を増すこと
なく簡単にできるのでその効果は大きい。
第１図、第２図は従来の接合型電界効果トランジスタの
製造工程を説明するための断面図。第３図は本発明の一
実施例を１明する為の断面図、第４図は第３図に対応す
る平面図。 尚、図において、１・・・・・・Ｐ型半導体基板、２・
・・・・・Ｎ型壊込み領域、３・・・・・・Ｎ型エピタ
キシャル層、４・・・・・・ＰＭ絶縁分離領域、５・旧
・・Ｐ型ソース領域、６・・・・・・Ｐ型ドレイン領域
、７・旧・・高＃度Ｎ型ゲート領域、８・・・・・・酸
化ケイ素膜、９・旧・・Ｐ型チャンネル領域、１０・・
・・・・ｎ型ト、プゲート領域、１１・・・・・・ソー
ス金ＩＩ４を極、１２・・・・・・ドレイン金属電極、
１３．１４・・・・・・ゲート金属電極、Ａ・旧・・ゲ
ートコンタクトの窓、Ｂ・・団・ソースコンタクトの窓
、Ｃ・・・・・・ドレインコンタクトの窓である。 第１図 ｖ、７図 端づ図
製造工程を説明するための断面図。第３図は本発明の一
実施例を１明する為の断面図、第４図は第３図に対応す
る平面図。 尚、図において、１・・・・・・Ｐ型半導体基板、２・
・・・・・Ｎ型壊込み領域、３・・・・・・Ｎ型エピタ
キシャル層、４・・・・・・ＰＭ絶縁分離領域、５・旧
・・Ｐ型ソース領域、６・・・・・・Ｐ型ドレイン領域
、７・旧・・高＃度Ｎ型ゲート領域、８・・・・・・酸
化ケイ素膜、９・旧・・Ｐ型チャンネル領域、１０・・
・・・・ｎ型ト、プゲート領域、１１・・・・・・ソー
ス金ＩＩ４を極、１２・・・・・・ドレイン金属電極、
１３．１４・・・・・・ゲート金属電極、Ａ・旧・・ゲ
ートコンタクトの窓、Ｂ・・団・ソースコンタクトの窓
、Ｃ・・・・・・ドレインコンタクトの窓である。 第１図 ｖ、７図 端づ図
Claims (1)
- 一導亀型の半導体層の一生平面に設けられた反対導電型
の第１の領域と、該第１の領域と間隙をおいて設けられ
た反対環を型の第２の領域と、前記反対導電型の第１の
領域、第２の領域を取シ囲んで設けられた高濃度−導１
．型領域とを有し、該高濃度−導１．型領域と電気的に
接続された金属電極が前記反対導電型の第１領域と第２
領域間上に絶縁膜を介して設け、かつ該金属電極が少く
とも前配反対導１．型の第１領域と第２領域上に絶縁膜
を介して延在していることを％徴とする接合型電界効果
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104682A JPS58158974A (ja) | 1982-03-16 | 1982-03-16 | 接合型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104682A JPS58158974A (ja) | 1982-03-16 | 1982-03-16 | 接合型電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58158974A true JPS58158974A (ja) | 1983-09-21 |
| JPH025301B2 JPH025301B2 (ja) | 1990-02-01 |
Family
ID=12597456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4104682A Granted JPS58158974A (ja) | 1982-03-16 | 1982-03-16 | 接合型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58158974A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63187356U (ja) * | 1987-05-26 | 1988-11-30 | ||
| JPH05343433A (ja) * | 1992-06-11 | 1993-12-24 | Nec Yamagata Ltd | 電界効果トランジスタ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5435689A (en) * | 1977-08-25 | 1979-03-15 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS54114984A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Semiconductor device |
| JPS5680171A (en) * | 1979-12-04 | 1981-07-01 | Nec Corp | Semiconductor device |
| JPS56108275A (en) * | 1980-01-31 | 1981-08-27 | Mitsubishi Electric Corp | Field effect transistor |
-
1982
- 1982-03-16 JP JP4104682A patent/JPS58158974A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5435689A (en) * | 1977-08-25 | 1979-03-15 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS54114984A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Semiconductor device |
| JPS5680171A (en) * | 1979-12-04 | 1981-07-01 | Nec Corp | Semiconductor device |
| JPS56108275A (en) * | 1980-01-31 | 1981-08-27 | Mitsubishi Electric Corp | Field effect transistor |
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|---|---|---|---|---|
| JPS63187356U (ja) * | 1987-05-26 | 1988-11-30 | ||
| JPH05343433A (ja) * | 1992-06-11 | 1993-12-24 | Nec Yamagata Ltd | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH025301B2 (ja) | 1990-02-01 |
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