JPS6222462B2 - - Google Patents
Info
- Publication number
- JPS6222462B2 JPS6222462B2 JP55031431A JP3143180A JPS6222462B2 JP S6222462 B2 JPS6222462 B2 JP S6222462B2 JP 55031431 A JP55031431 A JP 55031431A JP 3143180 A JP3143180 A JP 3143180A JP S6222462 B2 JPS6222462 B2 JP S6222462B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- type
- region
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000012535 impurity Substances 0.000 description 26
- 238000009792 diffusion process Methods 0.000 description 14
- 239000000463 material Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
接合型電界効果トランジスタ（以下Ｊ−FET
という）は高入力インピーダンスあるいは低雑音
である等の秀れた特長を有し、低周波から高周波
用途迄巾広く用いられている。
という）は高入力インピーダンスあるいは低雑音
である等の秀れた特長を有し、低周波から高周波
用途迄巾広く用いられている。
Ｊ−FETは一般的な製法においてエピタキシ
ヤル成長プロセスを使用している。しかるにこの
エピタキシヤル成長プロセスはバラツキが大きく
Ｊ−FETの歩留りを悪化させる大きな要因であ
る。そこでエピタキシヤル成長にかわる製法とし
て、イオン打込みによりチヤンネル領域を形成す
る製法が考えられる。その一例を第１図に示す。
第１図によると、Ｐ型基板２１上にイオン打込み
によりＮ型領域２２を部分的に形成し、その上部
にＰ型領域２３をＰ型不純物含有シリコン層から
の拡散で形成し、次いでドレイン、ソース及びゲ
ート電極２４，２５，２６を形成していた。
ヤル成長プロセスを使用している。しかるにこの
エピタキシヤル成長プロセスはバラツキが大きく
Ｊ−FETの歩留りを悪化させる大きな要因であ
る。そこでエピタキシヤル成長にかわる製法とし
て、イオン打込みによりチヤンネル領域を形成す
る製法が考えられる。その一例を第１図に示す。
第１図によると、Ｐ型基板２１上にイオン打込み
によりＮ型領域２２を部分的に形成し、その上部
にＰ型領域２３をＰ型不純物含有シリコン層から
の拡散で形成し、次いでドレイン、ソース及びゲ
ート電極２４，２５，２６を形成していた。
第１図の従来のＪ−FETは次のような欠点を
有する。すなわちチヤンネル領域となるＮ型領域
２２の厚さは数μｍ以下と非常に薄く形成される
ためＮ型領域２２の内部抵抗を小さくできない。
又、Ｎ型領域を厚く形成し、内部抵抗を小さくし
た場合、Ｊ−FETに要求されるピンチオフ電圧
が高くなるので、これを低くするために、ゲート
領域である上部のＰ型領域１３を深く形成しなけ
ればならない。その場合ドレインとゲート、ソー
スとゲート間の静電容量ＣGD，ＣGSが大きくな
る。すなわち、第２図に等価回路を示すように等
価的に内部抵抗γD，γSあるいは寄生容量ＣGD，
ＣGSを増加させることとなり大巾な高周波特性や
応答スピードの劣化の原因となつていた。
有する。すなわちチヤンネル領域となるＮ型領域
２２の厚さは数μｍ以下と非常に薄く形成される
ためＮ型領域２２の内部抵抗を小さくできない。
又、Ｎ型領域を厚く形成し、内部抵抗を小さくし
た場合、Ｊ−FETに要求されるピンチオフ電圧
が高くなるので、これを低くするために、ゲート
領域である上部のＰ型領域１３を深く形成しなけ
ればならない。その場合ドレインとゲート、ソー
スとゲート間の静電容量ＣGD，ＣGSが大きくな
る。すなわち、第２図に等価回路を示すように等
価的に内部抵抗γD，γSあるいは寄生容量ＣGD，
ＣGSを増加させることとなり大巾な高周波特性や
応答スピードの劣化の原因となつていた。
本発明の目的はかかる寄生素子の容量を低減せ
しめ、良好なる特性を有するＪ−FETを提供し
うる製法を提供することにある。
しめ、良好なる特性を有するＪ−FETを提供し
うる製法を提供することにある。
本発明によれば、半導体素材に溝を形成し、こ
の溝の底部から一導電型の不純物を導入し、その
後溝の両側部に一導電型の不純物を導入し、更に
溝の底部に他の導電型の不純物を導入してこの他
の導電型領域をゲートとする接合型電界効果トラ
ンジスタの製造方法を得る。
の溝の底部から一導電型の不純物を導入し、その
後溝の両側部に一導電型の不純物を導入し、更に
溝の底部に他の導電型の不純物を導入してこの他
の導電型領域をゲートとする接合型電界効果トラ
ンジスタの製造方法を得る。
次に図面を参照して本発明をより詳細に説明す
る。
る。
第３図に本発明の一実施例によつて得られたＪ
−FETの断面図を示すものである。Ｐ型シリコ
ン基板にＮ型領域８とゲート領域となるＰ型領域
９を有し、Ｐ型領域９は基板の溝部に形成されて
いる。基板表面の絶縁膜１３には開孔が形成さ
れ、この開孔を通してソース、ドレイン、ゲート
の各電極１２，１１，１０が形成されている。こ
の構造の特徴はＮ型領域８の厚さが厚いこと、及
びゲート電極１０およびゲート領域であるＰ型領
域９の側面が絶縁物層１３を介してドレイン及び
ソース領であるＮ型領域８と接していることにあ
る。その効果は第１図に示した構造による従来の
Ｊ−FETの欠点を克服するもので、内部抵抗や
寄生容量等が大巾に低減されるものである。
−FETの断面図を示すものである。Ｐ型シリコ
ン基板にＮ型領域８とゲート領域となるＰ型領域
９を有し、Ｐ型領域９は基板の溝部に形成されて
いる。基板表面の絶縁膜１３には開孔が形成さ
れ、この開孔を通してソース、ドレイン、ゲート
の各電極１２，１１，１０が形成されている。こ
の構造の特徴はＮ型領域８の厚さが厚いこと、及
びゲート電極１０およびゲート領域であるＰ型領
域９の側面が絶縁物層１３を介してドレイン及び
ソース領であるＮ型領域８と接していることにあ
る。その効果は第１図に示した構造による従来の
Ｊ−FETの欠点を克服するもので、内部抵抗や
寄生容量等が大巾に低減されるものである。
次に第４−ａ〜ｈ図を参照して本発明の一実施
例をより具体的に説明する。説明は、特にＮチヤ
ンネルシリコンＪ−FETの場合について述べる
ものとする。
例をより具体的に説明する。説明は、特にＮチヤ
ンネルシリコンＪ−FETの場合について述べる
ものとする。
まず第４−ａ図に示すように、Ｐ型シリコン基
板１は不純物濃度が1013〜1017atoms／cm3程度の
ものが適当である。基板１上にはＮ型不純物含有
層２を形成する。このＮ型不純物含有層２は半導
体基板１の表面よりＮ型領域を形成するための拡
散源となるもので、不純物濃度は1016〜
1020atoms／cm3程度と比較的高濃度にされてい
る。材質はＮ型不純物が添加されたシリコンが好
ましいが、シリコン酸化物等によるガラス層であ
つても良い。このＮ型不純物含有層２上には絶縁
物層３が形成されており、その厚さは数千Å〜数
μｍ程度とされる。
板１は不純物濃度が1013〜1017atoms／cm3程度の
ものが適当である。基板１上にはＮ型不純物含有
層２を形成する。このＮ型不純物含有層２は半導
体基板１の表面よりＮ型領域を形成するための拡
散源となるもので、不純物濃度は1016〜
1020atoms／cm3程度と比較的高濃度にされてい
る。材質はＮ型不純物が添加されたシリコンが好
ましいが、シリコン酸化物等によるガラス層であ
つても良い。このＮ型不純物含有層２上には絶縁
物層３が形成されており、その厚さは数千Å〜数
μｍ程度とされる。
次に第４−ｂ図に示すように、半導体基板１お
よび絶縁物層３を選択的に被うマスク材４を形成
する。このマスク材は溝形成のためのエツチング
マスクであり通常のフオトレジスト材が一般的で
ある。マスク材４から露出する部分を選択的にエ
ツチングして、絶縁物層３、Ｎ型不純物含有層２
および半導体基板に一定の巾の溝を形成する。
よび絶縁物層３を選択的に被うマスク材４を形成
する。このマスク材は溝形成のためのエツチング
マスクであり通常のフオトレジスト材が一般的で
ある。マスク材４から露出する部分を選択的にエ
ツチングして、絶縁物層３、Ｎ型不純物含有層２
および半導体基板に一定の巾の溝を形成する。
次いで、第４−ｃ図に示すように、マスク材４
を除去した後、半導体基板１の表面および溝の表
面に絶縁物層５を形成する。この絶縁物層５は気
相成長等に形成しても良いが、酸化性雰囲気中で
の熱処理による熱酸化膜が好ましい。
を除去した後、半導体基板１の表面および溝の表
面に絶縁物層５を形成する。この絶縁物層５は気
相成長等に形成しても良いが、酸化性雰囲気中で
の熱処理による熱酸化膜が好ましい。
次いで、第４−ｄ図に示すように、表面より基
板に垂直方向の方が水平方向よりエツチング速度
が早いエツチング方法を用いることにより絶縁物
層５の底辺部分を選択的に除去する具体的な方法
としてプラズマ・エツチの如きドライ・プロセス
を用いるとか、除去すべき底辺にイオン打込みを
行なう事により側面部分より底辺部分のエツチン
グ速度が早くなるようなエツチング材を用いるこ
とにより可能である。この時、溝部以外の絶縁物
層５は残しておいても良い。
板に垂直方向の方が水平方向よりエツチング速度
が早いエツチング方法を用いることにより絶縁物
層５の底辺部分を選択的に除去する具体的な方法
としてプラズマ・エツチの如きドライ・プロセス
を用いるとか、除去すべき底辺にイオン打込みを
行なう事により側面部分より底辺部分のエツチン
グ速度が早くなるようなエツチング材を用いるこ
とにより可能である。この時、溝部以外の絶縁物
層５は残しておいても良い。
次いで、第４−ｅに示すように、溝部の底辺の
基板１の露出した部分にマスク材６の開孔部を通
してイオン打込みによりＮ型領域７を形成する。
この部分がＪ−FETのチヤンネル領域となるの
でその不純物濃度、打ち込み深さ等を正確に制御
しなければならない。イオン打込みプロセスはチ
ヤンネル領域を形成するものとして現在最も適し
たプロセスである。不純物濃度として1015〜
1017atoms／cm3程度で深さは数千Å〜数μｍ程度
が適当であるが後工程としてイオン打込層のアニ
ールあるいは熱処理工程で深さ濃度等を変化せし
め望む濃度、、深さに制御することも可能であ
る。
基板１の露出した部分にマスク材６の開孔部を通
してイオン打込みによりＮ型領域７を形成する。
この部分がＪ−FETのチヤンネル領域となるの
でその不純物濃度、打ち込み深さ等を正確に制御
しなければならない。イオン打込みプロセスはチ
ヤンネル領域を形成するものとして現在最も適し
たプロセスである。不純物濃度として1015〜
1017atoms／cm3程度で深さは数千Å〜数μｍ程度
が適当であるが後工程としてイオン打込層のアニ
ールあるいは熱処理工程で深さ濃度等を変化せし
め望む濃度、、深さに制御することも可能であ
る。
しかる後、第４−ｆ図に示すように、Ｎ型不純
物含有層領域２を拡散源としてＮ型不純物拡散層
８を熱拡散により形成する。この工程で拡散層８
とイオン打込層７が接続されることになるので、
打込層７と同じ深さかそれ以上に制御する必要が
ある。この工程はあらかじめ拡散層８を形成し、
しかる後、イオン打込み層７を形成しても良く、
その順序の選択は単にどちらが作り易いかであつ
て本質的には差はない。
物含有層領域２を拡散源としてＮ型不純物拡散層
８を熱拡散により形成する。この工程で拡散層８
とイオン打込層７が接続されることになるので、
打込層７と同じ深さかそれ以上に制御する必要が
ある。この工程はあらかじめ拡散層８を形成し、
しかる後、イオン打込み層７を形成しても良く、
その順序の選択は単にどちらが作り易いかであつ
て本質的には差はない。
次に第４−ｇ図に示すように、溝部底辺部分に
Ｐ型不純物領域９をイオン打込みあるいは不純物
熱拡散により形成する。同時にＮ型不純物拡散層
８の外部の半導体基板１表面にもＰ型不純物を導
入して、チヤンネルストツパーとする。
Ｐ型不純物領域９をイオン打込みあるいは不純物
熱拡散により形成する。同時にＮ型不純物拡散層
８の外部の半導体基板１表面にもＰ型不純物を導
入して、チヤンネルストツパーとする。
最後に、第４−ｈ図に示すように、絶縁物層３
に開孔を形成して電極１０，１１，１２を形成す
る。電極１０がゲート電極であり、１１がドレイ
ン電極、１２がソース電極となる。
に開孔を形成して電極１０，１１，１２を形成す
る。電極１０がゲート電極であり、１１がドレイ
ン電極、１２がソース電極となる。
尚、Ｐ型不純物領域９を形成する方法としてＰ
型不純物が添加された導電体９′、例えばシリコ
ンを拡散源として用いて形成しても良い。この場
合の利点はＰ型不純物領域９は数千Å程度と薄く
形成して、寄生容量を小さくするため、直接電極
１０を形成すると製品の使用上で破壊し易い等の
欠点が無くなることが挙げられる。
型不純物が添加された導電体９′、例えばシリコ
ンを拡散源として用いて形成しても良い。この場
合の利点はＰ型不純物領域９は数千Å程度と薄く
形成して、寄生容量を小さくするため、直接電極
１０を形成すると製品の使用上で破壊し易い等の
欠点が無くなることが挙げられる。
また、通常は半導体基板１のＮ型拡散層８の外
側表面にも絶縁膜を形成しておくことが望まし
い。この絶縁膜の形成は電極１０，１１，１２の
形成前ならどの工程で行つても良い。
側表面にも絶縁膜を形成しておくことが望まし
い。この絶縁膜の形成は電極１０，１１，１２の
形成前ならどの工程で行つても良い。
又、第４−ｂ図の工程で、特に半導体基板１と
Ｎ型不純物含有層２とを選択的に絶縁物層３より
多少大き目にエツチングすることにより底の方が
巾の広い溝を第４−b′図の如く形成し、しかる後
第４−c′図、第４−d′図の如く溝部の側面の絶縁
層５′を形成することがより容易となる利点を有
する。
Ｎ型不純物含有層２とを選択的に絶縁物層３より
多少大き目にエツチングすることにより底の方が
巾の広い溝を第４−b′図の如く形成し、しかる後
第４−c′図、第４−d′図の如く溝部の側面の絶縁
層５′を形成することがより容易となる利点を有
する。
以上、本発明は、イオン打込みによるＪ−
FETが容易に製造され、併せて大巾な性能向上
を可能とする製法を提供するものである。当然Ｐ
チヤンネルＪ−FETやそれらの複合素子集積回
路に応用できるのみならずＰ型拡散層９あるいは
導電体９′にかえてシヨツトキーバリアを形成す
る材料を用いて、シヨツトキ・ゲートFETにも
適用することが可能であることも付記するもので
ある。
FETが容易に製造され、併せて大巾な性能向上
を可能とする製法を提供するものである。当然Ｐ
チヤンネルＪ−FETやそれらの複合素子集積回
路に応用できるのみならずＰ型拡散層９あるいは
導電体９′にかえてシヨツトキーバリアを形成す
る材料を用いて、シヨツトキ・ゲートFETにも
適用することが可能であることも付記するもので
ある。
第１図は従来製法によるＪ−FETの断面図で
あり、第２図は寄生素子を考慮したＪ−FETの
等価回路図であり、第３図は本発明の一実施例に
よつて得られたＪ−FETの断面図であり、第４
−ａ〜ｈ，b′〜d′，g′図、本発明の一実施例によ
る製造工程を示す断面図である。 １……Ｐ型基板、２……Ｎ型不純物含有層、３
……絶縁物層、４……マスク材、５……絶縁物
層、６……マスク材、７……Ｎ型イオン打込層、
８……Ｎ型拡散層、９……Ｐ型拡散層、１０……
ゲート電極、１１……ドレイン電極、１２……ソ
ース電極、９′……Ｐ型不純物添加層。
あり、第２図は寄生素子を考慮したＪ−FETの
等価回路図であり、第３図は本発明の一実施例に
よつて得られたＪ−FETの断面図であり、第４
−ａ〜ｈ，b′〜d′，g′図、本発明の一実施例によ
る製造工程を示す断面図である。 １……Ｐ型基板、２……Ｎ型不純物含有層、３
……絶縁物層、４……マスク材、５……絶縁物
層、６……マスク材、７……Ｎ型イオン打込層、
８……Ｎ型拡散層、９……Ｐ型拡散層、１０……
ゲート電極、１１……ドレイン電極、１２……ソ
ース電極、９′……Ｐ型不純物添加層。
Claims (1)
- １ 一導電型半導体基板に所定の巾の溝を形成
し、この溝を介して対向する反対導電型領域を形
成する工程と、該溝の側面及び底面に絶縁膜を形
成する工程と、該溝の底面の絶縁膜を側面の絶縁
膜を実質的に除去することなく除去する工程と、
該溝の底辺部を含みその両側に反対導電型領域を
形成する工程と、該反対導電型領域の前記溝部底
部に一導電型領域を形成する工程と、該溝の底面
で前記一導電型領域と接続し側部が前記溝の側面
の絶縁膜に接する電極を形成する工程とを含むこ
とを特徴とする接合型電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3143180A JPS56126978A (en) | 1980-03-11 | 1980-03-11 | Manufacture of junction type field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3143180A JPS56126978A (en) | 1980-03-11 | 1980-03-11 | Manufacture of junction type field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56126978A JPS56126978A (en) | 1981-10-05 |
| JPS6222462B2 true JPS6222462B2 (ja) | 1987-05-18 |
Family
ID=12331041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3143180A Granted JPS56126978A (en) | 1980-03-11 | 1980-03-11 | Manufacture of junction type field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56126978A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0378537B2 (ja) * | 1986-09-18 | 1991-12-16 | Toho Kasei Kk |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5469388A (en) * | 1977-11-14 | 1979-06-04 | Matsushita Electric Ind Co Ltd | Junction type field effect semiconductor device and its production |
-
1980
- 1980-03-11 JP JP3143180A patent/JPS56126978A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5469388A (en) * | 1977-11-14 | 1979-06-04 | Matsushita Electric Ind Co Ltd | Junction type field effect semiconductor device and its production |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0378537B2 (ja) * | 1986-09-18 | 1991-12-16 | Toho Kasei Kk |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56126978A (en) | 1981-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4935379A (en) | Semiconductor device and method of manufacturing the same | |
| US4329186A (en) | Simultaneously forming fully implanted DMOS together with enhancement and depletion mode MOSFET devices | |
| US4649627A (en) | Method of fabricating silicon-on-insulator transistors with a shared element | |
| JPH0355984B2 (ja) | ||
| KR880006781A (ko) | 반도체 집적회로 및 그 제조방법 | |
| US4507846A (en) | Method for making complementary MOS semiconductor devices | |
| JPS626671B2 (ja) | ||
| JPH05865B2 (ja) | ||
| JPS60217657A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6222462B2 (ja) | ||
| JP2605757B2 (ja) | 半導体装置の製造方法 | |
| JPS625344B2 (ja) | ||
| JPS63227059A (ja) | 半導体装置およびその製造方法 | |
| JP3411370B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2513634B2 (ja) | 半導体装置の製造方法 | |
| JP2715479B2 (ja) | 半導体装置の製造方法 | |
| JPH0794721A (ja) | 半導体装置及びその製造方法 | |
| JPH0472770A (ja) | 半導体装置の製造方法 | |
| JP3054178B2 (ja) | 絶縁ゲイト型電界効果半導体装置 | |
| JPH05121744A (ja) | Ｓｏｉ型半導体装置とその製造方法 | |
| JPH02105576A (ja) | 電界効果トランジスタ | |
| JPH04218971A (ja) | 縦チャネル型絶縁ゲイト型電界効果半導体装置の作製方法 | |
| JPH01143357A (ja) | 半導体装置およびその製法 | |
| JP2000138347A (ja) | 半導体装置の製造方法 | |
| JPH01278768A (ja) | ソースおよびドレイン深さ延長部を有する半導体装置とその製造方法 |