JPS61239674A - 半導体導電層の形成方法 - Google Patents
半導体導電層の形成方法Info
- Publication number
- JPS61239674A JPS61239674A JP8103085A JP8103085A JPS61239674A JP S61239674 A JPS61239674 A JP S61239674A JP 8103085 A JP8103085 A JP 8103085A JP 8103085 A JP8103085 A JP 8103085A JP S61239674 A JPS61239674 A JP S61239674A
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- Japan
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- conductive layer
- substrate
- semiconductor
- semi
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、導電層形成方法、特に半絶縁性基板上に半導
体導電層を形成する方法に関する。
体導電層を形成する方法に関する。
（従来技術とその問題点）
半絶縁性基板上の半導体導電層を動作層とする半導体装
置は、素子分離が容易であり、かつ配線の寄生容量が小
さいことから超高速デバイスとして適している。特に半
絶縁性ＧａＡｓ基板上のｎ型ＧａＡｓ導電層を動作層と
するＧａＡｓ集積回路は、従来のＳｉ集積回路の限界を
破る超高速ディジタル集積回路として期待されている。
置は、素子分離が容易であり、かつ配線の寄生容量が小
さいことから超高速デバイスとして適している。特に半
絶縁性ＧａＡｓ基板上のｎ型ＧａＡｓ導電層を動作層と
するＧａＡｓ集積回路は、従来のＳｉ集積回路の限界を
破る超高速ディジタル集積回路として期待されている。
しかしながら実際に半絶縁性基板上の半導体導電層を用
いた半導体装置を実現しようとすると、１つの大きな問
題点に遭遇する。それは、半絶縁性基板中の残留不純物
、あるいは補償用不純物の影響であり、それにより半導
体表面に例えばイオン注入法により形成した半導体導電
層の不純物密度が影響を受ける。例えばＧａＡｓ集積回
路の基本デバイスであるＧａＡｓショットキーバリアゲ
ート型電界効果トランジスタ（以下ＧａＡｓＭ Ｅ Ｓ
Ｆ Ｅ Ｔと称す）の導電層の不純物密度は通常ＩＱ
”ａｍ−’であるが、その１／１００であるＩＱ”ａｍ
−”台の不純物密度によってもその特性は特にスレショ
ホールド電圧ｖｔｈは大きく影響を受け、ＧａＡｓ集積
回路の動作を不可能にする。
いた半導体装置を実現しようとすると、１つの大きな問
題点に遭遇する。それは、半絶縁性基板中の残留不純物
、あるいは補償用不純物の影響であり、それにより半導
体表面に例えばイオン注入法により形成した半導体導電
層の不純物密度が影響を受ける。例えばＧａＡｓ集積回
路の基本デバイスであるＧａＡｓショットキーバリアゲ
ート型電界効果トランジスタ（以下ＧａＡｓＭ Ｅ Ｓ
Ｆ Ｅ Ｔと称す）の導電層の不純物密度は通常ＩＱ
”ａｍ−’であるが、その１／１００であるＩＱ”ａｍ
−”台の不純物密度によってもその特性は特にスレショ
ホールド電圧ｖｔｈは大きく影響を受け、ＧａＡｓ集積
回路の動作を不可能にする。
このような半絶縁性基板中の不純物の影響を避ける方法
として第２図（ａ）に示すように半絶縁性基板１１上に
高純度の高抵抗層１２を形成し、その表面に導電層１３
を形成し、第２図（ｂ）に示すように、ソース電極１４
、ゲート電極１５、ドレイン電極１６を導電層１３の上
に形成してＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔを製作する
方法が知られている。この場合には、高抵抗層１２の形
成には、ハイドライド法、ＭＯＣＶＤ法等の気相成長法
が用いられ、不純物密度ＩＱ”ｃｍ−”程度以下のもの
が容易に得られる。
として第２図（ａ）に示すように半絶縁性基板１１上に
高純度の高抵抗層１２を形成し、その表面に導電層１３
を形成し、第２図（ｂ）に示すように、ソース電極１４
、ゲート電極１５、ドレイン電極１６を導電層１３の上
に形成してＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔを製作する
方法が知られている。この場合には、高抵抗層１２の形
成には、ハイドライド法、ＭＯＣＶＤ法等の気相成長法
が用いられ、不純物密度ＩＱ”ｃｍ−”程度以下のもの
が容易に得られる。
このように、半絶縁性基板上に高抵抗層を形成すること
により、半絶縁性基板中の残留不純物の影響は除去でき
るが、この場合には、また１つの重大な問題が生じる。
により、半絶縁性基板中の残留不純物の影響は除去でき
るが、この場合には、また１つの重大な問題が生じる。
すなわち高抵抗層中を流れるリーク電流（空間電荷制限
電流）の影響である。これにより、特にＧａＡｓＭ Ｅ
Ｓ Ｆ Ｅ Ｔのゲート１ 長を短くＩ−
１′’ ＜ ａ 、 ｖｔｈ′！′＜負０方向９°変化
する。いわゆる短ゲート効果が生じる。このリーク電流
は、高抵抗層の電子移動度が大きい程顕著であり、上述
の様な高純度の高抵抗層においては特に問題になる。−
例として、第３図に実線Ａで、半絶縁性基板上に高抵抗
層を形成し、その表面にイオン注入（加速電圧５０Ｋｅ
Ｖ、ドーズ量２．５×１０Ｉ！ｃ＋′１１″′）により
形成した動作層を備えたＧａＡｓＭＥＳＦＥＴのゲート
長ｊ２ｇとスレショホールド電圧Ｖｔｈとの関係を示す
。この特性曲線Ａから明らかなように、１ｇが１．５Ω
程度以下になると、Ｖｔｈが急激に負側に変化している
。このＦＥＴはソース、ドレイン領域にｎ＋層を有しな
い構造であるが、ソース、ドレイン抵抗の低減の為にｎ
＋層を設けた構造においては、 ｊ２ｇの減少に対して
Ｖｔｈは更に大きく負側に下がる。
電流）の影響である。これにより、特にＧａＡｓＭ Ｅ
Ｓ Ｆ Ｅ Ｔのゲート１ 長を短くＩ−
１′’ ＜ ａ 、 ｖｔｈ′！′＜負０方向９°変化
する。いわゆる短ゲート効果が生じる。このリーク電流
は、高抵抗層の電子移動度が大きい程顕著であり、上述
の様な高純度の高抵抗層においては特に問題になる。−
例として、第３図に実線Ａで、半絶縁性基板上に高抵抗
層を形成し、その表面にイオン注入（加速電圧５０Ｋｅ
Ｖ、ドーズ量２．５×１０Ｉ！ｃ＋′１１″′）により
形成した動作層を備えたＧａＡｓＭＥＳＦＥＴのゲート
長ｊ２ｇとスレショホールド電圧Ｖｔｈとの関係を示す
。この特性曲線Ａから明らかなように、１ｇが１．５Ω
程度以下になると、Ｖｔｈが急激に負側に変化している
。このＦＥＴはソース、ドレイン領域にｎ＋層を有しな
い構造であるが、ソース、ドレイン抵抗の低減の為にｎ
＋層を設けた構造においては、 ｊ２ｇの減少に対して
Ｖｔｈは更に大きく負側に下がる。
本発明は、従来の半導体導電層における上記の問題点に
鑑みて成されたものであり、その目的は、基板の残留不
純物の影響が小さく、かつ基板 、中を流れ
るリーク電流が小きい半導体導電層を形成する方法の提
供にある。
鑑みて成されたものであり、その目的は、基板の残留不
純物の影響が小さく、かつ基板 、中を流れ
るリーク電流が小きい半導体導電層を形成する方法の提
供にある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する手段は
、半絶縁性基板上に比抵抗１０Ω伽以上の高純度高抵抗
層を形成する工程と、前記高純度高抵抗層に第１導電型
の不純物をイオン注入法により注入し第１導電型瘤を形
成する１粒と、前記第１導電型層の表面に第２導電型の
不純物を注入し第２導電型の半導体導電層を形成する工
程とを含むことを特徴とする。
、半絶縁性基板上に比抵抗１０Ω伽以上の高純度高抵抗
層を形成する工程と、前記高純度高抵抗層に第１導電型
の不純物をイオン注入法により注入し第１導電型瘤を形
成する１粒と、前記第１導電型層の表面に第２導電型の
不純物を注入し第２導電型の半導体導電層を形成する工
程とを含むことを特徴とする。
（実施例及び本発明の原理）
第１図（ａ）〜（ｄ）は本発明の一実施例において形成
される半導体層の構造を工程順に示す模式的断面図であ
る。この実施例では、Ｃｒドープの半絶縁性ＧａＡｓ基
板１１上に、例えば（ＣＨｓ）ｓＧａとＡ ｓ Ｈｓに
よるＭＯＣＶＤ法により比抵抗１００Ω口、厚さ５−の
高純度高抵抗層１２を形成する（第１図（ａ））。次に
ｐ型不純物であるＢｅ＋層を加速電圧１００ＫｅＶ、ド
ーズ量２ Ｘ １０ ”ｃｍ−’で注入しく同図（ｂ）
）、つづいてｎ型半導体導電層１２形成の為に、ｎ型不
純物である５１＋を加速電圧５０ＫｅＶ、ドーズ量３
Ｘ １０ ”ｃｍ−”で注入しく同図（Ｃ））、結晶性
回復の為に全体を８００℃、２０分アニールすることに
より、第１ ′図（ｄ）に示す構造の半導体導電層が得
られる。
される半導体層の構造を工程順に示す模式的断面図であ
る。この実施例では、Ｃｒドープの半絶縁性ＧａＡｓ基
板１１上に、例えば（ＣＨｓ）ｓＧａとＡ ｓ Ｈｓに
よるＭＯＣＶＤ法により比抵抗１００Ω口、厚さ５−の
高純度高抵抗層１２を形成する（第１図（ａ））。次に
ｐ型不純物であるＢｅ＋層を加速電圧１００ＫｅＶ、ド
ーズ量２ Ｘ １０ ”ｃｍ−’で注入しく同図（ｂ）
）、つづいてｎ型半導体導電層１２形成の為に、ｎ型不
純物である５１＋を加速電圧５０ＫｅＶ、ドーズ量３
Ｘ １０ ”ｃｍ−”で注入しく同図（Ｃ））、結晶性
回復の為に全体を８００℃、２０分アニールすることに
より、第１ ′図（ｄ）に示す構造の半導体導電層が得
られる。
ここで、本発明の詳細な説明する為に第１図 ″（ｄ
）のＡ−Ａ’に添ったエネルギダイヤグラムを示すと第
４図（ａ）のようになる。第１図（ｄ）の構造ではｐ型
層が導入されているが、比 ゛。
）のＡ−Ａ’に添ったエネルギダイヤグラムを示すと第
４図（ａ）のようになる。第１図（ｄ）の構造ではｐ型
層が導入されているが、比 ゛。
＝ｏ＊、、、＋：□４い。５□３．□。ヶ。、。１．お
・、′けるエネルギダイヤグラムを示す。第
４図（ａ）と（ｂ）との比較から、第１図（ｄ）の構造
では、ｐ型層がない構造に比べて、ｎ型導電層１３から
みたエネルギーバリアが大きく、基板へ電虎が流れ難い
ことがわかる。なお、ｐ型層の厚みとしては、全体が空
乏化する程度であれば十分であり、それ以上だと、ｐ−
ｎ接合部での寄生容量が大きくなって好ましくない。ま
た、高純度高抵抗層の比抵抗は大きい程好ましく、逆に
１０Ω伽以下程度にと低い場合には、この部分でのリー
ク電流、あるいは接合容量が効いてきて好ましくない。
・、′けるエネルギダイヤグラムを示す。第
４図（ａ）と（ｂ）との比較から、第１図（ｄ）の構造
では、ｐ型層がない構造に比べて、ｎ型導電層１３から
みたエネルギーバリアが大きく、基板へ電虎が流れ難い
ことがわかる。なお、ｐ型層の厚みとしては、全体が空
乏化する程度であれば十分であり、それ以上だと、ｐ−
ｎ接合部での寄生容量が大きくなって好ましくない。ま
た、高純度高抵抗層の比抵抗は大きい程好ましく、逆に
１０Ω伽以下程度にと低い場合には、この部分でのリー
ク電流、あるいは接合容量が効いてきて好ましくない。
なお、本実施例の如く形成した半導体導電層を用いたＧ
ａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔのゲート長Ｐｇとスレシ
ョホールド電ＪＥＶｔｈの関係を前出第３図の破線Ｂで
示す。従来の方法による半導体導電層の場合に比べてＶ
ｔｈの変化が極めて小きいことがわかる。
ａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔのゲート長Ｐｇとスレシ
ョホールド電ＪＥＶｔｈの関係を前出第３図の破線Ｂで
示す。従来の方法による半導体導電層の場合に比べてＶ
ｔｈの変化が極めて小きいことがわかる。
（発明の効果）
以上詳しく説明したごとく、本発明によれば、基板中の
残留不純物の影響がなく、かつ基板を通して流れるリー
ク電流が小さい半導体導電層を形成する方法が提供でき
る。そこで、本発明の方法により半導体導電層を形成す
ることにより半導体装置の特性を向上させることができ
る。
残留不純物の影響がなく、かつ基板を通して流れるリー
ク電流が小さい半導体導電層を形成する方法が提供でき
る。そこで、本発明の方法により半導体導電層を形成す
ることにより半導体装置の特性を向上させることができ
る。
第１図（ａ）〜（ｄ）は本発明の一実施例において形成
される半導体層の構造を工程順に示す模式的断面図、第
２図（ａ）、（ｂ）は従来の半導体導電層を備える半導
体層構造の模式的断面図、第３図はＧａＡｓＭ Ｅ Ｓ
Ｆ Ｅ Ｔのゲート長とスレショｊ ホール
ド電圧との関係を示す特性図、第４図（ａ）は第１図（
ｄ）の構造の半導体のエネルギダイヤグラムを示す図、
同図（ｂ）はｐ型層がない従来の構造の半導体のエネル
ギダイヤグラムを示す図である。 １１・・・半絶縁性ＧａＡｓ基板、１２・・・高純度高
抵抗ＧａＡｓ層、１３・・・ｎ型半導体導電層、１７・
・・ｐ型半導体層。
される半導体層の構造を工程順に示す模式的断面図、第
２図（ａ）、（ｂ）は従来の半導体導電層を備える半導
体層構造の模式的断面図、第３図はＧａＡｓＭ Ｅ Ｓ
Ｆ Ｅ Ｔのゲート長とスレショｊ ホール
ド電圧との関係を示す特性図、第４図（ａ）は第１図（
ｄ）の構造の半導体のエネルギダイヤグラムを示す図、
同図（ｂ）はｐ型層がない従来の構造の半導体のエネル
ギダイヤグラムを示す図である。 １１・・・半絶縁性ＧａＡｓ基板、１２・・・高純度高
抵抗ＧａＡｓ層、１３・・・ｎ型半導体導電層、１７・
・・ｐ型半導体層。
Claims (1)
- 半絶縁性基板上に比抵抗１０Ωｃｍ以上の高純度高抵抗
層を形成する工程と、前記高純度高抵抗層に第１導電型
の不純物をイオン注入法で注入し第１導電型層を形成す
る工程と、前記第１導電型層の表面に第２導電型の不純
物を注入し第２導電型の半導体導電層を形成する工程と
を含むことを特徴とする半導体導電層の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8103085A JPS61239674A (ja) | 1985-04-16 | 1985-04-16 | 半導体導電層の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8103085A JPS61239674A (ja) | 1985-04-16 | 1985-04-16 | 半導体導電層の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61239674A true JPS61239674A (ja) | 1986-10-24 |
Family
ID=13735065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8103085A Pending JPS61239674A (ja) | 1985-04-16 | 1985-04-16 | 半導体導電層の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61239674A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198317A (ja) * | 1987-02-13 | 1988-08-17 | Nec Corp | Ｐｎ接合形成方法 |
| JPH01235325A (ja) * | 1988-03-16 | 1989-09-20 | Fujitsu Ltd | 半導体装置 |
| JP2005216967A (ja) * | 2004-01-27 | 2005-08-11 | Hitachi Cable Ltd | 電界効果トランジスタ用エピタキシャルウエハ |
-
1985
- 1985-04-16 JP JP8103085A patent/JPS61239674A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198317A (ja) * | 1987-02-13 | 1988-08-17 | Nec Corp | Ｐｎ接合形成方法 |
| JPH01235325A (ja) * | 1988-03-16 | 1989-09-20 | Fujitsu Ltd | 半導体装置 |
| JP2005216967A (ja) * | 2004-01-27 | 2005-08-11 | Hitachi Cable Ltd | 電界効果トランジスタ用エピタキシャルウエハ |
| JP4635444B2 (ja) * | 2004-01-27 | 2011-02-23 | 日立電線株式会社 | 電界効果トランジスタ用エピタキシャルウエハ |
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