JPH025301B2 - - Google Patents
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- JPH025301B2 JPH025301B2 JP57041046A JP4104682A JPH025301B2 JP H025301 B2 JPH025301 B2 JP H025301B2 JP 57041046 A JP57041046 A JP 57041046A JP 4104682 A JP4104682 A JP 4104682A JP H025301 B2 JPH025301 B2 JP H025301B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、接合型電界効果半導体装置(以下、
J FETと略記する)にかかり、とくにイオン
打ち込み法によりチヤンネル領域を形成されたJ
FETに関する。
J FETと略記する)にかかり、とくにイオン
打ち込み法によりチヤンネル領域を形成されたJ
FETに関する。
まず第1図はチヤンネル領域がイオン注入法で
形成された従来方法によるJ FETを示す。1
はP型半導体基板、その一部にN型埋込み領域2
を設け、埋込み領域2側の−主平面に抵抗率数Ω
cmのN型エピタキシヤル層3を設け、次にP型絶
縁分離領域4を形成し、次にP型ソース領域5と
ドレイン領域6とを同時に形成し、さらに高濃度
N型ゲート領域7がP型ソース領域5とドレイン
領域6を取り囲むように設ける。ソース領域6お
よびゲート領域7を形成するとき、約1000℃前後
の温度で拡散工程、酸化工程を経て絶縁物の酸化
ケイ素膜8が形成される。
形成された従来方法によるJ FETを示す。1
はP型半導体基板、その一部にN型埋込み領域2
を設け、埋込み領域2側の−主平面に抵抗率数Ω
cmのN型エピタキシヤル層3を設け、次にP型絶
縁分離領域4を形成し、次にP型ソース領域5と
ドレイン領域6とを同時に形成し、さらに高濃度
N型ゲート領域7がP型ソース領域5とドレイン
領域6を取り囲むように設ける。ソース領域6お
よびゲート領域7を形成するとき、約1000℃前後
の温度で拡散工程、酸化工程を経て絶縁物の酸化
ケイ素膜8が形成される。
第2図において、第1図で形成された酸化ケイ
素膜8の一部Xを、P型チヤンネル領域9とn型
トツプゲート領域10を設けるために、PR(フオ
トレジスト)工程を経て除去し500℃〜900℃で数
百Åの酸化ケイ素膜8を形成する。次に不純物と
してボロンを数百KeV、1017cm-3程度の濃度でイ
オン注入してp形チヤンネル領域9を形成し、さ
らに不純物としてリン又はヒ素を数+KeV、1018
cm-3程度の濃度でイオン注入してN型トツプゲー
ト領域10を形成する。次に酸化ケイ素膜8の電
極取り出し用コンタクトの窓を開け、アルミニウ
ム等の金属電極で、ソース領域11,ドレイン電
極12、ゲート電極13′をそれぞれ形成する。
素膜8の一部Xを、P型チヤンネル領域9とn型
トツプゲート領域10を設けるために、PR(フオ
トレジスト)工程を経て除去し500℃〜900℃で数
百Åの酸化ケイ素膜8を形成する。次に不純物と
してボロンを数百KeV、1017cm-3程度の濃度でイ
オン注入してp形チヤンネル領域9を形成し、さ
らに不純物としてリン又はヒ素を数+KeV、1018
cm-3程度の濃度でイオン注入してN型トツプゲー
ト領域10を形成する。次に酸化ケイ素膜8の電
極取り出し用コンタクトの窓を開け、アルミニウ
ム等の金属電極で、ソース領域11,ドレイン電
極12、ゲート電極13′をそれぞれ形成する。
ここで、P型チヤンネル領域9上の酸化ケイ素
膜8を除去する理由を以下に説明する。チヤンネ
ル領域をイオン注入により形成する場合、P型チ
ヤンネル領域9の層抵抗が数+KΩ/□必要であ
るため、P型チヤンネル領域9の深さ方向の厚さ
が0.1〜1μmであることが必要である。イオン注
入により前記深さ方向の厚さを数千Å程度の酸化
ケイ素膜を通してイオン注入量を精密制御するこ
とは困難である。しかしながら、一度数千Åの酸
化ケイ素膜8を除去後数百Å以下の酸化ケイ素膜
を通してイオン注入する場合には、P型チヤンネ
ル領域9の深さ方向の厚さの精密制御は可能であ
る。
膜8を除去する理由を以下に説明する。チヤンネ
ル領域をイオン注入により形成する場合、P型チ
ヤンネル領域9の層抵抗が数+KΩ/□必要であ
るため、P型チヤンネル領域9の深さ方向の厚さ
が0.1〜1μmであることが必要である。イオン注
入により前記深さ方向の厚さを数千Å程度の酸化
ケイ素膜を通してイオン注入量を精密制御するこ
とは困難である。しかしながら、一度数千Åの酸
化ケイ素膜8を除去後数百Å以下の酸化ケイ素膜
を通してイオン注入する場合には、P型チヤンネ
ル領域9の深さ方向の厚さの精密制御は可能であ
る。
以上の従来構造では、以下に示す欠点があつ
た。それはJ FET電気的特性の重要な要素の
1つである飽和電流値(以下IDSSと略記する)が
信頼性上不安定であることである。その理由を以
下に述べる。第2図でイオン注入領域Xは薄い酸
化ケイ素膜か、または気相成長による酸化ケイ素
膜などの構造であるため、その領域X上などに
Naイオンなどが付着した際に、トツプゲート1
0と酸化ケイ素膜8間の界面に反転層が生じ、
IDSSの変化を生じる原因となつた。反転層を生じ
させなくする方法としてトツプゲート領域10の
ドーズ量を上げればよいがそれは二つの理由で行
なわれなかつた。第1にソースとドレイン間の耐
圧が下がること、第2にドーズ量を多くすると
IDSSの製造上の制御が難かしいことなどによる。
た。それはJ FET電気的特性の重要な要素の
1つである飽和電流値(以下IDSSと略記する)が
信頼性上不安定であることである。その理由を以
下に述べる。第2図でイオン注入領域Xは薄い酸
化ケイ素膜か、または気相成長による酸化ケイ素
膜などの構造であるため、その領域X上などに
Naイオンなどが付着した際に、トツプゲート1
0と酸化ケイ素膜8間の界面に反転層が生じ、
IDSSの変化を生じる原因となつた。反転層を生じ
させなくする方法としてトツプゲート領域10の
ドーズ量を上げればよいがそれは二つの理由で行
なわれなかつた。第1にソースとドレイン間の耐
圧が下がること、第2にドーズ量を多くすると
IDSSの製造上の制御が難かしいことなどによる。
本発明の目的は上記のようなIDSSの値が信頼性
上不安定である欠点を改善した接合型電界効果半
導体装置を提供するにある。
上不安定である欠点を改善した接合型電界効果半
導体装置を提供するにある。
本発明の接合型電界効果半導体装置は、一導電
型の半導体層の一主平面に設けられた反対導電型
の第1の領域と、該第1の領域と間隙をおいて設
けられた反対導電型の第2の領域と、前記反対導
電型の第1の領域および第2の領域をともに取り
囲むように設けられた高濃度−導電型領域と、該
高濃度−導電型領域が囲む前記主平面のうち、前
記第1の領域及び第2の領域を除く全域に、反対
導電型チヤネル領域と該反対導電型チヤネル領域
上に一導電型のトツプゲート領域からなる二層構
造とを有し、前記第1の領域及び第2の領域間上
ならびに対向する第1の領域および第2の領域の
端部を含む各領域上に、同一膜厚を有する絶縁膜
を介して前記高濃度−導電型領域と電気的に接続
された金属電極が設けられていることを特徴とす
る。
型の半導体層の一主平面に設けられた反対導電型
の第1の領域と、該第1の領域と間隙をおいて設
けられた反対導電型の第2の領域と、前記反対導
電型の第1の領域および第2の領域をともに取り
囲むように設けられた高濃度−導電型領域と、該
高濃度−導電型領域が囲む前記主平面のうち、前
記第1の領域及び第2の領域を除く全域に、反対
導電型チヤネル領域と該反対導電型チヤネル領域
上に一導電型のトツプゲート領域からなる二層構
造とを有し、前記第1の領域及び第2の領域間上
ならびに対向する第1の領域および第2の領域の
端部を含む各領域上に、同一膜厚を有する絶縁膜
を介して前記高濃度−導電型領域と電気的に接続
された金属電極が設けられていることを特徴とす
る。
次に本発明を実施例により詳細に説明する。
第3図は本発明の一実施例を示す断面図であ
り、第4図はその平面図である。
り、第4図はその平面図である。
第3図において、1はP型半導体基板、その一
部にN型埋込み領域2を設け、埋込み領域2側の
一主平面にN型エピタキシヤル層3を設け、次に
P型絶縁分離領域4を形成し、次にP型のソース
領域5とドレイン領域6とを取り囲んで高濃度N
型ゲート領域7を形成するとき1000℃前後の温度
で拡散及び酸化工程が有り酸化ケイ素膜8が形成
される。次にイオン注入する領域Xの酸化ケイ素
膜8を除去し500℃〜900℃で数百Åの酸化ケイ素
膜8を形成後、Pチヤンネル領域9を不純物とし
てボロン数百KeV、1017cm-3程度の濃度でイオン
注入し形成し、さらにN型ゲート領域10を不純
物としてリン又はヒ素を数+KeV、1018cm-3程度
の濃度で形成する。次にN型高濃度ゲート領域7
上の酸化ケイ素膜8にコンタクトの窓A,P型ソ
ース領域5上の酸化ケイ素膜8にコンタクトの窓
B,P型ドレイン領域6上の酸化ケイ素膜8コン
タクトの窓Cをそれぞれ開ける。次にアルミニウ
ムなど金属電極のソース電極11、ドレイン電極
12、ゲート電極14をそれぞれ形成する。
部にN型埋込み領域2を設け、埋込み領域2側の
一主平面にN型エピタキシヤル層3を設け、次に
P型絶縁分離領域4を形成し、次にP型のソース
領域5とドレイン領域6とを取り囲んで高濃度N
型ゲート領域7を形成するとき1000℃前後の温度
で拡散及び酸化工程が有り酸化ケイ素膜8が形成
される。次にイオン注入する領域Xの酸化ケイ素
膜8を除去し500℃〜900℃で数百Åの酸化ケイ素
膜8を形成後、Pチヤンネル領域9を不純物とし
てボロン数百KeV、1017cm-3程度の濃度でイオン
注入し形成し、さらにN型ゲート領域10を不純
物としてリン又はヒ素を数+KeV、1018cm-3程度
の濃度で形成する。次にN型高濃度ゲート領域7
上の酸化ケイ素膜8にコンタクトの窓A,P型ソ
ース領域5上の酸化ケイ素膜8にコンタクトの窓
B,P型ドレイン領域6上の酸化ケイ素膜8コン
タクトの窓Cをそれぞれ開ける。次にアルミニウ
ムなど金属電極のソース電極11、ドレイン電極
12、ゲート電極14をそれぞれ形成する。
第4図は第3図に対する平面図で、第4図のY
−Y断面が第3図に相当する。この図より本発明
のJ FETが従来構造と異なる点は、ゲート電
極14がP型のソース領域5およびドレシン領域
6間上に酸化ケイ素膜8を介して設けられ、また
ゲート電極14のP型ソース領域およびドレイン
領域6上に酸化ケイ素膜8を介して延在している
ことがわかる。
−Y断面が第3図に相当する。この図より本発明
のJ FETが従来構造と異なる点は、ゲート電
極14がP型のソース領域5およびドレシン領域
6間上に酸化ケイ素膜8を介して設けられ、また
ゲート電極14のP型ソース領域およびドレイン
領域6上に酸化ケイ素膜8を介して延在している
ことがわかる。
以上の本発明の構造によつて従来あつたIDSSの
不安定の原因である金属蒸着後の汚染に対してゲ
ート電極14が保護膜として働き界面への汚染の
影響を小さくできる。
不安定の原因である金属蒸着後の汚染に対してゲ
ート電極14が保護膜として働き界面への汚染の
影響を小さくできる。
さらに本発明によればソースとドレイン間で降
伏が生じた後にドレイン側付近のトツプゲート領
域10上の界面に電子又は正孔が注入されてもゲ
ート電極14とトツプゲート領域10が電気的に
接続されているのでその間の電界は常に安定して
いる。従つて表面上の影響を小さくできIDSSの安
定化がはかれる。さらに本発明のJ FETは、
バイポーラ型集積回路に組み込むことは容易であ
る。
伏が生じた後にドレイン側付近のトツプゲート領
域10上の界面に電子又は正孔が注入されてもゲ
ート電極14とトツプゲート領域10が電気的に
接続されているのでその間の電界は常に安定して
いる。従つて表面上の影響を小さくできIDSSの安
定化がはかれる。さらに本発明のJ FETは、
バイポーラ型集積回路に組み込むことは容易であ
る。
以上本発明によるJ FETによれば、電気的
に安定な高信頼度の特性をもつJ FETが工程
を増すことなく簡単にできるのでその効果は大き
い。
に安定な高信頼度の特性をもつJ FETが工程
を増すことなく簡単にできるのでその効果は大き
い。
第1図、第2図は従来の接合型電界効果トラン
ジスタの製造工程を説明するための断面図。第3
図は本発明の一実施例を説明する為の断面図、第
4図は第3図に対応する平面図。 尚、図において、1……P型半導体基板、2…
…N型埋込み領域、3……N型エピタキシヤル
層、4……P型絶縁分離領域、5……P型ソース
領域、6……P型ドレイン領域、7……高濃度N
型ゲート領域、8……酸化ケイ素膜、9……P型
チヤンネル領域、10……n型トツプゲート領
域、11……ソース金属電極、12……ドレイン
金属電極、13,14……ゲート金属電極、A…
…ゲートコンタクトの窓、B……ソースコンタク
トの窓、C……ドレインコンタクトの窓である。
ジスタの製造工程を説明するための断面図。第3
図は本発明の一実施例を説明する為の断面図、第
4図は第3図に対応する平面図。 尚、図において、1……P型半導体基板、2…
…N型埋込み領域、3……N型エピタキシヤル
層、4……P型絶縁分離領域、5……P型ソース
領域、6……P型ドレイン領域、7……高濃度N
型ゲート領域、8……酸化ケイ素膜、9……P型
チヤンネル領域、10……n型トツプゲート領
域、11……ソース金属電極、12……ドレイン
金属電極、13,14……ゲート金属電極、A…
…ゲートコンタクトの窓、B……ソースコンタク
トの窓、C……ドレインコンタクトの窓である。
Claims (1)
- 1 一導電型の半導体層の一主平面に設けられた
反対導電型の第1の領域と、該第1の領域と間〓
をおいて設けられた反対導電型の第2の領域と、
前記反対導電型の第1の領域および第2の領域を
ともに取り囲むように設けられた高濃度−導電型
領域と、該高濃度−導電型領域が囲む前記主平面
のうち、前記第1の領域及び第2の領域を除く全
域に、反対導電型チヤネル領域と該反対導電型チ
ヤネル領域上に一導電型のトツプゲート領域から
なる二層構造とを有し、前記第1の領域及び第2
の領域間上ならびに第1の領域および第2の領域
の対向する端部に沿う前記各領域の所定部分に、
同一膜厚を有する絶縁膜を介して前記高濃度−導
電型領域と電気的に接続された金属電極が設けら
れていることを特徴とする接合型電界効果半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4104682A JPS58158974A (ja) | 1982-03-16 | 1982-03-16 | 接合型電界効果半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4104682A JPS58158974A (ja) | 1982-03-16 | 1982-03-16 | 接合型電界効果半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58158974A JPS58158974A (ja) | 1983-09-21 |
JPH025301B2 true JPH025301B2 (ja) | 1990-02-01 |
Family
ID=12597456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4104682A Granted JPS58158974A (ja) | 1982-03-16 | 1982-03-16 | 接合型電界効果半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58158974A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63187356U (ja) * | 1987-05-26 | 1988-11-30 | ||
JPH05343433A (ja) * | 1992-06-11 | 1993-12-24 | Nec Yamagata Ltd | 電界効果トランジスタ |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5435689A (en) * | 1977-08-25 | 1979-03-15 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
JPS54114984A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Semiconductor device |
JPS5680171A (en) * | 1979-12-04 | 1981-07-01 | Nec Corp | Semiconductor device |
JPS56108275A (en) * | 1980-01-31 | 1981-08-27 | Mitsubishi Electric Corp | Field effect transistor |
-
1982
- 1982-03-16 JP JP4104682A patent/JPS58158974A/ja active Granted
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5435689A (en) * | 1977-08-25 | 1979-03-15 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
JPS54114984A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Semiconductor device |
JPS5680171A (en) * | 1979-12-04 | 1981-07-01 | Nec Corp | Semiconductor device |
JPS56108275A (en) * | 1980-01-31 | 1981-08-27 | Mitsubishi Electric Corp | Field effect transistor |
Also Published As
Publication number | Publication date |
---|---|
JPS58158974A (ja) | 1983-09-21 |
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