JPH025301B2 - - Google Patents
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- JPH025301B2 JPH025301B2 JP57041046A JP4104682A JPH025301B2 JP H025301 B2 JPH025301 B2 JP H025301B2 JP 57041046 A JP57041046 A JP 57041046A JP 4104682 A JP4104682 A JP 4104682A JP H025301 B2 JPH025301 B2 JP H025301B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、接合型電界効果半導体装置（以下、
Ｊ FETと略記する）にかかり、とくにイオン
打ち込み法によりチヤンネル領域を形成されたＪ
FETに関する。
Ｊ FETと略記する）にかかり、とくにイオン
打ち込み法によりチヤンネル領域を形成されたＪ
FETに関する。
まず第１図はチヤンネル領域がイオン注入法で
形成された従来方法によるＪ FETを示す。１
はＰ型半導体基板、その一部にＮ型埋込み領域２
を設け、埋込み領域２側の−主平面に抵抗率数Ω
cmのＮ型エピタキシヤル層３を設け、次にＰ型絶
縁分離領域４を形成し、次にＰ型ソース領域５と
ドレイン領域６とを同時に形成し、さらに高濃度
Ｎ型ゲート領域７がＰ型ソース領域５とドレイン
領域６を取り囲むように設ける。ソース領域６お
よびゲート領域７を形成するとき、約1000℃前後
の温度で拡散工程、酸化工程を経て絶縁物の酸化
ケイ素膜８が形成される。
形成された従来方法によるＪ FETを示す。１
はＰ型半導体基板、その一部にＮ型埋込み領域２
を設け、埋込み領域２側の−主平面に抵抗率数Ω
cmのＮ型エピタキシヤル層３を設け、次にＰ型絶
縁分離領域４を形成し、次にＰ型ソース領域５と
ドレイン領域６とを同時に形成し、さらに高濃度
Ｎ型ゲート領域７がＰ型ソース領域５とドレイン
領域６を取り囲むように設ける。ソース領域６お
よびゲート領域７を形成するとき、約1000℃前後
の温度で拡散工程、酸化工程を経て絶縁物の酸化
ケイ素膜８が形成される。
第２図において、第１図で形成された酸化ケイ
素膜８の一部Ｘを、Ｐ型チヤンネル領域９とｎ型
トツプゲート領域１０を設けるために、PR（フオ
トレジスト）工程を経て除去し500℃〜900℃で数
百Åの酸化ケイ素膜８を形成する。次に不純物と
してボロンを数百KeV、1017cm-3程度の濃度でイ
オン注入してｐ形チヤンネル領域９を形成し、さ
らに不純物としてリン又はヒ素を数＋KeV、1018
cm-3程度の濃度でイオン注入してＮ型トツプゲー
ト領域１０を形成する。次に酸化ケイ素膜８の電
極取り出し用コンタクトの窓を開け、アルミニウ
ム等の金属電極で、ソース領域１１，ドレイン電
極１２、ゲート電極１３′をそれぞれ形成する。
素膜８の一部Ｘを、Ｐ型チヤンネル領域９とｎ型
トツプゲート領域１０を設けるために、PR（フオ
トレジスト）工程を経て除去し500℃〜900℃で数
百Åの酸化ケイ素膜８を形成する。次に不純物と
してボロンを数百KeV、1017cm-3程度の濃度でイ
オン注入してｐ形チヤンネル領域９を形成し、さ
らに不純物としてリン又はヒ素を数＋KeV、1018
cm-3程度の濃度でイオン注入してＮ型トツプゲー
ト領域１０を形成する。次に酸化ケイ素膜８の電
極取り出し用コンタクトの窓を開け、アルミニウ
ム等の金属電極で、ソース領域１１，ドレイン電
極１２、ゲート電極１３′をそれぞれ形成する。
ここで、Ｐ型チヤンネル領域９上の酸化ケイ素
膜８を除去する理由を以下に説明する。チヤンネ
ル領域をイオン注入により形成する場合、Ｐ型チ
ヤンネル領域９の層抵抗が数＋ＫΩ／□必要であ
るため、Ｐ型チヤンネル領域９の深さ方向の厚さ
が0.1〜1μmであることが必要である。イオン注
入により前記深さ方向の厚さを数千Å程度の酸化
ケイ素膜を通してイオン注入量を精密制御するこ
とは困難である。しかしながら、一度数千Åの酸
化ケイ素膜８を除去後数百Å以下の酸化ケイ素膜
を通してイオン注入する場合には、Ｐ型チヤンネ
ル領域９の深さ方向の厚さの精密制御は可能であ
る。
膜８を除去する理由を以下に説明する。チヤンネ
ル領域をイオン注入により形成する場合、Ｐ型チ
ヤンネル領域９の層抵抗が数＋ＫΩ／□必要であ
るため、Ｐ型チヤンネル領域９の深さ方向の厚さ
が0.1〜1μmであることが必要である。イオン注
入により前記深さ方向の厚さを数千Å程度の酸化
ケイ素膜を通してイオン注入量を精密制御するこ
とは困難である。しかしながら、一度数千Åの酸
化ケイ素膜８を除去後数百Å以下の酸化ケイ素膜
を通してイオン注入する場合には、Ｐ型チヤンネ
ル領域９の深さ方向の厚さの精密制御は可能であ
る。
以上の従来構造では、以下に示す欠点があつ
た。それはＪ FET電気的特性の重要な要素の
１つである飽和電流値（以下IDSSと略記する）が
信頼性上不安定であることである。その理由を以
下に述べる。第２図でイオン注入領域Ｘは薄い酸
化ケイ素膜か、または気相成長による酸化ケイ素
膜などの構造であるため、その領域Ｘ上などに
Naイオンなどが付着した際に、トツプゲート１
０と酸化ケイ素膜８間の界面に反転層が生じ、
IDSSの変化を生じる原因となつた。反転層を生じ
させなくする方法としてトツプゲート領域１０の
ドーズ量を上げればよいがそれは二つの理由で行
なわれなかつた。第１にソースとドレイン間の耐
圧が下がること、第２にドーズ量を多くすると
IDSSの製造上の制御が難かしいことなどによる。
た。それはＪ FET電気的特性の重要な要素の
１つである飽和電流値（以下IDSSと略記する）が
信頼性上不安定であることである。その理由を以
下に述べる。第２図でイオン注入領域Ｘは薄い酸
化ケイ素膜か、または気相成長による酸化ケイ素
膜などの構造であるため、その領域Ｘ上などに
Naイオンなどが付着した際に、トツプゲート１
０と酸化ケイ素膜８間の界面に反転層が生じ、
IDSSの変化を生じる原因となつた。反転層を生じ
させなくする方法としてトツプゲート領域１０の
ドーズ量を上げればよいがそれは二つの理由で行
なわれなかつた。第１にソースとドレイン間の耐
圧が下がること、第２にドーズ量を多くすると
IDSSの製造上の制御が難かしいことなどによる。
本発明の目的は上記のようなIDSSの値が信頼性
上不安定である欠点を改善した接合型電界効果半
導体装置を提供するにある。
上不安定である欠点を改善した接合型電界効果半
導体装置を提供するにある。
本発明の接合型電界効果半導体装置は、一導電
型の半導体層の一主平面に設けられた反対導電型
の第１の領域と、該第１の領域と間隙をおいて設
けられた反対導電型の第２の領域と、前記反対導
電型の第１の領域および第２の領域をともに取り
囲むように設けられた高濃度−導電型領域と、該
高濃度−導電型領域が囲む前記主平面のうち、前
記第１の領域及び第２の領域を除く全域に、反対
導電型チヤネル領域と該反対導電型チヤネル領域
上に一導電型のトツプゲート領域からなる二層構
造とを有し、前記第１の領域及び第２の領域間上
ならびに対向する第１の領域および第２の領域の
端部を含む各領域上に、同一膜厚を有する絶縁膜
を介して前記高濃度−導電型領域と電気的に接続
された金属電極が設けられていることを特徴とす
る。
型の半導体層の一主平面に設けられた反対導電型
の第１の領域と、該第１の領域と間隙をおいて設
けられた反対導電型の第２の領域と、前記反対導
電型の第１の領域および第２の領域をともに取り
囲むように設けられた高濃度−導電型領域と、該
高濃度−導電型領域が囲む前記主平面のうち、前
記第１の領域及び第２の領域を除く全域に、反対
導電型チヤネル領域と該反対導電型チヤネル領域
上に一導電型のトツプゲート領域からなる二層構
造とを有し、前記第１の領域及び第２の領域間上
ならびに対向する第１の領域および第２の領域の
端部を含む各領域上に、同一膜厚を有する絶縁膜
を介して前記高濃度−導電型領域と電気的に接続
された金属電極が設けられていることを特徴とす
る。
次に本発明を実施例により詳細に説明する。
第３図は本発明の一実施例を示す断面図であ
り、第４図はその平面図である。
り、第４図はその平面図である。
第３図において、１はＰ型半導体基板、その一
部にＮ型埋込み領域２を設け、埋込み領域２側の
一主平面にＮ型エピタキシヤル層３を設け、次に
Ｐ型絶縁分離領域４を形成し、次にＰ型のソース
領域５とドレイン領域６とを取り囲んで高濃度Ｎ
型ゲート領域７を形成するとき1000℃前後の温度
で拡散及び酸化工程が有り酸化ケイ素膜８が形成
される。次にイオン注入する領域Ｘの酸化ケイ素
膜８を除去し500℃〜900℃で数百Åの酸化ケイ素
膜８を形成後、Ｐチヤンネル領域９を不純物とし
てボロン数百KeV、1017cm-3程度の濃度でイオン
注入し形成し、さらにＮ型ゲート領域１０を不純
物としてリン又はヒ素を数＋KeV、1018cm-3程度
の濃度で形成する。次にＮ型高濃度ゲート領域７
上の酸化ケイ素膜８にコンタクトの窓Ａ，Ｐ型ソ
ース領域５上の酸化ケイ素膜８にコンタクトの窓
Ｂ，Ｐ型ドレイン領域６上の酸化ケイ素膜８コン
タクトの窓Ｃをそれぞれ開ける。次にアルミニウ
ムなど金属電極のソース電極１１、ドレイン電極
１２、ゲート電極１４をそれぞれ形成する。
部にＮ型埋込み領域２を設け、埋込み領域２側の
一主平面にＮ型エピタキシヤル層３を設け、次に
Ｐ型絶縁分離領域４を形成し、次にＰ型のソース
領域５とドレイン領域６とを取り囲んで高濃度Ｎ
型ゲート領域７を形成するとき1000℃前後の温度
で拡散及び酸化工程が有り酸化ケイ素膜８が形成
される。次にイオン注入する領域Ｘの酸化ケイ素
膜８を除去し500℃〜900℃で数百Åの酸化ケイ素
膜８を形成後、Ｐチヤンネル領域９を不純物とし
てボロン数百KeV、1017cm-3程度の濃度でイオン
注入し形成し、さらにＮ型ゲート領域１０を不純
物としてリン又はヒ素を数＋KeV、1018cm-3程度
の濃度で形成する。次にＮ型高濃度ゲート領域７
上の酸化ケイ素膜８にコンタクトの窓Ａ，Ｐ型ソ
ース領域５上の酸化ケイ素膜８にコンタクトの窓
Ｂ，Ｐ型ドレイン領域６上の酸化ケイ素膜８コン
タクトの窓Ｃをそれぞれ開ける。次にアルミニウ
ムなど金属電極のソース電極１１、ドレイン電極
１２、ゲート電極１４をそれぞれ形成する。
第４図は第３図に対する平面図で、第４図のＹ
−Ｙ断面が第３図に相当する。この図より本発明
のＪ FETが従来構造と異なる点は、ゲート電
極１４がＰ型のソース領域５およびドレシン領域
６間上に酸化ケイ素膜８を介して設けられ、また
ゲート電極１４のＰ型ソース領域およびドレイン
領域６上に酸化ケイ素膜８を介して延在している
ことがわかる。
−Ｙ断面が第３図に相当する。この図より本発明
のＪ FETが従来構造と異なる点は、ゲート電
極１４がＰ型のソース領域５およびドレシン領域
６間上に酸化ケイ素膜８を介して設けられ、また
ゲート電極１４のＰ型ソース領域およびドレイン
領域６上に酸化ケイ素膜８を介して延在している
ことがわかる。
以上の本発明の構造によつて従来あつたIDSSの
不安定の原因である金属蒸着後の汚染に対してゲ
ート電極１４が保護膜として働き界面への汚染の
影響を小さくできる。
不安定の原因である金属蒸着後の汚染に対してゲ
ート電極１４が保護膜として働き界面への汚染の
影響を小さくできる。
さらに本発明によればソースとドレイン間で降
伏が生じた後にドレイン側付近のトツプゲート領
域１０上の界面に電子又は正孔が注入されてもゲ
ート電極１４とトツプゲート領域１０が電気的に
接続されているのでその間の電界は常に安定して
いる。従つて表面上の影響を小さくできIDSSの安
定化がはかれる。さらに本発明のＪ FETは、
バイポーラ型集積回路に組み込むことは容易であ
る。
伏が生じた後にドレイン側付近のトツプゲート領
域１０上の界面に電子又は正孔が注入されてもゲ
ート電極１４とトツプゲート領域１０が電気的に
接続されているのでその間の電界は常に安定して
いる。従つて表面上の影響を小さくできIDSSの安
定化がはかれる。さらに本発明のＪ FETは、
バイポーラ型集積回路に組み込むことは容易であ
る。
以上本発明によるＪ FETによれば、電気的
に安定な高信頼度の特性をもつＪ FETが工程
を増すことなく簡単にできるのでその効果は大き
い。
に安定な高信頼度の特性をもつＪ FETが工程
を増すことなく簡単にできるのでその効果は大き
い。
第１図、第２図は従来の接合型電界効果トラン
ジスタの製造工程を説明するための断面図。第３
図は本発明の一実施例を説明する為の断面図、第
４図は第３図に対応する平面図。 尚、図において、１……Ｐ型半導体基板、２…
…Ｎ型埋込み領域、３……Ｎ型エピタキシヤル
層、４……Ｐ型絶縁分離領域、５……Ｐ型ソース
領域、６……Ｐ型ドレイン領域、７……高濃度Ｎ
型ゲート領域、８……酸化ケイ素膜、９……Ｐ型
チヤンネル領域、１０……ｎ型トツプゲート領
域、１１……ソース金属電極、１２……ドレイン
金属電極、１３，１４……ゲート金属電極、Ａ…
…ゲートコンタクトの窓、Ｂ……ソースコンタク
トの窓、Ｃ……ドレインコンタクトの窓である。
ジスタの製造工程を説明するための断面図。第３
図は本発明の一実施例を説明する為の断面図、第
４図は第３図に対応する平面図。 尚、図において、１……Ｐ型半導体基板、２…
…Ｎ型埋込み領域、３……Ｎ型エピタキシヤル
層、４……Ｐ型絶縁分離領域、５……Ｐ型ソース
領域、６……Ｐ型ドレイン領域、７……高濃度Ｎ
型ゲート領域、８……酸化ケイ素膜、９……Ｐ型
チヤンネル領域、１０……ｎ型トツプゲート領
域、１１……ソース金属電極、１２……ドレイン
金属電極、１３，１４……ゲート金属電極、Ａ…
…ゲートコンタクトの窓、Ｂ……ソースコンタク
トの窓、Ｃ……ドレインコンタクトの窓である。
Claims (1)
- １ 一導電型の半導体層の一主平面に設けられた
反対導電型の第１の領域と、該第１の領域と間〓
をおいて設けられた反対導電型の第２の領域と、
前記反対導電型の第１の領域および第２の領域を
ともに取り囲むように設けられた高濃度−導電型
領域と、該高濃度−導電型領域が囲む前記主平面
のうち、前記第１の領域及び第２の領域を除く全
域に、反対導電型チヤネル領域と該反対導電型チ
ヤネル領域上に一導電型のトツプゲート領域から
なる二層構造とを有し、前記第１の領域及び第２
の領域間上ならびに第１の領域および第２の領域
の対向する端部に沿う前記各領域の所定部分に、
同一膜厚を有する絶縁膜を介して前記高濃度−導
電型領域と電気的に接続された金属電極が設けら
れていることを特徴とする接合型電界効果半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104682A JPS58158974A (ja) | 1982-03-16 | 1982-03-16 | 接合型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104682A JPS58158974A (ja) | 1982-03-16 | 1982-03-16 | 接合型電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58158974A JPS58158974A (ja) | 1983-09-21 |
| JPH025301B2 true JPH025301B2 (ja) | 1990-02-01 |
Family
ID=12597456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4104682A Granted JPS58158974A (ja) | 1982-03-16 | 1982-03-16 | 接合型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58158974A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63187356U (ja) * | 1987-05-26 | 1988-11-30 | ||
| JPH05343433A (ja) * | 1992-06-11 | 1993-12-24 | Nec Yamagata Ltd | 電界効果トランジスタ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5435689A (en) * | 1977-08-25 | 1979-03-15 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS54114984A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Semiconductor device |
| JPS5680171A (en) * | 1979-12-04 | 1981-07-01 | Nec Corp | Semiconductor device |
| JPS56108275A (en) * | 1980-01-31 | 1981-08-27 | Mitsubishi Electric Corp | Field effect transistor |
-
1982
- 1982-03-16 JP JP4104682A patent/JPS58158974A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5435689A (en) * | 1977-08-25 | 1979-03-15 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS54114984A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Semiconductor device |
| JPS5680171A (en) * | 1979-12-04 | 1981-07-01 | Nec Corp | Semiconductor device |
| JPS56108275A (en) * | 1980-01-31 | 1981-08-27 | Mitsubishi Electric Corp | Field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58158974A (ja) | 1983-09-21 |
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