JPS63287061A - 近接したデバイス領域を有するバイポーラトランジスタの形成方法 - Google Patents
近接したデバイス領域を有するバイポーラトランジスタの形成方法Info
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- JPS63287061A JPS63287061A JP11231388A JP11231388A JPS63287061A JP S63287061 A JPS63287061 A JP S63287061A JP 11231388 A JP11231388 A JP 11231388A JP 11231388 A JP11231388 A JP 11231388A JP S63287061 A JPS63287061 A JP S63287061A
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- 238000000034 method Methods 0.000 title claims description 79
- 239000004065 semiconductor Substances 0.000 claims description 66
- 239000002019 doping agent Substances 0.000 claims description 63
- 239000011810 insulating material Substances 0.000 claims description 62
- 229910052751 metal Inorganic materials 0.000 claims description 39
- 239000002184 metal Substances 0.000 claims description 39
- 239000002245 particle Substances 0.000 claims description 37
- 238000005530 etching Methods 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 239000007943 implant Substances 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 230000000873 masking effect Effects 0.000 claims description 7
- 238000002513 implantation Methods 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 4
- 238000001704 evaporation Methods 0.000 claims description 3
- 238000005121 nitriding Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 63
- 229910021332 silicide Inorganic materials 0.000 description 48
- 229920002120 photoresistant polymer Polymers 0.000 description 47
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 47
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 40
- 125000006850 spacer group Chemical group 0.000 description 40
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 22
- 235000012239 silicon dioxide Nutrition 0.000 description 22
- 239000000377 silicon dioxide Substances 0.000 description 22
- 229910052796 boron Inorganic materials 0.000 description 21
- 229920005591 polysilicon Polymers 0.000 description 17
- 238000001020 plasma etching Methods 0.000 description 15
- 230000008569 process Effects 0.000 description 15
- 239000000758 substrate Substances 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 13
- 229910052785 arsenic Inorganic materials 0.000 description 10
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 150000002739 metals Chemical class 0.000 description 7
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000005275 alloying Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- LHASLBSEALHFGO-ASZAQJJISA-N 1-[(4s,5r)-4-hydroxy-5-(hydroxymethyl)oxolan-2-yl]-5-[[(2r,3r,4s,5s,6r)-3,4,5-trihydroxy-6-(hydroxymethyl)oxan-2-yl]oxymethyl]pyrimidine-2,4-dione Chemical group C1[C@H](O)[C@@H](CO)OC1N1C(=O)NC(=O)C(CO[C@H]2[C@@H]([C@@H](O)[C@H](O)[C@@H](CO)O2)O)=C1 LHASLBSEALHFGO-ASZAQJJISA-N 0.000 description 1
- LKJPSUCKSLORMF-UHFFFAOYSA-N Monolinuron Chemical compound CON(C)C(=O)NC1=CC=C(Cl)C=C1 LKJPSUCKSLORMF-UHFFFAOYSA-N 0.000 description 1
- 229910008599 TiW Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- AFYPFACVUDMOHA-UHFFFAOYSA-N chlorotrifluoromethane Chemical compound FC(F)(F)Cl AFYPFACVUDMOHA-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-IGMARMGPSA-N silicon-28 atom Chemical compound [28Si] XUIMIQQOPSSXEZ-IGMARMGPSA-N 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/73—Bipolar junction transistors
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は一般的に半導体構造及び製造方法に関し、更に
詳しくはバイポーラ集積回路トランジスタ構造及び製造
方法に関する。
詳しくはバイポーラ集積回路トランジスタ構造及び製造
方法に関する。
（従来技術）
技術上周知のように、バイポーラ集積回路トランジスタ
を製造する一つの方法は第１タイプ（例えば、ｎ形）の
導電性を有し第２の逆の（例えば、ｐ形）導電性を有す
るシリコン基板上に堆積されたエピタキシャル層を設け
ることである。トランジスタはエピタキシャル層に形成
され隣接するトランジスタはトランジスタの周りのエピ
タキシャル層に形成された絶縁分離領域（二酸化シリコ
ン領域のような）によって典型的にお互いから横方法に
電気的に分離されている。エピタキシャル層はトランジ
スタのコレクタ領域を提供する。ｐ影領域は典型的には
ｎ形エピタキシャル層の上部領域の部分における拡散に
よって形成される。ｐ影領域の部分は濃密にドーピング
され（すなわちｐ０形）これによって「不活性」ベース
領域を形成しその不活性ベース領域の表面はトランジス
タのベース・コンタクトを形成する。ｐ影領域のもっと
軽度にドーピングされた領域は不活性ベース領域の近く
に「活性」ベース領域を形成し、この上に適度にドーピ
ングされた多結晶シリコンによって構成されるエミッタ
領域が堆積される。ｎ形エピタキシャル層の表面に堆積
されｐ形拡散領域から間隙をおいた適度にドーピングさ
れた同様の多結晶シリコンはトランジスタのコレクタ・
コンタクトを提供する。ベース、エミッタ及びコレクタ
・コンタクトの接触抵抗を減少するために、構造上に金
属層（プラチナまたはパラジウム）を堆積することによ
ってケイ化物コンタクトがベース、エミッタ及びコレク
タ・コンタクト上に典型的に形成され、この金属をｐＩ
形ベース・コンタクト及び多結晶シリコンのエミッタ領
域とコレクタ・コンタクトの上部表面と共に合金化し、
そして非反応金属を除去する。また、ショットキクラン
プトランジスタが堆積された金属をｐ０形活性ベース領
域とｎ形エピタキシャル層との間のｐ−ｎ接合に於ける
シリコンエピタキシャル層と共に合金化することによっ
て形成されてもよい、従って、金属電極はケイ化物のベ
ース、エミッタ及びコレクタ・コンタクト上に従来通り
に形成される。
を製造する一つの方法は第１タイプ（例えば、ｎ形）の
導電性を有し第２の逆の（例えば、ｐ形）導電性を有す
るシリコン基板上に堆積されたエピタキシャル層を設け
ることである。トランジスタはエピタキシャル層に形成
され隣接するトランジスタはトランジスタの周りのエピ
タキシャル層に形成された絶縁分離領域（二酸化シリコ
ン領域のような）によって典型的にお互いから横方法に
電気的に分離されている。エピタキシャル層はトランジ
スタのコレクタ領域を提供する。ｐ影領域は典型的には
ｎ形エピタキシャル層の上部領域の部分における拡散に
よって形成される。ｐ影領域の部分は濃密にドーピング
され（すなわちｐ０形）これによって「不活性」ベース
領域を形成しその不活性ベース領域の表面はトランジス
タのベース・コンタクトを形成する。ｐ影領域のもっと
軽度にドーピングされた領域は不活性ベース領域の近く
に「活性」ベース領域を形成し、この上に適度にドーピ
ングされた多結晶シリコンによって構成されるエミッタ
領域が堆積される。ｎ形エピタキシャル層の表面に堆積
されｐ形拡散領域から間隙をおいた適度にドーピングさ
れた同様の多結晶シリコンはトランジスタのコレクタ・
コンタクトを提供する。ベース、エミッタ及びコレクタ
・コンタクトの接触抵抗を減少するために、構造上に金
属層（プラチナまたはパラジウム）を堆積することによ
ってケイ化物コンタクトがベース、エミッタ及びコレク
タ・コンタクト上に典型的に形成され、この金属をｐＩ
形ベース・コンタクト及び多結晶シリコンのエミッタ領
域とコレクタ・コンタクトの上部表面と共に合金化し、
そして非反応金属を除去する。また、ショットキクラン
プトランジスタが堆積された金属をｐ０形活性ベース領
域とｎ形エピタキシャル層との間のｐ−ｎ接合に於ける
シリコンエピタキシャル層と共に合金化することによっ
て形成されてもよい、従って、金属電極はケイ化物のベ
ース、エミッタ及びコレクタ・コンタクト上に従来通り
に形成される。
また周知のように、このようなバイポーラトランジスタ
の高動作速度に於けるその電力利得によって測定され、
た性能特性はデバイスのサイズをできるだけ小さくする
ことによって、特にベース・コンタクトのサイズとこの
ようなベース・コンタクトとエミッタ・コンタクトとの
間隙（すなわち、「不活性ベース領域」とエミッタ領域
との間）を小さくすることによって最適化されることが
できる。このようなサイズと間隙が小さくなるに従って
、トランジスタの接触抵抗、寄生ベース抵抗及び寄生静
電容量は同時に減少し、これによって高周波に於けるデ
バイスの動作速度と入手可能な電力利得を増加させる。
の高動作速度に於けるその電力利得によって測定され、
た性能特性はデバイスのサイズをできるだけ小さくする
ことによって、特にベース・コンタクトのサイズとこの
ようなベース・コンタクトとエミッタ・コンタクトとの
間隙（すなわち、「不活性ベース領域」とエミッタ領域
との間）を小さくすることによって最適化されることが
できる。このようなサイズと間隙が小さくなるに従って
、トランジスタの接触抵抗、寄生ベース抵抗及び寄生静
電容量は同時に減少し、これによって高周波に於けるデ
バイスの動作速度と入手可能な電力利得を増加させる。
不活性ベースとエミッタ領域との間の間隙、従って寄生
ベース抵抗を減少させる為に利用されている一つの方法
はエピタキシャル層にｐ形拡散領域を形成した後エピタ
キシャル層上に酸化層を形成する。−組の狭いウィンド
（各々１マイクロメータ以下のオーダーの幅を有する）
が酸化層を通してエツチングされ、エミッタ領域及びコ
レクタの多結晶シリコン・コンタクトがこのようなウィ
ンドを通して堆積される。多結晶シリコン二゛ミッタ領
域の下に堆積されたｐ形拡散領域の部分は活性ベース領
域を形成し、多結晶シリコンエミッタ領域は活性ベース
領域の近くの更に濃密にドーピングされた不活性ベース
領域の形成の為にイオン注入マスクとして使用される。
ベース抵抗を減少させる為に利用されている一つの方法
はエピタキシャル層にｐ形拡散領域を形成した後エピタ
キシャル層上に酸化層を形成する。−組の狭いウィンド
（各々１マイクロメータ以下のオーダーの幅を有する）
が酸化層を通してエツチングされ、エミッタ領域及びコ
レクタの多結晶シリコン・コンタクトがこのようなウィ
ンドを通して堆積される。多結晶シリコン二゛ミッタ領
域の下に堆積されたｐ形拡散領域の部分は活性ベース領
域を形成し、多結晶シリコンエミッタ領域は活性ベース
領域の近くの更に濃密にドーピングされた不活性ベース
領域の形成の為にイオン注入マスクとして使用される。
そこで、第３のウィンドが多結晶シリコンエミッタ領域
から間隙をおいてかつこれの近くの不活性ベース領域の
上で酸化層にエツチングされ、ベース・コンタクトは不
活性ベース領域について上述した方法で金属ケイ化物コ
ンタクト（例えば、プラチナを使用して）を形成するこ
とによってそのような不活性ベース領域と共に形成され
る（同時に、ケイ化物コンタクトはエツチング領域及び
コレクタ・コンタクトに形成され、もし希望されればシ
ョットキクランプが形成される。） 上述の製造方法はある種のアップリケ−ジョンでは満足
できることが知られているが、製造工程の間に狭いエミ
ッタとコレクタウィンドとの間及びこれに続いて加えら
れる多結晶シリコンエミッ゛ タ領域とコレクタ・コン
タクトとの間にそれぞれ正確な位置決めを達成すること
はしばしば困難である。その結果、このような多結晶シ
リコンはこのようなウィンド全体の開口部が多結晶シリ
コンで満たされていることを保証するために典型的には
酸化層のウィンドに重なり合っている。従って、ベース
、コンタクトのウィンドは続いて多結晶シリコンエミッ
タ領域の重なった部分を避けるためにエミッタ領域のウ
ィンドから十分に間隙をおいて形成される。その結果、
トランジスタのエミッタと不活性ベース領域との間の最
小達成可能間隙は比較的大きく、１から２マイクロメー
タ（μｍ）である、ある種の高速に対するアップリケ−
ジョンでは、そのような間隙は、ペースエミッタ間抵抗
が不活性ベースとエミッタ領域との間の間隙の増加にと
もなって増加するから受入が耐い程度に大きいかも知れ
ない可能性がある。また、不活性ベース領域の重なって
いる多結晶シリコンエミッタ領域の部分はトランジスタ
のエミッタベース間の静電容量を増加させる。更に、ベ
ースのケイ化物コンタクトはベースのウィンドによって
露出された不活性ベース領域の部分の表面上のみに形成
され、ケイ化物コンタクトによって与えられる横方向の
ベース抵抗の最適の減少以下の減少を結果する。更に、
不活性ベース領域はベース・コンタクトとエミッタ領域
との間の比較的大きな間隙（多結晶シリコンのオーバー
ラツプを許すため）のためにそれ自身比較的幅が広く、
これによって比較的大きいベースコレクタ間静電容量を
作っている。
から間隙をおいてかつこれの近くの不活性ベース領域の
上で酸化層にエツチングされ、ベース・コンタクトは不
活性ベース領域について上述した方法で金属ケイ化物コ
ンタクト（例えば、プラチナを使用して）を形成するこ
とによってそのような不活性ベース領域と共に形成され
る（同時に、ケイ化物コンタクトはエツチング領域及び
コレクタ・コンタクトに形成され、もし希望されればシ
ョットキクランプが形成される。） 上述の製造方法はある種のアップリケ−ジョンでは満足
できることが知られているが、製造工程の間に狭いエミ
ッタとコレクタウィンドとの間及びこれに続いて加えら
れる多結晶シリコンエミッ゛ タ領域とコレクタ・コン
タクトとの間にそれぞれ正確な位置決めを達成すること
はしばしば困難である。その結果、このような多結晶シ
リコンはこのようなウィンド全体の開口部が多結晶シリ
コンで満たされていることを保証するために典型的には
酸化層のウィンドに重なり合っている。従って、ベース
、コンタクトのウィンドは続いて多結晶シリコンエミッ
タ領域の重なった部分を避けるためにエミッタ領域のウ
ィンドから十分に間隙をおいて形成される。その結果、
トランジスタのエミッタと不活性ベース領域との間の最
小達成可能間隙は比較的大きく、１から２マイクロメー
タ（μｍ）である、ある種の高速に対するアップリケ−
ジョンでは、そのような間隙は、ペースエミッタ間抵抗
が不活性ベースとエミッタ領域との間の間隙の増加にと
もなって増加するから受入が耐い程度に大きいかも知れ
ない可能性がある。また、不活性ベース領域の重なって
いる多結晶シリコンエミッタ領域の部分はトランジスタ
のエミッタベース間の静電容量を増加させる。更に、ベ
ースのケイ化物コンタクトはベースのウィンドによって
露出された不活性ベース領域の部分の表面上のみに形成
され、ケイ化物コンタクトによって与えられる横方向の
ベース抵抗の最適の減少以下の減少を結果する。更に、
不活性ベース領域はベース・コンタクトとエミッタ領域
との間の比較的大きな間隙（多結晶シリコンのオーバー
ラツプを許すため）のためにそれ自身比較的幅が広く、
これによって比較的大きいベースコレクタ間静電容量を
作っている。
（発明の要約）
本発明によれば、半導体構造にバイポーラトランジスタ
を形成する方法が提供され、この方法は半導体構造にベ
ース領域を形成することとベース領域の第１の部分の表
面にエミッタ領域を配設することのステップによって構
成され、エミッタ領域は上部表面と側部表面を有してい
る。絶縁材料の層が次にベース領域の第１の部分の近く
に配設されたベース領域の第２の部分の表面上及びエミ
ッタ領域の上部表面と側部表面に形成される。このよう
な絶縁材料の層の部分は選択的に除去されてエミッタ領
域の上部表面とベース領域の第２の部分の表面の部分を
露出すると共にベース領域の第２の部分の露出された表
面の部分とエミッタ領域の側部との間に絶縁物質の領域
を保持する。かかる構成では、第２のベース領域の部分
のコンタクトとエミッタ領域のコンタクトとの間の達成
可能な間隙は絶縁材料の幅のような幅にまで実質上狭く
され、これによってバイポーラトランジスタの必要なサ
イズ（すなわち幅）を小さくする。
を形成する方法が提供され、この方法は半導体構造にベ
ース領域を形成することとベース領域の第１の部分の表
面にエミッタ領域を配設することのステップによって構
成され、エミッタ領域は上部表面と側部表面を有してい
る。絶縁材料の層が次にベース領域の第１の部分の近く
に配設されたベース領域の第２の部分の表面上及びエミ
ッタ領域の上部表面と側部表面に形成される。このよう
な絶縁材料の層の部分は選択的に除去されてエミッタ領
域の上部表面とベース領域の第２の部分の表面の部分を
露出すると共にベース領域の第２の部分の露出された表
面の部分とエミッタ領域の側部との間に絶縁物質の領域
を保持する。かかる構成では、第２のベース領域の部分
のコンタクトとエミッタ領域のコンタクトとの間の達成
可能な間隙は絶縁材料の幅のような幅にまで実質上狭く
され、これによってバイポーラトランジスタの必要なサ
イズ（すなわち幅）を小さくする。
本発明の望ましい実施例では、活性ベース領域はベース
領域の第１の部分に形成され、その上にエミッタ領域が
配設され、不活性ベース領域はベース領域の第２の部分
に形成される。絶縁材料の層は不活性ベース領域の表面
とエミッタ領域の上部及び側部表面に形成される。この
ような絶縁材料の層の部分はそこで選択的に除去されて
エミッタ領域の上部表面と不活性ベース領域の表面の部
分を露出すると共に不活性ベース領域の露出された表面
とエミッタ領域の側部表面との間に絶縁物質（すなわち
「側壁スペーサ」）の領域を保持する。そこで、ケイ化
物のコンタクトが不活性ベース領域の露出された表面と
エミッタ領域の露出された上部表面に形成され、側壁ス
ペーサはこのようなケイ化物のコンタクトをお互いから
電気的に絶縁する。従って、ベース及びエミッタのケイ
化 。
領域の第１の部分に形成され、その上にエミッタ領域が
配設され、不活性ベース領域はベース領域の第２の部分
に形成される。絶縁材料の層は不活性ベース領域の表面
とエミッタ領域の上部及び側部表面に形成される。この
ような絶縁材料の層の部分はそこで選択的に除去されて
エミッタ領域の上部表面と不活性ベース領域の表面の部
分を露出すると共に不活性ベース領域の露出された表面
とエミッタ領域の側部表面との間に絶縁物質（すなわち
「側壁スペーサ」）の領域を保持する。そこで、ケイ化
物のコンタクトが不活性ベース領域の露出された表面と
エミッタ領域の露出された上部表面に形成され、側壁ス
ペーサはこのようなケイ化物のコンタクトをお互いから
電気的に絶縁する。従って、ベース及びエミッタのケイ
化 。
物コンタクトは側壁スペーサの幅（１０００人と２５０
０人の間）のみによって分離され、これによってトラン
ジスタのペースエミッタ間抵抗を大巾に減少する。更に
、エミッタ領域と不活性ベース領域は相互に非常に接近
して形成されてもよく、不活性ベース領域自身のサイズ
（すなわち幅）は狭くされてもよい、同時に、ベース・
コンタクト（すなわち横方向）の抵抗及び不活性ベース
領域の「アップダウン抵抗」はその削減されたサイズに
よって減少される。更に、ベースのケイ化物コンタクト
は側壁スペーサによってカバーされている表面を除いて
不活性ベース領域の全表面に形成されてもよく、これに
よって更にベース・コンタクトの抵抗を低くする。より
小さな不活性ベース領域はまたトランジスタのベースコ
レクタ間静電容量を削減する。バイポーラトランジスタ
のこのようなパラメータの改善は高周波電力利得の増加
をもたらしこのようなバイポーラトランジスタの動作周
波数を拡張する。
０人の間）のみによって分離され、これによってトラン
ジスタのペースエミッタ間抵抗を大巾に減少する。更に
、エミッタ領域と不活性ベース領域は相互に非常に接近
して形成されてもよく、不活性ベース領域自身のサイズ
（すなわち幅）は狭くされてもよい、同時に、ベース・
コンタクト（すなわち横方向）の抵抗及び不活性ベース
領域の「アップダウン抵抗」はその削減されたサイズに
よって減少される。更に、ベースのケイ化物コンタクト
は側壁スペーサによってカバーされている表面を除いて
不活性ベース領域の全表面に形成されてもよく、これに
よって更にベース・コンタクトの抵抗を低くする。より
小さな不活性ベース領域はまたトランジスタのベースコ
レクタ間静電容量を削減する。バイポーラトランジスタ
のこのようなパラメータの改善は高周波電力利得の増加
をもたらしこのようなバイポーラトランジスタの動作周
波数を拡張する。
本発明の追加された特徴によれば多数の互いに組み合わ
された不活性ベースとエミッタ領域を有するバイポーラ
トランジスタを製作するプロセスが提供される。複数の
エミッタ領域が間隙をあけてベース領域上に配設されエ
ミッタ領域の下のベース領域の部分は活性ベース領域を
形成しエミッタ領域の間に配設されたベース領域の部分
は不活性ベース領域を形成する。絶縁物質の層は不活性
ベース領域の上と各エミッタ領域の一組の側部表面と上
部表面に堆積される。絶縁物質層の部分は選択的に除去
されてエミッタ領域の上部表面と複数の不活性ベース領
域の表面の部分を露出し、各エミッタ領域の組をなす側
部表面に当接する一組の絶縁物質層を保持する。ケイ化
物のコンタクトはそこで上述した露出された表面上に形
成され、このようなケイ化物コンタクトの隣接したコン
タクトは絶縁物質の領域によってお互いから電気的に絶
縁される。
された不活性ベースとエミッタ領域を有するバイポーラ
トランジスタを製作するプロセスが提供される。複数の
エミッタ領域が間隙をあけてベース領域上に配設されエ
ミッタ領域の下のベース領域の部分は活性ベース領域を
形成しエミッタ領域の間に配設されたベース領域の部分
は不活性ベース領域を形成する。絶縁物質の層は不活性
ベース領域の上と各エミッタ領域の一組の側部表面と上
部表面に堆積される。絶縁物質層の部分は選択的に除去
されてエミッタ領域の上部表面と複数の不活性ベース領
域の表面の部分を露出し、各エミッタ領域の組をなす側
部表面に当接する一組の絶縁物質層を保持する。ケイ化
物のコンタクトはそこで上述した露出された表面上に形
成され、このようなケイ化物コンタクトの隣接したコン
タクトは絶縁物質の領域によってお互いから電気的に絶
縁される。
本発明の更に別の実施例によれば、第１のタイプの導電
性と第１のドーパント濃度を有する半導体構造にバイポ
ーラトランジスタと一組の相補型電界効果トランジスタ
を形成する方法が提供される。第１のタイプの導電性と
第２のドーパント濃度の第１のウェルが半導体構造の第
１の領域に形成され、第１のタイプの導電性と逆の第２
のタイプの導電性を有する第２のウェルが半導体構造の
第２の領域に形成される。第２のタイプの導電性を有す
るベース領域が半導体構造の第３の領域にあるバイポー
ラトランジスタのために形成される。
性と第１のドーパント濃度を有する半導体構造にバイポ
ーラトランジスタと一組の相補型電界効果トランジスタ
を形成する方法が提供される。第１のタイプの導電性と
第２のドーパント濃度の第１のウェルが半導体構造の第
１の領域に形成され、第１のタイプの導電性と逆の第２
のタイプの導電性を有する第２のウェルが半導体構造の
第２の領域に形成される。第２のタイプの導電性を有す
るベース領域が半導体構造の第３の領域にあるバイポー
ラトランジスタのために形成される。
エミッタ領域はそこでベース領域の第１の部分の表面上
に配設され、第１のゲート領域は第１のウェルの第１の
部分上に配設され第２のゲート領域は第２のウェルの第
１の部分上に配設され、エミッタ領域と第１と第２のゲ
ート領域の各々は上部表面と第１と第２の側部表面によ
って構成される。
に配設され、第１のゲート領域は第１のウェルの第１の
部分上に配設され第２のゲート領域は第２のウェルの第
１の部分上に配設され、エミッタ領域と第１と第２のゲ
ート領域の各々は上部表面と第１と第２の側部表面によ
って構成される。
第１のタイプの導電性を有する粒子が第２ゲート領域、
そこに第２のソース領域を形成するための第２のウェル
の第１の部分と隣接したその第２の部分と第２のゲート
領域の第１の側部表面、及びそこに第２のドレン領域を
形成するための第２のウェルの第１の部分と隣接したそ
の第３の部分と第２のゲート領域の第２の側部表面に注
入される。
そこに第２のソース領域を形成するための第２のウェル
の第１の部分と隣接したその第２の部分と第２のゲート
領域の第１の側部表面、及びそこに第２のドレン領域を
形成するための第２のウェルの第１の部分と隣接したそ
の第３の部分と第２のゲート領域の第２の側部表面に注
入される。
次に、第２のタイプの導電性を有する粒子がベース領域
の上記の第２の部分の不活性ベース領域とベース領域の
上記の第１の部分の活性ベース領域を形成するためのベ
ース領域の第１の部分に隣接したその第２の部分とエミ
ッタ領域の第１の側部表面、そこに第１のソース領域を
形成するための第１のウェルの第１の部分と隣接したそ
の第２の部分と第１のゲート領域の第１の側部表面、及
びそこに第１のドレン領域を形成するための第１のウェ
ルの第１の部分に隣接したその第３の部分と第１のゲー
ト領域の第２の側部表面に注入される。
の上記の第２の部分の不活性ベース領域とベース領域の
上記の第１の部分の活性ベース領域を形成するためのベ
ース領域の第１の部分に隣接したその第２の部分とエミ
ッタ領域の第１の側部表面、そこに第１のソース領域を
形成するための第１のウェルの第１の部分と隣接したそ
の第２の部分と第１のゲート領域の第１の側部表面、及
びそこに第１のドレン領域を形成するための第１のウェ
ルの第１の部分に隣接したその第３の部分と第１のゲー
ト領域の第２の側部表面に注入される。
絶縁物質の層が次に構造上に形成されその部分は選択的
に除去されて不活性ベース領域の表面の部分、第１のソ
ースとドレン領域、第２のソースとドレン領域及びエミ
ッタ領域と第１及び第２のゲート領域の上部表面を露出
する。このような選択的除去のステップは不活性ベース
領域の露出表面とエミッタ領域の第１の側部表面との間
の絶縁物質の第１の領域、第１のソース領域の露出され
た表面の部分と第１のゲート領域の第１の側部表面との
間に配設された絶縁物質の第２の領域、第１のドレン領
域の表面の露出された部分と第１のゲート領域の第２の
側部表面との間に配設された絶縁物質の第３の領域、第
２のソース領域の表面の露出された部分と第２のゲート
領域の第１の側部表面との間に配設された絶縁物質の第
４の領域、及び第２のドレン領域の表面の露出された部
分と第２のゲート領域の第２の側部表面との間に配設さ
れた絶縁物質の第５の領域を保持する０次に、金属（例
えば、ケイ化物のコンタクト）によって構成されるコン
タクトは不活性ベース領域の表面の露出された部分、第
１のソースとドレン領域、第２のソースとドレン領域、
及びエミッタ領域と第１及び第２のゲート領域の露出さ
れた上部表面に形成される。このような構成で、サイズ
の縮小されたバイポーラトランジスタは最少限の追加マ
スキングステップでいわゆるｒＢＬ−ＣＭＯ８Ｊを提供
するために同一の基板上で相補型ＭＯＳトランジスタと
共に形成されてもよい。
に除去されて不活性ベース領域の表面の部分、第１のソ
ースとドレン領域、第２のソースとドレン領域及びエミ
ッタ領域と第１及び第２のゲート領域の上部表面を露出
する。このような選択的除去のステップは不活性ベース
領域の露出表面とエミッタ領域の第１の側部表面との間
の絶縁物質の第１の領域、第１のソース領域の露出され
た表面の部分と第１のゲート領域の第１の側部表面との
間に配設された絶縁物質の第２の領域、第１のドレン領
域の表面の露出された部分と第１のゲート領域の第２の
側部表面との間に配設された絶縁物質の第３の領域、第
２のソース領域の表面の露出された部分と第２のゲート
領域の第１の側部表面との間に配設された絶縁物質の第
４の領域、及び第２のドレン領域の表面の露出された部
分と第２のゲート領域の第２の側部表面との間に配設さ
れた絶縁物質の第５の領域を保持する０次に、金属（例
えば、ケイ化物のコンタクト）によって構成されるコン
タクトは不活性ベース領域の表面の露出された部分、第
１のソースとドレン領域、第２のソースとドレン領域、
及びエミッタ領域と第１及び第２のゲート領域の露出さ
れた上部表面に形成される。このような構成で、サイズ
の縮小されたバイポーラトランジスタは最少限の追加マ
スキングステップでいわゆるｒＢＬ−ＣＭＯ８Ｊを提供
するために同一の基板上で相補型ＭＯＳトランジスタと
共に形成されてもよい。
本発明の更に他の実施例によれば、半導体構造に複数の
ドーピングされた領域を形成する方法が提供され、この
方法は第１のタイプの導電性を有する粒子を半導体構造
の第１の領域に注入することと第１の導電性と逆の第２
のタイプの導電性を有する粒子を半導体構造の第２の領
域に注入することのステップによって構成きれる。窒化
ケイ素で構成される層が半導体構造の第１と第２の領域
に堆積され、半導体構造は第１のタイプの導電性の粒子
を第１の領域の第１の所定の深さに打ち込み第２のタイ
プの導電性の粒子を第２の領域の第２の所定の深さに打
ち込むために選択された所定の温度で所定の時間加熱さ
れる。このようなプロセスで、窒化ケイ素の層は打ち込
みサイクル中に注入された粒子が蒸発すること（これは
ドーパント濃度を低下させる）と構造の他の領域に堆積
して（すなわち「自動ドーピング」）このような他の領
域のドーピングを汚染することを実質上防止することが
分かる。従って、第１のタイプの導電性の粒子は第２の
タイプの導電性の粒子を第２の領域に打ち込むのに使用
されるサイクルと同じ打ち込みサイクルで第１の領域に
打ち込まれることができ、されによって製作時間を削減
する。
ドーピングされた領域を形成する方法が提供され、この
方法は第１のタイプの導電性を有する粒子を半導体構造
の第１の領域に注入することと第１の導電性と逆の第２
のタイプの導電性を有する粒子を半導体構造の第２の領
域に注入することのステップによって構成きれる。窒化
ケイ素で構成される層が半導体構造の第１と第２の領域
に堆積され、半導体構造は第１のタイプの導電性の粒子
を第１の領域の第１の所定の深さに打ち込み第２のタイ
プの導電性の粒子を第２の領域の第２の所定の深さに打
ち込むために選択された所定の温度で所定の時間加熱さ
れる。このようなプロセスで、窒化ケイ素の層は打ち込
みサイクル中に注入された粒子が蒸発すること（これは
ドーパント濃度を低下させる）と構造の他の領域に堆積
して（すなわち「自動ドーピング」）このような他の領
域のドーピングを汚染することを実質上防止することが
分かる。従って、第１のタイプの導電性の粒子は第２の
タイプの導電性の粒子を第２の領域に打ち込むのに使用
されるサイクルと同じ打ち込みサイクルで第１の領域に
打ち込まれることができ、されによって製作時間を削減
する。
（好適な実施例の説明）
本発明の上述の特徴及びその利点は添付図面と関連して
読まれた下記の詳細な説明から十分に理解されるであろ
う。
読まれた下記の詳細な説明から十分に理解されるであろ
う。
第１図−第１０図を参照して、本発明の第１の実施例に
よるバイポーラトランジスタを形成する工程の種々のス
テップが示されている。特に、第１図に於いて、ここで
＜１００＞又は＜１１１＞の結晶面の表面と１０ ”
ａｔｏ＋ｉｓ／ ｃ１１’のオーダーのドーパント濃度
を有するｐ形溝電性シリコンによって構成された基板１
０が示され、これは従来の工程のいずれかを使用して、
ここでは焼鈍及び拡散のステップに次いで二酸化シリコ
ンのマスク（図示せず）中の一個又は複数のウィンドを
通すイオン注入ヒ素によってそこに形成されたｎ゛形導
電性サブコレクタ領域１２を有している。これの変わり
に、このようなサブコレクタ領域１２は拡散によって全
面に形成されてもよい、ここで、サブ′ コレクタ１
２は約１．５マイクロメータ（μｍ）の厚さに形成され
、１０ ”ａｔｏｍｓ／ｃ１１’のオーダーのドーパン
ト濃度を有している。従来の方法で°上記の二酸化シリ
コンのマスクを剥離した後、ｎ形導電性シリコンのエピ
タキシャルＪｉｌ１４が成長される。ここでこのような
エピタキシャル層１４は１．５と２．０μｍの間の厚さ
に成長され約合×１０”／Ｃ１１”と２ Ｘ １０ ”
／Ｃ１１’の間のドーパント濃度を有する。また基板１
０には二酸化シリコン（Ｓｉｎ、）のフィールド酸化領
域１６が配設され、各々は約１μｍの厚さを有し、第１
図に示されるように２０形導電性シリコンのチャンネル
ストップ１８がフィールド酸化領域１６の下に配設され
かかるチャンネルストップ１８とサブコレクタ領域１２
及びエピタキシャル層１４との間に逆バイアス接合部を
形成する。従って、逆バイアスｐ−ｎ接合アイソレーシ
ョンが後述の方法でエピタキシャル層１４中に成形され
るために隣接するデバイス間に設けられる。ここで、フ
ィールド酸化領域１６とチャンネルストップ１８は１９
８６年２月１１日にウルフギャンフェイストに対して与
えられ本譲受人に対して譲渡された米国特許第４．５６
９，６９８号に記述された方法で形成される。
よるバイポーラトランジスタを形成する工程の種々のス
テップが示されている。特に、第１図に於いて、ここで
＜１００＞又は＜１１１＞の結晶面の表面と１０ ”
ａｔｏ＋ｉｓ／ ｃ１１’のオーダーのドーパント濃度
を有するｐ形溝電性シリコンによって構成された基板１
０が示され、これは従来の工程のいずれかを使用して、
ここでは焼鈍及び拡散のステップに次いで二酸化シリコ
ンのマスク（図示せず）中の一個又は複数のウィンドを
通すイオン注入ヒ素によってそこに形成されたｎ゛形導
電性サブコレクタ領域１２を有している。これの変わり
に、このようなサブコレクタ領域１２は拡散によって全
面に形成されてもよい、ここで、サブ′ コレクタ１
２は約１．５マイクロメータ（μｍ）の厚さに形成され
、１０ ”ａｔｏｍｓ／ｃ１１’のオーダーのドーパン
ト濃度を有している。従来の方法で°上記の二酸化シリ
コンのマスクを剥離した後、ｎ形導電性シリコンのエピ
タキシャルＪｉｌ１４が成長される。ここでこのような
エピタキシャル層１４は１．５と２．０μｍの間の厚さ
に成長され約合×１０”／Ｃ１１”と２ Ｘ １０ ”
／Ｃ１１’の間のドーパント濃度を有する。また基板１
０には二酸化シリコン（Ｓｉｎ、）のフィールド酸化領
域１６が配設され、各々は約１μｍの厚さを有し、第１
図に示されるように２０形導電性シリコンのチャンネル
ストップ１８がフィールド酸化領域１６の下に配設され
かかるチャンネルストップ１８とサブコレクタ領域１２
及びエピタキシャル層１４との間に逆バイアス接合部を
形成する。従って、逆バイアスｐ−ｎ接合アイソレーシ
ョンが後述の方法でエピタキシャル層１４中に成形され
るために隣接するデバイス間に設けられる。ここで、フ
ィールド酸化領域１６とチャンネルストップ１８は１９
８６年２月１１日にウルフギャンフェイストに対して与
えられ本譲受人に対して譲渡された米国特許第４．５６
９，６９８号に記述された方法で形成される。
さて第２図を参照して、ここで約１５０オングストロー
ム（入）と２５０人との間で望ましくは約２００人の厚
さの二酸化シリコンの薄い層２０が図示のように従来通
りにエピタキシャル層１４の表面上に成長され、フォト
レジスト物質の層２２が二酸化シリコンＪｌｉ１２０と
フィールド酸化領域１６の上に堆積される。このような
フォトレジスト層２２はパターン化されてその中にウィ
ンド２４を形成し、これはここでは１．７５μｍと３．
０μｍとの間の幅を有している８次に、適当なｐ形の導
電性ドーパント、ここではボロンが従来の方法でイオン
注入されてｐ形のベース領域２６を形成しここで「活性
」及び「不活性Ｊのベース領域が後述の方法で続いて形
成され、かかるベース領域２６はここでは１．７５μｍ
と３．０ｐｍとの間の幅である。ここで、このようなボ
ロンびイオン注入は３０Ｋｅｖに於いてＩ Ｘ １０
”／ａｆｉ２の投与量で行われる。工程のこの点で、ベ
ース領域２６は比較的軽度にドーピングされており、こ
こではｌＸｌ０”／ｃｍ’のドーパント濃度を有してい
る。二酸化シリコンの層２２は注入されたボロンのイオ
ンチャネリングを防止し浅いｐ影領域２６を可能にし、
ここでは約１０００人の深さでドーパント濃度のピーク
がエピタキシャル層１４に形成される。
ム（入）と２５０人との間で望ましくは約２００人の厚
さの二酸化シリコンの薄い層２０が図示のように従来通
りにエピタキシャル層１４の表面上に成長され、フォト
レジスト物質の層２２が二酸化シリコンＪｌｉ１２０と
フィールド酸化領域１６の上に堆積される。このような
フォトレジスト層２２はパターン化されてその中にウィ
ンド２４を形成し、これはここでは１．７５μｍと３．
０μｍとの間の幅を有している８次に、適当なｐ形の導
電性ドーパント、ここではボロンが従来の方法でイオン
注入されてｐ形のベース領域２６を形成しここで「活性
」及び「不活性Ｊのベース領域が後述の方法で続いて形
成され、かかるベース領域２６はここでは１．７５μｍ
と３．０ｐｍとの間の幅である。ここで、このようなボ
ロンびイオン注入は３０Ｋｅｖに於いてＩ Ｘ １０
”／ａｆｉ２の投与量で行われる。工程のこの点で、ベ
ース領域２６は比較的軽度にドーピングされており、こ
こではｌＸｌ０”／ｃｍ’のドーパント濃度を有してい
る。二酸化シリコンの層２２は注入されたボロンのイオ
ンチャネリングを防止し浅いｐ影領域２６を可能にし、
ここでは約１０００人の深さでドーパント濃度のピーク
がエピタキシャル層１４に形成される。
さて第３図を参照して、フォトレジスト層２２と酸化層
２０が従来の方法で構造から除去され、多結晶シリコン
の層２８が従来の方法で構造の表面上にここでは約２５
００人の厚さに堆積される。
２０が従来の方法で構造から除去され、多結晶シリコン
の層２８が従来の方法で構造の表面上にここでは約２５
００人の厚さに堆積される。
また第４図を参照して、多結晶シリコン層２８はここで
は１６０Ｋｅｖに於いて５Ｘ１０”からｌＸｌ０”／ｃ
ｍ’の投与量で注入ヒ素と共にドーピングされ、フォト
レジスト層（図示せず）がそこで堆積されパターン化さ
れてそれぞれバイポーラトランジスタのエミッタ領域と
コレクタ・コンタクトになる多結晶シリコン層２８の選
択された領域３０．３２のみをカバーする。かかるエミ
ッタ領域３０とコレクタ・コンタクト３２は反応性イオ
ンエツチング又はプラズマエツチングのような従来の方
法でフォトレジストによって露出された多結晶シリコン
層２８の領域を除去することによってこのような多結晶
シリコン層２８から形成される。ここで、多結晶シリコ
ンのエミッタ領域３０とコレクタ・コンタクト３２は各
々約０．５μｍと１．０μｍの間の実質上等しい幅を有
している。
は１６０Ｋｅｖに於いて５Ｘ１０”からｌＸｌ０”／ｃ
ｍ’の投与量で注入ヒ素と共にドーピングされ、フォト
レジスト層（図示せず）がそこで堆積されパターン化さ
れてそれぞれバイポーラトランジスタのエミッタ領域と
コレクタ・コンタクトになる多結晶シリコン層２８の選
択された領域３０．３２のみをカバーする。かかるエミ
ッタ領域３０とコレクタ・コンタクト３２は反応性イオ
ンエツチング又はプラズマエツチングのような従来の方
法でフォトレジストによって露出された多結晶シリコン
層２８の領域を除去することによってこのような多結晶
シリコン層２８から形成される。ここで、多結晶シリコ
ンのエミッタ領域３０とコレクタ・コンタクト３２は各
々約０．５μｍと１．０μｍの間の実質上等しい幅を有
している。
注意することはベース領域２６は比較的浅い深さに形成
されている（ここでは約１０００人の深さでドーパント
濃度のピーク）から、かかる反応性イオンエツチング又
はプラズマエツチングはボロンドーパントを相当量取り
除きそれによって次に形成されるべき不活性及び活性ベ
ース領域の抵抗を増加することを避けるためにベース領
域中に、例えば２００Å以上に深くエツチングするべき
ではないことである。ここで、過剰なエツチングは下記
の方法で避けられ、図面に示す構造は典型的に直径が数
インチのような適当なサイズの多くの同一の構造を含む
シリコンウェファに位置していることが最初から分かつ
ている。従って、少し考えると多結晶シリコン層２８の
下のかかるウェファの表面面積の主要部分はフィールド
酸化領域１６の絶縁物質（ここでは二酸化シリコン）で
カバーされていることが明らかとなる。ここではメタル
リサーチ社によって製造されたモデル６１反応性イオン
エツチング装置を使用して行われる反応性イオエッチン
グは、ここではウェファの端部から中央部にかけて偏か
に不均等にウェファをエツチングする。幾分透明である
多結晶シリコンＪｆ！２８が反応性イオンエツチング工
程でウェファの表面から除去されるので、同心の色彩の
外縁がウェファ上に現れ、これはウェファの端部から中
央部に半径方向に移動することが分かつている。この色
彩はその領域に於ける全ての多結晶シリコンが除去され
た場合に（すなわち、二酸化シリコンが露出された場合
に）所定の領域で変化することを停止する。従って、エ
ツチングの間、ウェファの色彩はウェファの端部で始ま
って目に見えて変化し、そのような色彩の変化はウェフ
ァの端部からウェファの中央部に進行する０次いで、ウ
ェファはウェファの端部で始まってその中央部に進行す
る色彩の変化を停止する。従って、反応性インオエッチ
ングの間ウェファの中央部を観察すると、ウェファの中
央部の多結晶シリコンのエツチングが始まる場合にウェ
ファの色彩が変化し始める。ウェファの中央部が色彩の
変化を停止するのを観察されるや否や反応性イオンエツ
チング工程は停止される。従って、ウェファの中央部又
はその近くに位置するトランジスタ構造のベース領域２
６へのエツチングは全て実質上防止される。注意するこ
とはエツチングはウェファの端部からその中央部に進行
するから、ベース領域２６への若干のエツチングがウェ
ファの中央部又はその近くに位置するトランジスタ構造
の中で起こるということである。しかし、反応性イオン
エツチング工程は十分に均等であり、ウェファのサイズ
は十分に小さいからその結果所望の２００Å以下がかか
るウェファの端部に配設されたトランジスタ構造のベー
ス領域２６から除去される。注意することは上に議論し
た色彩の変化は光学的センサで交互に検出されてもよく
、このセンサは制御信号を出し、このセンサがウェファ
の中央部が色彩の変化を停止したことを検出した場合に
反応性イオンエッチング工□程を停止し、これによって
尚ベース領域２６への指定された２００人よりも深いエ
ツチングを避けつつ反応性イオンエツチング工程を自動
化することができることである。
されている（ここでは約１０００人の深さでドーパント
濃度のピーク）から、かかる反応性イオンエツチング又
はプラズマエツチングはボロンドーパントを相当量取り
除きそれによって次に形成されるべき不活性及び活性ベ
ース領域の抵抗を増加することを避けるためにベース領
域中に、例えば２００Å以上に深くエツチングするべき
ではないことである。ここで、過剰なエツチングは下記
の方法で避けられ、図面に示す構造は典型的に直径が数
インチのような適当なサイズの多くの同一の構造を含む
シリコンウェファに位置していることが最初から分かつ
ている。従って、少し考えると多結晶シリコン層２８の
下のかかるウェファの表面面積の主要部分はフィールド
酸化領域１６の絶縁物質（ここでは二酸化シリコン）で
カバーされていることが明らかとなる。ここではメタル
リサーチ社によって製造されたモデル６１反応性イオン
エツチング装置を使用して行われる反応性イオエッチン
グは、ここではウェファの端部から中央部にかけて偏か
に不均等にウェファをエツチングする。幾分透明である
多結晶シリコンＪｆ！２８が反応性イオンエツチング工
程でウェファの表面から除去されるので、同心の色彩の
外縁がウェファ上に現れ、これはウェファの端部から中
央部に半径方向に移動することが分かつている。この色
彩はその領域に於ける全ての多結晶シリコンが除去され
た場合に（すなわち、二酸化シリコンが露出された場合
に）所定の領域で変化することを停止する。従って、エ
ツチングの間、ウェファの色彩はウェファの端部で始ま
って目に見えて変化し、そのような色彩の変化はウェフ
ァの端部からウェファの中央部に進行する０次いで、ウ
ェファはウェファの端部で始まってその中央部に進行す
る色彩の変化を停止する。従って、反応性インオエッチ
ングの間ウェファの中央部を観察すると、ウェファの中
央部の多結晶シリコンのエツチングが始まる場合にウェ
ファの色彩が変化し始める。ウェファの中央部が色彩の
変化を停止するのを観察されるや否や反応性イオンエツ
チング工程は停止される。従って、ウェファの中央部又
はその近くに位置するトランジスタ構造のベース領域２
６へのエツチングは全て実質上防止される。注意するこ
とはエツチングはウェファの端部からその中央部に進行
するから、ベース領域２６への若干のエツチングがウェ
ファの中央部又はその近くに位置するトランジスタ構造
の中で起こるということである。しかし、反応性イオン
エツチング工程は十分に均等であり、ウェファのサイズ
は十分に小さいからその結果所望の２００Å以下がかか
るウェファの端部に配設されたトランジスタ構造のベー
ス領域２６から除去される。注意することは上に議論し
た色彩の変化は光学的センサで交互に検出されてもよく
、このセンサは制御信号を出し、このセンサがウェファ
の中央部が色彩の変化を停止したことを検出した場合に
反応性イオンエッチング工□程を停止し、これによって
尚ベース領域２６への指定された２００人よりも深いエ
ツチングを避けつつ反応性イオンエツチング工程を自動
化することができることである。
前述のエツチング工程が完了した後、多結晶シリコン領
域３０．３２上に配設されたフォトレジスト層が（第４
図に図示せず）が従来の方法で除去される。このように
して、各々ここで０．５μｍと１．０μｍの間の幅を有
するｎにドーピングされた多結晶シリコンのエミッタ領
域３０とｎにドーピングされた多結晶シリコンのコレク
タ電極コンタクト３２は構造の表面上に止どまる。ここ
で注意することはエミッタ領域３０は完全にベース領域
２６上にあり、ここで、コレクタ・コンタクト３２は部
分的にエピタキシャル層１４上と部分的にフィールド酸
化領域１６上にありそこへの電気的接続を容易にしてい
ることである。また注意することはエミッタ領域は第４
図に示すように上部表面２９と側部表面３１によって構
成されていることである。同様に、コレクタ・コンタク
ト３２は上部表面３３と側部表面３５を含んでいる。
域３０．３２上に配設されたフォトレジスト層が（第４
図に図示せず）が従来の方法で除去される。このように
して、各々ここで０．５μｍと１．０μｍの間の幅を有
するｎにドーピングされた多結晶シリコンのエミッタ領
域３０とｎにドーピングされた多結晶シリコンのコレク
タ電極コンタクト３２は構造の表面上に止どまる。ここ
で注意することはエミッタ領域３０は完全にベース領域
２６上にあり、ここで、コレクタ・コンタクト３２は部
分的にエピタキシャル層１４上と部分的にフィールド酸
化領域１６上にありそこへの電気的接続を容易にしてい
ることである。また注意することはエミッタ領域は第４
図に示すように上部表面２９と側部表面３１によって構
成されていることである。同様に、コレクタ・コンタク
ト３２は上部表面３３と側部表面３５を含んでいる。
さて第５図を参照してフォトレジスト層２２゛が構造に
加えられパターン化されて図示のようにそこにドーピン
グされたベース領域２６と多結晶シリコンのエミッタ領
域３０を露出するウィンド２４′を形成する。注意する
ことはベース領域２６の第１の部分２６′は多結晶シリ
コンのエミッタ領域３０によって露出され、かかるエミ
ッタ領域３０はベース領域２６の第２の部分２６″の表
面上にマスクを設けていることである。追加的なｐ形ド
ーパント（ここではボロン）がエミッタ領域３０によっ
てマスクを外されたベース領域２６の第１の部分２６′
活性ベース領域２６′し、かかる不活性ベース領域２６
′はこのような追加的に注入されたボロンのために低下
した接触抵抗を有している。注意することは多結晶シリ
コンのエミッタ領域３０がマスクとして機能し注入され
たボロンがベース領域２６の第２の部分２６″に達する
のを実質上防止し、これによって不活性ベース領域２６
′よりも小さいドーパント濃度を有し従ってこれよりも
高い接触抵抗を有する「活性」ベース領域２６″を形成
することである。少し考えると活性ベース領域２６“は
エミッタ領域３０と実質上同幅（ここでは０．５μｍと
１．０μｍの間）を有していることから明らかになる。
加えられパターン化されて図示のようにそこにドーピン
グされたベース領域２６と多結晶シリコンのエミッタ領
域３０を露出するウィンド２４′を形成する。注意する
ことはベース領域２６の第１の部分２６′は多結晶シリ
コンのエミッタ領域３０によって露出され、かかるエミ
ッタ領域３０はベース領域２６の第２の部分２６″の表
面上にマスクを設けていることである。追加的なｐ形ド
ーパント（ここではボロン）がエミッタ領域３０によっ
てマスクを外されたベース領域２６の第１の部分２６′
活性ベース領域２６′し、かかる不活性ベース領域２６
′はこのような追加的に注入されたボロンのために低下
した接触抵抗を有している。注意することは多結晶シリ
コンのエミッタ領域３０がマスクとして機能し注入され
たボロンがベース領域２６の第２の部分２６″に達する
のを実質上防止し、これによって不活性ベース領域２６
′よりも小さいドーパント濃度を有し従ってこれよりも
高い接触抵抗を有する「活性」ベース領域２６″を形成
することである。少し考えると活性ベース領域２６“は
エミッタ領域３０と実質上同幅（ここでは０．５μｍと
１．０μｍの間）を有していることから明らかになる。
ここでボロンのイオン注入は３０Ｋｅｖに於いて約５Ｘ
１０”／ｃ１１２の投与量で行われる。工程のこの点に
おいて１、不活性ベース領域２６′のドーパント濃度は
５ Ｘ １０ ”／ｃｔａ”ｆ）オーダーである。ココ
テ、図においてエミッタ領域３０の左に配設された不活
性ベース領域 ２６′は幅が０，７５μｍと１．２５μｍの間であり、
一方エミッタ領域３０の右に配設された図示の不活性ベ
ース領域２６′は０．５μｍと０．７５μｍの間である
。フォトレジスト層２２がそこでいずれかの従来の工程
で除去される。
１０”／ｃ１１２の投与量で行われる。工程のこの点に
おいて１、不活性ベース領域２６′のドーパント濃度は
５ Ｘ １０ ”／ｃｔａ”ｆ）オーダーである。ココ
テ、図においてエミッタ領域３０の左に配設された不活
性ベース領域 ２６′は幅が０，７５μｍと１．２５μｍの間であり、
一方エミッタ領域３０の右に配設された図示の不活性ベ
ース領域２６′は０．５μｍと０．７５μｍの間である
。フォトレジスト層２２がそこでいずれかの従来の工程
で除去される。
さて第６図を参照して、絶縁物質（ここでは二酸化シリ
コン）の層３４が、ここでは約１５００人と３０００人
の間で望ましくは２０００人の厚さで構造の表面に加え
られる。ここで、かかる絶縁層３４はＳ ｉ Ｈ４と０
２を使用して４２５℃で化学的蒸着によって加えられる
。二酸化シリコン層３４はそこでその水平表面から異方
性的にエツチングによって取り去られる。すなわち二酸
化シリコン層３４は垂直にエツチングされる。ここで、
かかる異方性エツチングはフレオン１３（商標）として
市販されているＣＨＦ、を使用して行われる。かかる垂
直すなわち異方性エツチングは不活性ベース領域２６′
とエピタキシャル７１１４の表面の部分及びまたエミッ
タ領域３０とコレクタ・ 。
コン）の層３４が、ここでは約１５００人と３０００人
の間で望ましくは２０００人の厚さで構造の表面に加え
られる。ここで、かかる絶縁層３４はＳ ｉ Ｈ４と０
２を使用して４２５℃で化学的蒸着によって加えられる
。二酸化シリコン層３４はそこでその水平表面から異方
性的にエツチングによって取り去られる。すなわち二酸
化シリコン層３４は垂直にエツチングされる。ここで、
かかる異方性エツチングはフレオン１３（商標）として
市販されているＣＨＦ、を使用して行われる。かかる垂
直すなわち異方性エツチングは不活性ベース領域２６′
とエピタキシャル７１１４の表面の部分及びまたエミッ
タ領域３０とコレクタ・ 。
コンタクト３２のそれぞれの上部表面２９．３３（第４
図）をそれぞれ露出する。エツチングはまた多結晶シリ
コンのエミッタ領域３０の側部表面３１に当接する絶縁
物質の側壁スペーサ領域３４ａ、３４ｂ及び多結晶シリ
コンのコレクタ・コンタクト３２の側部表面３５に当接
する絶縁物質の側壁スペーサ領域３４ｃ、３４ｄを形成
する。側壁スペーサ領域３４ａ−３４ｄはここでは各々
１０００人と２５００人の間の幅を有する。
図）をそれぞれ露出する。エツチングはまた多結晶シリ
コンのエミッタ領域３０の側部表面３１に当接する絶縁
物質の側壁スペーサ領域３４ａ、３４ｂ及び多結晶シリ
コンのコレクタ・コンタクト３２の側部表面３５に当接
する絶縁物質の側壁スペーサ領域３４ｃ、３４ｄを形成
する。側壁スペーサ領域３４ａ−３４ｄはここでは各々
１０００人と２５００人の間の幅を有する。
ここで、フォトレジスト層２２″が次に構造上に体積さ
れてパターン化されそこにウィンド２４″を形成し、図
示のようにベース領域２６、多結晶シリコンのエミッタ
領域３０及び絶縁スペーサ３４ａ、３４ｂを露出する。
れてパターン化されそこにウィンド２４″を形成し、図
示のようにベース領域２６、多結晶シリコンのエミッタ
領域３０及び絶縁スペーサ３４ａ、３４ｂを露出する。
注意することは多結晶シリコンのエミッタ領域３０及び
当接する絶縁スペーサ３４ａ、３４ｂが活性ベース領域
２６″（エミッタ領域３０の下に配設されている）及び
絶縁スペーサ３４ａ、３４ｂの下に配設された不活性ベ
ース領域２６′のそれらの部分２６”’上にマスクを設
けることである。ボロンの追加的レベルがここでエミッ
タ領域３０とスペーサ３４ａ、３４ｂによってマスクを
外された不活性ベース領域２６′の部分に注入され更に
不活性ベース領域２６′のかかるマスクを外された部分
の接触抵抗を削減する。ζこで、かがるイオン注入のス
テップは約３０Ｋｅｙに於いて５×１０＋４／ｃ１１２
を超えない投与量で行われ、不活性ベース領域２６′の
かかるマスクを外された部分に５ Ｘ １０ ”／Ｃ１
１’のオーダーのドーパント濃度を作る。注意すること
はかかる投与量が増加して不活性ベース領域２６′に於
けるドーパント濃度を増加してもよいことである。しか
し、このような場合、フォトレジスト層２２″が交互に
パターン化されて、追加的にエミッタ領域３０をマスク
し注入されたボロンによるエミッタ領域３０のヒ素ドー
パントの望ましくない余分な補償を防止するべきである
。そこで、フォトレジスト層２２″がいずれかの従来の
方法で除去される。構造はそこでここでは約９５０℃で
約２０から３０分間加熱され、エミッタの多結晶シリコ
ン領域３０の注入されたヒ素をかかる多結晶シリコン領
域を通して下方にかついくぶん活性ベース領域２６“中
に拡散し、活性ベース領域２６″の結晶欠陥を焼鈍し、
そしてドーパントを活性化する。加熱工程は最適トラン
ジスタ利得の達成された時に停止される。スペーサ３４
ａ、３４ｂはエミッタ領域３０の注入されてヒ素が不活
性ベース領域２６′に外れて拡散することを防止するこ
とが知られているが、これはその中の正味のｐ形ドーパ
ントの濃度を減少することによって不活性ベース領域２
６′の接触抵抗を増加させる。
当接する絶縁スペーサ３４ａ、３４ｂが活性ベース領域
２６″（エミッタ領域３０の下に配設されている）及び
絶縁スペーサ３４ａ、３４ｂの下に配設された不活性ベ
ース領域２６′のそれらの部分２６”’上にマスクを設
けることである。ボロンの追加的レベルがここでエミッ
タ領域３０とスペーサ３４ａ、３４ｂによってマスクを
外された不活性ベース領域２６′の部分に注入され更に
不活性ベース領域２６′のかかるマスクを外された部分
の接触抵抗を削減する。ζこで、かがるイオン注入のス
テップは約３０Ｋｅｙに於いて５×１０＋４／ｃ１１２
を超えない投与量で行われ、不活性ベース領域２６′の
かかるマスクを外された部分に５ Ｘ １０ ”／Ｃ１
１’のオーダーのドーパント濃度を作る。注意すること
はかかる投与量が増加して不活性ベース領域２６′に於
けるドーパント濃度を増加してもよいことである。しか
し、このような場合、フォトレジスト層２２″が交互に
パターン化されて、追加的にエミッタ領域３０をマスク
し注入されたボロンによるエミッタ領域３０のヒ素ドー
パントの望ましくない余分な補償を防止するべきである
。そこで、フォトレジスト層２２″がいずれかの従来の
方法で除去される。構造はそこでここでは約９５０℃で
約２０から３０分間加熱され、エミッタの多結晶シリコ
ン領域３０の注入されたヒ素をかかる多結晶シリコン領
域を通して下方にかついくぶん活性ベース領域２６“中
に拡散し、活性ベース領域２６″の結晶欠陥を焼鈍し、
そしてドーパントを活性化する。加熱工程は最適トラン
ジスタ利得の達成された時に停止される。スペーサ３４
ａ、３４ｂはエミッタ領域３０の注入されてヒ素が不活
性ベース領域２６′に外れて拡散することを防止するこ
とが知られているが、これはその中の正味のｐ形ドーパ
ントの濃度を減少することによって不活性ベース領域２
６′の接触抵抗を増加させる。
注意することは第７図と関連するイオン注入のステップ
がスペーサ領域３４ａ、３４ｂが形成されてエミッタコ
ンタクト３０の側部３１に当接した後に行われることで
ある。こうして少し考えると、ここでベース領域２６は
第７図のイオン注入ステップの終了時に３つの異なった
ドーパント濃度を持つ３つの領域を有することが明らか
となる。
がスペーサ領域３４ａ、３４ｂが形成されてエミッタコ
ンタクト３０の側部３１に当接した後に行われることで
ある。こうして少し考えると、ここでベース領域２６は
第７図のイオン注入ステップの終了時に３つの異なった
ドーパント濃度を持つ３つの領域を有することが明らか
となる。
すなわちこれらは、（１）比較的濃密なドーパント濃密
（５Ｘ １０ ”／ｅ１１３のオーダー）を有する不活
性ベース領域２６′、（２）比較的稀薄なドーパント濃
密（ＩＸＩＯ”／Ｃ１１’のオーダー）を有する活性ベ
ース領域２６″、及び（３）スペーサ３４ａ、３４ｂの
下に配設され不活性ベース領域２６′の残りのドーパン
ト濃度と活性ベース領域２６″のそれとの間のドーピン
グ濃度を有する不活性ベース領域２６′の領域２６′″
である。従って、各領域２６＃は不活性ベース領域２６
′の比較的濃密なドーピング濃度ともっと稀薄にドーピ
ングされた活性ベース領域２６″との間に遷移領域（側
壁スペーサ３４ａ、３４ｂの幅と実質上等しい幅を有す
る）を設け、これによってベースとエミッタとの間にこ
こでは４Ｖと７■の間の比較的高い逆ブレークダウン電
圧を保持する。注意することは第７図の追加的イオン注
入のステップはまた不活、性ベース領域２６′の接触抵
抗、すなわち横方向の抵抗を少なくさせ（従ってトラン
ジスタデバイスのベースとエミッタ間の電気抵抗を減少
する）、かつ３から５のファクターで不活性ベース領域
２６′の表皮（または「アップダウン」）抵抗を追加的
に減少するということである。
（５Ｘ １０ ”／ｅ１１３のオーダー）を有する不活
性ベース領域２６′、（２）比較的稀薄なドーパント濃
密（ＩＸＩＯ”／Ｃ１１’のオーダー）を有する活性ベ
ース領域２６″、及び（３）スペーサ３４ａ、３４ｂの
下に配設され不活性ベース領域２６′の残りのドーパン
ト濃度と活性ベース領域２６″のそれとの間のドーピン
グ濃度を有する不活性ベース領域２６′の領域２６′″
である。従って、各領域２６＃は不活性ベース領域２６
′の比較的濃密なドーピング濃度ともっと稀薄にドーピ
ングされた活性ベース領域２６″との間に遷移領域（側
壁スペーサ３４ａ、３４ｂの幅と実質上等しい幅を有す
る）を設け、これによってベースとエミッタとの間にこ
こでは４Ｖと７■の間の比較的高い逆ブレークダウン電
圧を保持する。注意することは第７図の追加的イオン注
入のステップはまた不活、性ベース領域２６′の接触抵
抗、すなわち横方向の抵抗を少なくさせ（従ってトラン
ジスタデバイスのベースとエミッタ間の電気抵抗を減少
する）、かつ３から５のファクターで不活性ベース領域
２６′の表皮（または「アップダウン」）抵抗を追加的
に減少するということである。
さて第８図を参照して、ここではチタニウム（コバルト
、プラチナまたはパラジウムのような他の金属が代替的
に使用されることができるが）の金属層が次に構造の表
面全体に渡って体積され、構造は従来の方法で加熱され
て堆積されたチタニウムと露出しているシリコン表面（
スペーサ３４ａ、３４ｂによってカバーされていない不
活性ベース領域２６′の表面、エミッタ領域３０及びコ
レクタ・コンタクト３２のそれぞれの上部表面）との間
に合金反応を生じ、かかる露出されたシリコンの表面に
金属ケイ化物コンタクトを形成する１周知のように、こ
のような金属は二酸化シリコン（すなわち側壁スペーサ
３４ａ−３４６及びフィール酸化領域１６）とはそんな
に反応しない、非反応金属はいずれかの従来の方法（こ
こでは過酸化水素を使用して非反応チタニウムを除去す
る）によって除去され、これによって図示のようにバイ
ポーラトランジスタの不活性ベース領域２６′の一部の
表面、エミッタ領域３０の上部表面２９及びコレクタ・
コンタクト３２の上部表面３３にそれぞれ自己アライメ
ントケイ化物コンタクト３６゜３８．４０を形成する０
周知のように、バイポーラトランジスタのベース、エミ
ッタ、及びコレクタ・コンタクト上にケイ化物を形成す
ることはかかるコンタクトの垂直方向及び横方向の抵抗
を実質上減少する。これもまた第８図に示されているよ
うに、ここで追加的ケイ化物Ｊｔｉ２４４がエミッタ領
域３０とコレクタ・コンタクト３２の間のエピタキシャ
ル層１４と不活性ベース領域２６′の表面上に、従って
構造表面のｐ形導電性不活性ベース領域２６′とｎ形導
電性エピタキシャル層１４のかかる部分の間に形成され
た接合領域４２上に形成される。すなわち、ケイ化物層
はｐ形不活性ベース領域２６′とｎ形エピタキシャル層
１４の間に形成されたｐ−ｎ接合上に形成され、これに
よってその間にショットキダイオード接合を形成する。
、プラチナまたはパラジウムのような他の金属が代替的
に使用されることができるが）の金属層が次に構造の表
面全体に渡って体積され、構造は従来の方法で加熱され
て堆積されたチタニウムと露出しているシリコン表面（
スペーサ３４ａ、３４ｂによってカバーされていない不
活性ベース領域２６′の表面、エミッタ領域３０及びコ
レクタ・コンタクト３２のそれぞれの上部表面）との間
に合金反応を生じ、かかる露出されたシリコンの表面に
金属ケイ化物コンタクトを形成する１周知のように、こ
のような金属は二酸化シリコン（すなわち側壁スペーサ
３４ａ−３４６及びフィール酸化領域１６）とはそんな
に反応しない、非反応金属はいずれかの従来の方法（こ
こでは過酸化水素を使用して非反応チタニウムを除去す
る）によって除去され、これによって図示のようにバイ
ポーラトランジスタの不活性ベース領域２６′の一部の
表面、エミッタ領域３０の上部表面２９及びコレクタ・
コンタクト３２の上部表面３３にそれぞれ自己アライメ
ントケイ化物コンタクト３６゜３８．４０を形成する０
周知のように、バイポーラトランジスタのベース、エミ
ッタ、及びコレクタ・コンタクト上にケイ化物を形成す
ることはかかるコンタクトの垂直方向及び横方向の抵抗
を実質上減少する。これもまた第８図に示されているよ
うに、ここで追加的ケイ化物Ｊｔｉ２４４がエミッタ領
域３０とコレクタ・コンタクト３２の間のエピタキシャ
ル層１４と不活性ベース領域２６′の表面上に、従って
構造表面のｐ形導電性不活性ベース領域２６′とｎ形導
電性エピタキシャル層１４のかかる部分の間に形成され
た接合領域４２上に形成される。すなわち、ケイ化物層
はｐ形不活性ベース領域２６′とｎ形エピタキシャル層
１４の間に形成されたｐ−ｎ接合上に形成され、これに
よってその間にショットキダイオード接合を形成する。
従って、バイポーラトランジスタはそのベース領域とコ
レクタ領域の間で「ショットキクランプ」されていると
理解される。注意することは、もしこのようなショット
キダイオードが所定のアップリケ−ジョンで望ましくな
いならば、これの形成はｐ゛形導電性不活性ベース領域
２６′とｎ形エピタキシャル層１４の間の表面接合４２
（第８図）上にある二酸化シリコン層３４（第６図）の
当該部分上にフォトレジストマスク（図示せず）を配設
することによって妨げられることができることである。
レクタ領域の間で「ショットキクランプ」されていると
理解される。注意することは、もしこのようなショット
キダイオードが所定のアップリケ−ジョンで望ましくな
いならば、これの形成はｐ゛形導電性不活性ベース領域
２６′とｎ形エピタキシャル層１４の間の表面接合４２
（第８図）上にある二酸化シリコン層３４（第６図）の
当該部分上にフォトレジストマスク（図示せず）を配設
することによって妨げられることができることである。
従って、二酸化シリコン層３４の一部が絶縁層４２の異
方性エツチング後も接合部４２上に残り、これによって
接合部４２上のケイ化物の形成を妨げる。
方性エツチング後も接合部４２上に残り、これによって
接合部４２上のケイ化物の形成を妨げる。
二酸化シリコン側壁スペーサ３４ａ−３４ｄは隣接して
配設されたケイ化物コンタクト３６゜３８．４０．４４
の間に電気的絶縁を与える。すなわち、絶縁スペーサ３
４ａはベースケイ化物コンタクト３６とエミッタケイ化
物コンタクト３８の間に電気的絶縁を与える。同様に、
側壁スペーサ３４ｂはエミッタケイ化物コンタクト３８
をショットキケイ化物層４４から絶縁する。更に、二酸
化シリコンスペーサ３４ｃはショットキケイ化物コンタ
クト４４がコレクタケイ化物コンタクト４０と短絡する
ことを妨げる。
配設されたケイ化物コンタクト３６゜３８．４０．４４
の間に電気的絶縁を与える。すなわち、絶縁スペーサ３
４ａはベースケイ化物コンタクト３６とエミッタケイ化
物コンタクト３８の間に電気的絶縁を与える。同様に、
側壁スペーサ３４ｂはエミッタケイ化物コンタクト３８
をショットキケイ化物層４４から絶縁する。更に、二酸
化シリコンスペーサ３４ｃはショットキケイ化物コンタ
クト４４がコレクタケイ化物コンタクト４０と短絡する
ことを妨げる。
さて第９図には第８図の構造の等角投影図が示されてい
る。ここで、コレクタ・コンタクト３２及びケイ化物コ
ンタクト３６．４０．４４は約３μｍの深さＤを有する
。ここで、エミッタ領域３０は延長され拡大された領域
３０′によって構成され、これの上にケイ化物コンタク
ト３８が堆積され、エミッタ領域３０と電極との結合を
行っている。ここで、エミッタ領域３０の延長され拡大
された領域３０′は、図示のようにフィールド酸化領域
１６の間を直角に走っているフィールド酸化領域１６′
上に配設されている。また第１０図を参照して、ここで
はＴｉＷとアルミニウムまたはチタニウムと金によって
構成される金属電極４６．４８．５０は従来の写真石版
技術を使用して構造上に堆積され、バイポーラトランジ
スタのベース、エミッタおよびコレクタ電極をそれぞれ
形成する。
る。ここで、コレクタ・コンタクト３２及びケイ化物コ
ンタクト３６．４０．４４は約３μｍの深さＤを有する
。ここで、エミッタ領域３０は延長され拡大された領域
３０′によって構成され、これの上にケイ化物コンタク
ト３８が堆積され、エミッタ領域３０と電極との結合を
行っている。ここで、エミッタ領域３０の延長され拡大
された領域３０′は、図示のようにフィールド酸化領域
１６の間を直角に走っているフィールド酸化領域１６′
上に配設されている。また第１０図を参照して、ここで
はＴｉＷとアルミニウムまたはチタニウムと金によって
構成される金属電極４６．４８．５０は従来の写真石版
技術を使用して構造上に堆積され、バイポーラトランジ
スタのベース、エミッタおよびコレクタ電極をそれぞれ
形成する。
代替的に、かかる電極４６．４８．５０は従来のタング
ステンの選択的化学蒸着によって堆積されてもよい、注
意することはベース及びコレクタ電極４６．５０がデバ
イスのエリア内または追加的にフィールド酸化領域１６
上に堆積され、かがる電極４６．５０の不活性ベース領
域２６′及びコレクタ・コンタクト３２とのアライメン
トをそれぞれ行ってもよいということである。また、エ
ミッタ電極４８はデバイスのエリア内または多結晶シリ
コンの延長部３０′上に堆積されてもよい、（第９図） 本発明の上述の工程によれば、バイポーラトランジスタ
の全幅Ｗ（第１０図）は、ベース、エミッタ及びコレク
タケイ化物コンタクト３６．３８．４０及びショットキ
ケイ化物コンタクト４４の間の電気的絶縁を与える絶縁
側壁スペーサ３４ａ−３４ｄの使用によって従来の方法
で得られる全幅（８から１０μｍのオーダー）から５μ
ｍ以下に実質上減少されることができる。特に、ベース
のケイ化物コンタクト３６とエミッタのケイ化物コンタ
クト３８の間の空間は０．１μｍ（１０００人）と０．
２５μｍ （２５００人）の間に減少されることができ
、側壁スペーサ３４ａの幅はこれによってペースエミッ
タ間抵抗を引き下げる。小さくなったトランジスタの幅
はその上にベース電極４６の配設されている不活性ベー
ス領域２６′をより小さくする結果となり、これによっ
てその接触すなわち横方向の抵抗とその「アップダウン
」抵抗を減少させる。更に、かかるより小さな不活性ベ
ース領域はバイポーラトランジスタのベースコレクタ間
静電容量を減少させる。従って、トランジスタの高周波
電力利得及び動作速度が増加される。
ステンの選択的化学蒸着によって堆積されてもよい、注
意することはベース及びコレクタ電極４６．５０がデバ
イスのエリア内または追加的にフィールド酸化領域１６
上に堆積され、かがる電極４６．５０の不活性ベース領
域２６′及びコレクタ・コンタクト３２とのアライメン
トをそれぞれ行ってもよいということである。また、エ
ミッタ電極４８はデバイスのエリア内または多結晶シリ
コンの延長部３０′上に堆積されてもよい、（第９図） 本発明の上述の工程によれば、バイポーラトランジスタ
の全幅Ｗ（第１０図）は、ベース、エミッタ及びコレク
タケイ化物コンタクト３６．３８．４０及びショットキ
ケイ化物コンタクト４４の間の電気的絶縁を与える絶縁
側壁スペーサ３４ａ−３４ｄの使用によって従来の方法
で得られる全幅（８から１０μｍのオーダー）から５μ
ｍ以下に実質上減少されることができる。特に、ベース
のケイ化物コンタクト３６とエミッタのケイ化物コンタ
クト３８の間の空間は０．１μｍ（１０００人）と０．
２５μｍ （２５００人）の間に減少されることができ
、側壁スペーサ３４ａの幅はこれによってペースエミッ
タ間抵抗を引き下げる。小さくなったトランジスタの幅
はその上にベース電極４６の配設されている不活性ベー
ス領域２６′をより小さくする結果となり、これによっ
てその接触すなわち横方向の抵抗とその「アップダウン
」抵抗を減少させる。更に、かかるより小さな不活性ベ
ース領域はバイポーラトランジスタのベースコレクタ間
静電容量を減少させる。従って、トランジスタの高周波
電力利得及び動作速度が増加される。
さて第１１図−第１８図を参照して、ここには本発明の
工程による第２の実施例が示されており、ここで相互に
組み合わされたマルチベースとエミッタ領域を有するバ
イポーラトランジスタが形成される。第１１図は第１実
施例の第２図の生産段階と同じ段階にある構造を示すが
、注意することは追加的なフィールド酸化領域１１６と
２０形チヤンネルストツプ１８が説明のために示されて
いることである。ここで、ｎ形基板１１０．ｎ”形埋込
層１１２及びｎ形エピタキシャル層１１４の厚さ、導電
性のタイプ、及びドーパント濃度は第１図−第９図の実
施例と実質上同じである。第１１図に示されるように、
フォトレジスト層１２２は構造上に堆積されパターン化
されてその中にウィンド１２４を形成し以前はエピタキ
シャル層１１４上に形成されていたエピタキシャル層１
１４のエリア１１４ａと薄い酸化層１２０（ここでは、
１５０人と２５０人の間であり望ましく２００人の厚さ
）を露出する。そこで、適当なｐ形導電性ドーパント（
ここではボロン）がイオン注入され（ここでは３０Ｋｅ
ｖに於いてＩ Ｘ １０１３／ｃｍ”）図示のようにｐ
形ベース領域１２６を形成する。第１２図を参照して、
フォトレジスト層１２２及び薄い酸化層１２０が除去さ
れた後、多結晶シリコンの層１２８がここでは約２５０
０人の厚さに堆積され次いで適当に、ここでは１５０Ｋ
ｅｖに於いて５×１０ＩＳとｌＸｌ０”の間の投与量で
注入されたヒ素で適当にドーピングされる。第１３図を
参照して、フォトレジスト層（図示せず）が構造上に堆
積されパターン化されて、ベース領域１２６上に配設さ
れた多結晶シリコン層１２８の複数。
工程による第２の実施例が示されており、ここで相互に
組み合わされたマルチベースとエミッタ領域を有するバ
イポーラトランジスタが形成される。第１１図は第１実
施例の第２図の生産段階と同じ段階にある構造を示すが
、注意することは追加的なフィールド酸化領域１１６と
２０形チヤンネルストツプ１８が説明のために示されて
いることである。ここで、ｎ形基板１１０．ｎ”形埋込
層１１２及びｎ形エピタキシャル層１１４の厚さ、導電
性のタイプ、及びドーパント濃度は第１図−第９図の実
施例と実質上同じである。第１１図に示されるように、
フォトレジスト層１２２は構造上に堆積されパターン化
されてその中にウィンド１２４を形成し以前はエピタキ
シャル層１１４上に形成されていたエピタキシャル層１
１４のエリア１１４ａと薄い酸化層１２０（ここでは、
１５０人と２５０人の間であり望ましく２００人の厚さ
）を露出する。そこで、適当なｐ形導電性ドーパント（
ここではボロン）がイオン注入され（ここでは３０Ｋｅ
ｖに於いてＩ Ｘ １０１３／ｃｍ”）図示のようにｐ
形ベース領域１２６を形成する。第１２図を参照して、
フォトレジスト層１２２及び薄い酸化層１２０が除去さ
れた後、多結晶シリコンの層１２８がここでは約２５０
０人の厚さに堆積され次いで適当に、ここでは１５０Ｋ
ｅｖに於いて５×１０ＩＳとｌＸｌ０”の間の投与量で
注入されたヒ素で適当にドーピングされる。第１３図を
参照して、フォトレジスト層（図示せず）が構造上に堆
積されパターン化されて、ベース領域１２６上に配設さ
れた多結晶シリコン層１２８の複数。
ここでは２つの領域１３０ａ、１３０ｂ及びフィールド
酸化領域１１６とチャンネルストップ１１８によって図
示のようにエピタキシャル層エリア１１４ａから分離さ
せているが、しかしサブコレクタ領域１１２によってそ
こに電気的に接続されているエピタキシャル層１１４の
エリア１１４ｂ上に配設された多結晶シリコン層１２８
の一つの領域１３２をカバーする。多結晶シリコン層１
２８の残りの部分はエツチングによって取り去られ（こ
こでは反応性イオンエツチングによって）複数の（ここ
では２個）の多結晶シリコンエミッタ領域１３０ａ、１
３０ｂと多結晶シリコンコレク・タコンタクト１３２を
形成する。注意することはこのような反応性、イオンエ
ツチングがベース領域に２００人を超えて切り込むべき
でなく、反応性イオンエツチングの深さをそのように制
限する上述の手順は同様にここでも適応可能であること
である。次いで、前に堆積されたフォトレジスト（図示
せず）が除去される。図示のように、エミッタ領域１３
０ａは上部表面１２９ａと側部表面１３１ａによって構
成されている。同様に、エミッタ領域１３０ｂは上部表
面１２９ｂと側部表面１３１ｂを含む、同様に、コレク
タ・コンタクト１３２は上部表面１３３と側部表面１３
５を含む。
酸化領域１１６とチャンネルストップ１１８によって図
示のようにエピタキシャル層エリア１１４ａから分離さ
せているが、しかしサブコレクタ領域１１２によってそ
こに電気的に接続されているエピタキシャル層１１４の
エリア１１４ｂ上に配設された多結晶シリコン層１２８
の一つの領域１３２をカバーする。多結晶シリコン層１
２８の残りの部分はエツチングによって取り去られ（こ
こでは反応性イオンエツチングによって）複数の（ここ
では２個）の多結晶シリコンエミッタ領域１３０ａ、１
３０ｂと多結晶シリコンコレク・タコンタクト１３２を
形成する。注意することはこのような反応性、イオンエ
ツチングがベース領域に２００人を超えて切り込むべき
でなく、反応性イオンエツチングの深さをそのように制
限する上述の手順は同様にここでも適応可能であること
である。次いで、前に堆積されたフォトレジスト（図示
せず）が除去される。図示のように、エミッタ領域１３
０ａは上部表面１２９ａと側部表面１３１ａによって構
成されている。同様に、エミッタ領域１３０ｂは上部表
面１２９ｂと側部表面１３１ｂを含む、同様に、コレク
タ・コンタクト１３２は上部表面１３３と側部表面１３
５を含む。
次に第１４図を参照して、フォトレジスト層１２２′が
堆積され、ウィンド１２４′がその中に形成されてベー
ス領域１２６とエミッタ領域１３０ａ、１３０ｂを露出
する。注意することはベース領域１２６の第１の部分１
２６ａ’、１２６ｂ’、１２６ｃ’がウィンド１２４′
によって露出されベース領域１２６の第２の部分１２６
ａ″、１２６ｂ″が多結晶シリコンエミッタ領域１３０
ａ、１３０ｂによってマスクされていることである。
堆積され、ウィンド１２４′がその中に形成されてベー
ス領域１２６とエミッタ領域１３０ａ、１３０ｂを露出
する。注意することはベース領域１２６の第１の部分１
２６ａ’、１２６ｂ’、１２６ｃ’がウィンド１２４′
によって露出されベース領域１２６の第２の部分１２６
ａ″、１２６ｂ″が多結晶シリコンエミッタ領域１３０
ａ、１３０ｂによってマスクされていることである。
追加的なボロンがそこでイオン注入され（ここでは３０
Ｋｅｖで５Ｘ１０”７ｃｍ２）第１の部分１２６ａ’、
１２６ｂ’ 、１２６ｃ’のｐ形ドーパント濃度を増加
させる。従って、第１の部分１２６ａ’ 、１２６ｂ’
、１２６ｃ’はトランジスタの不活性ベース領域にな
り第２の部分１２６ａ″、１２６ｂ″はその活性ベース
領域になる。
Ｋｅｖで５Ｘ１０”７ｃｍ２）第１の部分１２６ａ’、
１２６ｂ’ 、１２６ｃ’のｐ形ドーパント濃度を増加
させる。従って、第１の部分１２６ａ’ 、１２６ｂ’
、１２６ｃ’はトランジスタの不活性ベース領域にな
り第２の部分１２６ａ″、１２６ｂ″はその活性ベース
領域になる。
第１５図を参照して、ここでは二酸化シリコンの絶縁層
１３４は、従来のように構造上に、ここでは約２０００
人と３０００人の間で望ましくは２０００人の厚みで加
えられる。かがる絶縁層１３４は次に上述の方法で異方
性エツチングによって水平表面から取り去られ（すなわ
ち垂直にエツチングされる）これによってエミッタ領域
１３０８．１３０ｂ及びコレクタ・コンタクト１３２の
上部表面を露出し、かつまた不活性ベース領域１２６ａ
’ 、１２６ｂ’ 、１２６ｃ’の表面の部分を露出す
る。かかるエツチングはまた、第１６図に示すように、
多結晶シリコンエミッタ領域１３０ａ、１３０ｂ及び多
結晶シリコンコレクタ・コンタクト１３２の側部と当接
する絶縁側壁スペーサ１３４ａ−１３４ｆｔ−それぞれ
形成する。すなわち、絶縁スペーサ１３４ａ、１３４ｂ
はエミッタ領域１３０ａの側部表面１３１ａに当接し、
絶縁スペーサ１３４ｃ、１３４ｄはエミッタ領域１３０
ｂの側部表面１３１ｂに当接し、そしてスペーサ１３４
ｅ、１３４ｆはコレクタ・コンタクト１３２の側部表面
１３５に当接する。ここで、各絶縁スペーサは１０００
人と２５００人の間の幅である。
１３４は、従来のように構造上に、ここでは約２０００
人と３０００人の間で望ましくは２０００人の厚みで加
えられる。かがる絶縁層１３４は次に上述の方法で異方
性エツチングによって水平表面から取り去られ（すなわ
ち垂直にエツチングされる）これによってエミッタ領域
１３０８．１３０ｂ及びコレクタ・コンタクト１３２の
上部表面を露出し、かつまた不活性ベース領域１２６ａ
’ 、１２６ｂ’ 、１２６ｃ’の表面の部分を露出す
る。かかるエツチングはまた、第１６図に示すように、
多結晶シリコンエミッタ領域１３０ａ、１３０ｂ及び多
結晶シリコンコレクタ・コンタクト１３２の側部と当接
する絶縁側壁スペーサ１３４ａ−１３４ｆｔ−それぞれ
形成する。すなわち、絶縁スペーサ１３４ａ、１３４ｂ
はエミッタ領域１３０ａの側部表面１３１ａに当接し、
絶縁スペーサ１３４ｃ、１３４ｄはエミッタ領域１３０
ｂの側部表面１３１ｂに当接し、そしてスペーサ１３４
ｅ、１３４ｆはコレクタ・コンタクト１３２の側部表面
１３５に当接する。ここで、各絶縁スペーサは１０００
人と２５００人の間の幅である。
もし希望されるなら、第１６図に示すように第３のフォ
トレジスト層１２２″が堆積されてパターン化されウィ
ンド１２４″を形成してもよく、そして更に追加的なボ
ロンがウィンド１２４″を通してエミッタ領域１３０ａ
、１３０ｂ及び側壁スペーサ１３４ａ−１３４ｄによっ
て露出された不活性ベース領域１２６ａ’ 、１２６ｂ
’ 、１２６ｃ’の部分にイオン注入され（ここでは３
０Ｋｅｖに於いて最高５ Ｘ １０１／ｃｔａ”の投与
量）更にその接触抵抗を減少させてもよい、議論したよ
うに、もしより多くの投与量が希望されるなら、フォト
レジスト層１２２″はエミッタ領域１３０ａ、１３０ｂ
をまたマスクして注入されたボロンによるその中のヒ素
ドーパントの余分な補償を防止するべきである。注意す
ることは、多結晶シリコンエミッタコンタクト１３０ａ
、１３０ｂ及び当接する二酸化シリコンのスペーサ１３
４ａ−１３４ｄが活性ベース領域１２６ａ″、１２６ｂ
″及び側壁１３４ａ−１３４ｄの下に配設された不活性
ベース領域１２６ａ’ 、１２６ｂ’ 、１２６ｃ’の
それらの部分上にマスクを設けるということである。従
って、ドーパント遷移領域１２６ａ、１２６ｂがやや濃
厚にドーピングされた不活性ベース領域１２６ａ’ 、
１２６ｂ’ 、１２６ｃ’ともっと稀薄にドーピングさ
れた活性ベース領域１２６ａ″、１２６ｂ″との間のか
かる側壁の下に形成され、かかる遷移領域は不活性及び
活性ベース領域の間のドーパント濃度を有する。議論し
たように、かかる構成はペースエミッタ間道ブレークダ
ウン電圧を増加する。そこで、フォトレジ・スト層１２
２″がいずれかの従来の方法で除去される。Ｐｓ造はそ
こで加熱され（ここでは９５０℃で２０−３０分）領域
１３０ａ、１３０ｂの注入されたヒ素をその多結晶シリ
コンを通していくぶん活性ベース領域１２６ａ″、１２
６ｂ″中に拡散し、かかるベース領域１２６ａ″、１２
６ｂ″を焼鈍しそしてドーパントを活性化する。さて第
１７図を参照して、金属層、ここではチタニウムが構造
の表面全体に加えられ、構造は十分に加熱されてチタニ
ウムとシリコンの表面の間に合金反応を生じる。従って
、ベースのケイ化物コンタク）１３６ａ、１３６ｂ、１
３６ｃが不活性ベース領域１２６ａ’ 、１２６ｂ’
、１２６ｃ’の表面にそれぞれ形成される。更に、エミ
ッタのケイ化物コンタクト１３８ａ、１３８ｂが多結晶
シリコンエミッタ領域１３０ａ、１３０ｂの表面に形成
される。同様に、コレクタのケイ化物コンタクト１４０
が多結晶シリコンコレクタ・コンタクト１３２の表面に
形成される。議論したように、堆積された金属は絶縁物
質（二酸化シリコンのスペーサ１３４ａ−１３４ｆ及び
フィールド酸化領域１１６）と反応しない、従って、か
かる非反応チタニウムが除去されたｆ＆ （ここでは過
酸化水素を使用して）ケイ化物コンタクト１３６ａ、１
３８ａ、１３６ｂ、１３８ｂ、１３６ｃ、１４０は側壁
１３４ａ−１３４ｆによってお互いから電気的に絶縁さ
れる。第１８図を参照して、金属電極接続部１４６ａ、
１４６ｂ、１４６ｃ、１４８ａ。
トレジスト層１２２″が堆積されてパターン化されウィ
ンド１２４″を形成してもよく、そして更に追加的なボ
ロンがウィンド１２４″を通してエミッタ領域１３０ａ
、１３０ｂ及び側壁スペーサ１３４ａ−１３４ｄによっ
て露出された不活性ベース領域１２６ａ’ 、１２６ｂ
’ 、１２６ｃ’の部分にイオン注入され（ここでは３
０Ｋｅｖに於いて最高５ Ｘ １０１／ｃｔａ”の投与
量）更にその接触抵抗を減少させてもよい、議論したよ
うに、もしより多くの投与量が希望されるなら、フォト
レジスト層１２２″はエミッタ領域１３０ａ、１３０ｂ
をまたマスクして注入されたボロンによるその中のヒ素
ドーパントの余分な補償を防止するべきである。注意す
ることは、多結晶シリコンエミッタコンタクト１３０ａ
、１３０ｂ及び当接する二酸化シリコンのスペーサ１３
４ａ−１３４ｄが活性ベース領域１２６ａ″、１２６ｂ
″及び側壁１３４ａ−１３４ｄの下に配設された不活性
ベース領域１２６ａ’ 、１２６ｂ’ 、１２６ｃ’の
それらの部分上にマスクを設けるということである。従
って、ドーパント遷移領域１２６ａ、１２６ｂがやや濃
厚にドーピングされた不活性ベース領域１２６ａ’ 、
１２６ｂ’ 、１２６ｃ’ともっと稀薄にドーピングさ
れた活性ベース領域１２６ａ″、１２６ｂ″との間のか
かる側壁の下に形成され、かかる遷移領域は不活性及び
活性ベース領域の間のドーパント濃度を有する。議論し
たように、かかる構成はペースエミッタ間道ブレークダ
ウン電圧を増加する。そこで、フォトレジ・スト層１２
２″がいずれかの従来の方法で除去される。Ｐｓ造はそ
こで加熱され（ここでは９５０℃で２０−３０分）領域
１３０ａ、１３０ｂの注入されたヒ素をその多結晶シリ
コンを通していくぶん活性ベース領域１２６ａ″、１２
６ｂ″中に拡散し、かかるベース領域１２６ａ″、１２
６ｂ″を焼鈍しそしてドーパントを活性化する。さて第
１７図を参照して、金属層、ここではチタニウムが構造
の表面全体に加えられ、構造は十分に加熱されてチタニ
ウムとシリコンの表面の間に合金反応を生じる。従って
、ベースのケイ化物コンタク）１３６ａ、１３６ｂ、１
３６ｃが不活性ベース領域１２６ａ’ 、１２６ｂ’
、１２６ｃ’の表面にそれぞれ形成される。更に、エミ
ッタのケイ化物コンタクト１３８ａ、１３８ｂが多結晶
シリコンエミッタ領域１３０ａ、１３０ｂの表面に形成
される。同様に、コレクタのケイ化物コンタクト１４０
が多結晶シリコンコレクタ・コンタクト１３２の表面に
形成される。議論したように、堆積された金属は絶縁物
質（二酸化シリコンのスペーサ１３４ａ−１３４ｆ及び
フィールド酸化領域１１６）と反応しない、従って、か
かる非反応チタニウムが除去されたｆ＆ （ここでは過
酸化水素を使用して）ケイ化物コンタクト１３６ａ、１
３８ａ、１３６ｂ、１３８ｂ、１３６ｃ、１４０は側壁
１３４ａ−１３４ｆによってお互いから電気的に絶縁さ
れる。第１８図を参照して、金属電極接続部１４６ａ、
１４６ｂ、１４６ｃ、１４８ａ。
１４８ｂ、１５０（ここではＴｉＷで構成されている）
は図示のようにそれぞれケイ化物コンタク）１３６ａ、
１３６ｂ、１３６ｃ、１３８ａ、１３８ｂ、１４０と共
に作られている。従って、第１８図に示されるトランジ
スタ構造は３個のベース電極１４６ａ、１４６ｂ、１４
６ｃ、２個のエミッタ電極１４８ａ、１４８ｂ、及び１
個のコレクタ電極１５０によって構成されている。
は図示のようにそれぞれケイ化物コンタク）１３６ａ、
１３６ｂ、１３６ｃ、１３８ａ、１３８ｂ、１４０と共
に作られている。従って、第１８図に示されるトランジ
スタ構造は３個のベース電極１４６ａ、１４６ｂ、１４
６ｃ、２個のエミッタ電極１４８ａ、１４８ｂ、及び１
個のコレクタ電極１５０によって構成されている。
再び第１７図を参照して、注意することはベースのケイ
化物コンタクト１３６ａ、１３６ｂ、１３６ｃは自分で
アライメントされて、それぞれの絶縁スペーサ１３４ａ
−１３４ｄによって自分でアライメントしているエミッ
タのケイ化物コンタクト１３８ａ、１３８ｂから代かの
間隔をおかれていることである。すなわち、かかるケイ
化物コンタクトの隣接するコンタクトはスペーサの幅（
ここでは１０００人と２５００人の間）のみによって分
離されている。従って、上記で詳細に議論したように、
トランジスタの全幅Ｗ（１８図）はかかるベースケイ化
物コンタクト（１３６ａ、１３６ｂ、１３６ｃ）とエミ
ッタのケイ化物コンタクト（１３８ａ、１３８ｂ）の間
の接近した間隔によってそのペースエミッタ間抵抗と同
様に減少する。このようにして形成された相互に組み合
わされたマルチベース、マルチエミッタバイポーラトラ
ンジスタは、そのペースエミッタ間抵抗が減少じている
ために、シングルベース、シングルエミッタのトランジ
スタに対して増加した電力性能と従来のマルチエミッタ
トランジスタに対して改善された高周波電力利得を有す
る。コレクタ・コンタクトはここではｎ形エピタキシャ
ル層エリア１１４ａ、１１４ｂの間に０１形埋込サブコ
レクタ１１２を介して作られる。もし希望されるなら、
コレクタ・コンタクト１３２の下に配設されるエピタキ
シャル層１１４の部分はトランジスタのコレクタ抵抗を
減少させるために付加されたｎ形導電性ドーパント（例
えば、イオン注入リン）でドーピニ／グされてもよい。
化物コンタクト１３６ａ、１３６ｂ、１３６ｃは自分で
アライメントされて、それぞれの絶縁スペーサ１３４ａ
−１３４ｄによって自分でアライメントしているエミッ
タのケイ化物コンタクト１３８ａ、１３８ｂから代かの
間隔をおかれていることである。すなわち、かかるケイ
化物コンタクトの隣接するコンタクトはスペーサの幅（
ここでは１０００人と２５００人の間）のみによって分
離されている。従って、上記で詳細に議論したように、
トランジスタの全幅Ｗ（１８図）はかかるベースケイ化
物コンタクト（１３６ａ、１３６ｂ、１３６ｃ）とエミ
ッタのケイ化物コンタクト（１３８ａ、１３８ｂ）の間
の接近した間隔によってそのペースエミッタ間抵抗と同
様に減少する。このようにして形成された相互に組み合
わされたマルチベース、マルチエミッタバイポーラトラ
ンジスタは、そのペースエミッタ間抵抗が減少じている
ために、シングルベース、シングルエミッタのトランジ
スタに対して増加した電力性能と従来のマルチエミッタ
トランジスタに対して改善された高周波電力利得を有す
る。コレクタ・コンタクトはここではｎ形エピタキシャ
ル層エリア１１４ａ、１１４ｂの間に０１形埋込サブコ
レクタ１１２を介して作られる。もし希望されるなら、
コレクタ・コンタクト１３２の下に配設されるエピタキ
シャル層１１４の部分はトランジスタのコレクタ抵抗を
減少させるために付加されたｎ形導電性ドーパント（例
えば、イオン注入リン）でドーピニ／グされてもよい。
第１９図−第２７図に示される本発明の更に別の実施例
において、サイズの小さくなったバイポーラトランジス
タ（上で議論したように）は、いわゆるｒＢ ｉ−ＣＭ
ＯＳＪ構造を提供するために、同じ基板上に相補型金属
酸化半導体（ｃＭＯＳ）電界効果トランジスタと共に形
成されてもよい。
において、サイズの小さくなったバイポーラトランジス
タ（上で議論したように）は、いわゆるｒＢ ｉ−ＣＭ
ＯＳＪ構造を提供するために、同じ基板上に相補型金属
酸化半導体（ｃＭＯＳ）電界効果トランジスタと共に形
成されてもよい。
第１９図を参照して、ここでは＜１００＞または＜１１
１＞ん結晶面の表面を有するｐ形導電性シジョンによっ
て構成される基板２１０が設けられ、これは１０ ”
ａｔｏｍｓ／ ａｍ”のオーダーのドーパント濃度を有
している。ここでｎ１形導電性サブコレクタ領域２１２
が従来の方法で基板２１０のその上にバイポーラトラン
ジスタの形成されるエリアのみに形成されるが、サブコ
レクタ領域２１２はまた後述するように続いて製作され
るＣＭＯＳ）ランジスタのｎウェルを支持する基板２１
０のエリアに形成されてもよい。サブコレクタ領域２１
２はここでは約１．５μｍの厚さで形成されドーピング
濃度は１０ ”ａｔｏｍｓ／ ａｍ３のオーダーである
。
１＞ん結晶面の表面を有するｐ形導電性シジョンによっ
て構成される基板２１０が設けられ、これは１０ ”
ａｔｏｍｓ／ ａｍ”のオーダーのドーパント濃度を有
している。ここでｎ１形導電性サブコレクタ領域２１２
が従来の方法で基板２１０のその上にバイポーラトラン
ジスタの形成されるエリアのみに形成されるが、サブコ
レクタ領域２１２はまた後述するように続いて製作され
るＣＭＯＳ）ランジスタのｎウェルを支持する基板２１
０のエリアに形成されてもよい。サブコレクタ領域２１
２はここでは約１．５μｍの厚さで形成されドーピング
濃度は１０ ”ａｔｏｍｓ／ ａｍ３のオーダーである
。
次に、ｎ形厚電性シリコンのエピタキシャル層２１４が
基板２１０上で、ここでは約１．５μｍがら２，０μｍ
の厚さに成長されドーパント濃度は約５Ｘ１０”／ｃｍ
コと２ Ｘ １０ ”／ｃｍ’の間である。
基板２１０上で、ここでは約１．５μｍがら２，０μｍ
の厚さに成長されドーパント濃度は約５Ｘ１０”／ｃｍ
コと２ Ｘ １０ ”／ｃｍ’の間である。
ここで、１０１７／ｃｍ’のオーダーのドーピング濃度
を有するＣＭＯＳトランジスタのエピタキシャル層のｎ
−ウェルとｐ−ウェルを設けることが望ましく、一方バ
イボーラトランジスタのエリアに於けるエピタキシャル
層２１４の最適ドーパント濃度は若干低く、ここでは最
高的２ Ｘ １０ ”／ ｃｍ”である、従って、本発
明の追加的な特徴にしたがって、出願人は注入ドーパン
ト（すなわち不純物）をエピタキシャル層２１４のエリ
アで所定の深さに打ち込み、一方蒸発によるそこからの
ドーパントの損失とかかる蒸発ドーパントによるエピタ
キシャル層２１４の隣接するエリアの汚染を実質上防止
するプロセスを提供する。ここで、追加的な不純物はＣ
ＭＯＳトランジスタのｎ−ウェルｐ −ウェルがそこに
それぞれ形成されるエピタキシャルＪ！Ｊ２１４（７）
ｌ：リア２１４ａ、２１４ｂに注入され、一方そこにバ
イポーラトランジスタが形成されるエピタキシャルＮ２
１４のエリアはかがる追加的なドーパントの注入がら保
護される。ここでは二酸化シリコン（ＳｉＯｚ）によっ
て構成される絶縁層２０２は従来の方法で、ここでは構
造を蒸気の雰囲気中で約１２００人１０００”Ｃで加熱
することによって約１２００人の厚さに構造の表面に成
長せしめられる。そこで、フォトレジスト物質の層２０
４ａがＳＬＯ，層２０２上に堆積されパターン化されて
その中にウィンド２．０５ ａを形成し、これによって
そこにＣＭＯＳのｎ−ウェルの形成されるエピタキシャ
ル層２１４のエリア２１４ａを露出する。注意すること
は層２０４ａがエピタキシャルＭ２１４のエリア２１４
ｂ、２１４ｃをマスクすることである６次に、適当なｎ
形導電性ドーパント、ここではリンがウィンド２０５ａ
とＳｉｎ、層２０２を通してエピタキシャル層のエリア
２１４ａに、ここでは２００Ｋｅｖにおいて１．３ Ｘ
１０ ”／ ＣＩ”の投与量でイオン注入される。さ
て第２０図を参照して、フォトレジスト層２０４ａは従
来のように除去されフォトレジストの第２層２０４ｂが
Ｓｉｎ２層２０２上に堆積されパターン化されてその中
にウィンド２゜５ｂを形成してそこにＣＭＯＳのｐ−ウ
ェルの形成されるエピタキシャル層２１４のエリア２１
４ｂを露出する。注意することはフォトレジスト層２０
４ｂがエピタキシャル層のエリア２１４ａ、２１４ｃの
両方をマスクすることである。そこで、適当なｐ形導電
性ドーパント、ここではボロンがウィンド２０５ａを通
してエピタキシャル層のエリア２１４ｂにイオン注入（
ここでは２００ＫｅＶに於いて２．５Ｘ１０’コ／ ｃ
ｔａ ”の投与量）される。
を有するＣＭＯＳトランジスタのエピタキシャル層のｎ
−ウェルとｐ−ウェルを設けることが望ましく、一方バ
イボーラトランジスタのエリアに於けるエピタキシャル
層２１４の最適ドーパント濃度は若干低く、ここでは最
高的２ Ｘ １０ ”／ ｃｍ”である、従って、本発
明の追加的な特徴にしたがって、出願人は注入ドーパン
ト（すなわち不純物）をエピタキシャル層２１４のエリ
アで所定の深さに打ち込み、一方蒸発によるそこからの
ドーパントの損失とかかる蒸発ドーパントによるエピタ
キシャル層２１４の隣接するエリアの汚染を実質上防止
するプロセスを提供する。ここで、追加的な不純物はＣ
ＭＯＳトランジスタのｎ−ウェルｐ −ウェルがそこに
それぞれ形成されるエピタキシャルＪ！Ｊ２１４（７）
ｌ：リア２１４ａ、２１４ｂに注入され、一方そこにバ
イポーラトランジスタが形成されるエピタキシャルＮ２
１４のエリアはかがる追加的なドーパントの注入がら保
護される。ここでは二酸化シリコン（ＳｉＯｚ）によっ
て構成される絶縁層２０２は従来の方法で、ここでは構
造を蒸気の雰囲気中で約１２００人１０００”Ｃで加熱
することによって約１２００人の厚さに構造の表面に成
長せしめられる。そこで、フォトレジスト物質の層２０
４ａがＳＬＯ，層２０２上に堆積されパターン化されて
その中にウィンド２．０５ ａを形成し、これによって
そこにＣＭＯＳのｎ−ウェルの形成されるエピタキシャ
ル層２１４のエリア２１４ａを露出する。注意すること
は層２０４ａがエピタキシャルＭ２１４のエリア２１４
ｂ、２１４ｃをマスクすることである６次に、適当なｎ
形導電性ドーパント、ここではリンがウィンド２０５ａ
とＳｉｎ、層２０２を通してエピタキシャル層のエリア
２１４ａに、ここでは２００Ｋｅｖにおいて１．３ Ｘ
１０ ”／ ＣＩ”の投与量でイオン注入される。さ
て第２０図を参照して、フォトレジスト層２０４ａは従
来のように除去されフォトレジストの第２層２０４ｂが
Ｓｉｎ２層２０２上に堆積されパターン化されてその中
にウィンド２゜５ｂを形成してそこにＣＭＯＳのｐ−ウ
ェルの形成されるエピタキシャル層２１４のエリア２１
４ｂを露出する。注意することはフォトレジスト層２０
４ｂがエピタキシャル層のエリア２１４ａ、２１４ｃの
両方をマスクすることである。そこで、適当なｐ形導電
性ドーパント、ここではボロンがウィンド２０５ａを通
してエピタキシャル層のエリア２１４ｂにイオン注入（
ここでは２００ＫｅＶに於いて２．５Ｘ１０’コ／ ｃ
ｔａ ”の投与量）される。
従って、注意することはエピタキシャル層のエリア２１
４ａ、２１４ｂ（それぞれＣＭＯＳのｎ−ウェル、ｐ−
ウェルになる）のドーパント濃度が増加され、一方バイ
ボーラトランジスタのコレクタ領域になるエピタキシャ
ル層のエリア２１４ｃのドーパント濃度は変化しないで
そのままであることである。
４ａ、２１４ｂ（それぞれＣＭＯＳのｎ−ウェル、ｐ−
ウェルになる）のドーパント濃度が増加され、一方バイ
ボーラトランジスタのコレクタ領域になるエピタキシャ
ル層のエリア２１４ｃのドーパント濃度は変化しないで
そのままであることである。
−さて第２１図を参照して、フォトレジスト層２０４ｂ
が除去され窒化シリコン（ＳｉｓＮ＜）の層２０６がＳ
ｉ Ｏ２２０２上に約８ｏｏ℃で約５゜０人と１５０
０人の間の厚さに、ここでは望ましくは約１５００人の
厚さに堆積される。所定のアップリケ−ジョンに於ける
層２０６の厚さは半導体を通して打ち込まれるドーパン
トの濃度と打ち込みサイクルの持続時間によって決まる
。しかし、５ｉＯｉＮｎは打ち込みサイクルの間にエピ
タキシャル層２１４のシリコンとは異なった速度で膨張
する、従って、もし層２０６が厚く作られ過ぎると、か
かる５ｉＯｓＮｎ層２０６にはクラックが入る。
が除去され窒化シリコン（ＳｉｓＮ＜）の層２０６がＳ
ｉ Ｏ２２０２上に約８ｏｏ℃で約５゜０人と１５０
０人の間の厚さに、ここでは望ましくは約１５００人の
厚さに堆積される。所定のアップリケ−ジョンに於ける
層２０６の厚さは半導体を通して打ち込まれるドーパン
トの濃度と打ち込みサイクルの持続時間によって決まる
。しかし、５ｉＯｉＮｎは打ち込みサイクルの間にエピ
タキシャル層２１４のシリコンとは異なった速度で膨張
する、従って、もし層２０６が厚く作られ過ぎると、か
かる５ｉＯｓＮｎ層２０６にはクラックが入る。
５ｉＯｚＮ＜層２０６の堆８を後、構造は加熱されて（
ここでは窒素中で８００℃と１２００℃の間で、望まし
くは約９００℃で約２０分間）シリコンを焼鈍する。次
に、構造は更に上昇された温度で、ここでは９００℃か
ら１２００℃の範囲内で、望ましくは約１１００℃で所
定の時間、ここでは６時間と１０時間の間で、望ま−し
くは約６．５時間更に加熱されｎ及びｐ形ドーパントを
それぞれエピタキシャル層のエリア２１４ａと２１４ｂ
にかかるエピタキシャル層のエリア２１４ａと２１４ｂ
を通して下方向に打ち込みかかるドーパントをその中に
分配する。ここで、上述の打ち込みサイクルの温度及び
持続時間はｎ形とｐ形のドーパントをエピタキシャル層
のエリア２１４ａと２１４ｂにそれぞれ約２μｍの深さ
に打ち込むように選択される。注意することは、エピタ
キシャル層のエリア２１４ａに於けるｎ形のドーパント
及びエピタキシャル層２１４ｂに於けるｐ形のドーパン
トが従来のように別の打ち込みサイクルではなくて同時
に下方向に打ち込まれること゛である。出願人はＳ ｉ
ＯｉＮ、２０６がエピタキシャル層のエリア２１４ａ
と２１４ｂをシールして（すなわち「キャップ」オーバ
ーを設ける）単一のドーパントの打ち込みサイクル中に
蒸発によってそこから生じるｎ形及びｐ形のドーパント
それぞれの蒸発によ・る損失を事実上防止する。こうし
て、エピタキシャル層のエリア２１４ａ、２１４ｂの間
及びエピタキシャル層のエリア２１４ａ、２１４ｂとエ
ピタキシャル層２１４の他のエリア（バイポーラトラン
ジスタのエリア２１４ｃのような）の間の望ましくない
ドーパントの移動が事実上防止される。
ここでは窒素中で８００℃と１２００℃の間で、望まし
くは約９００℃で約２０分間）シリコンを焼鈍する。次
に、構造は更に上昇された温度で、ここでは９００℃か
ら１２００℃の範囲内で、望ましくは約１１００℃で所
定の時間、ここでは６時間と１０時間の間で、望ま−し
くは約６．５時間更に加熱されｎ及びｐ形ドーパントを
それぞれエピタキシャル層のエリア２１４ａと２１４ｂ
にかかるエピタキシャル層のエリア２１４ａと２１４ｂ
を通して下方向に打ち込みかかるドーパントをその中に
分配する。ここで、上述の打ち込みサイクルの温度及び
持続時間はｎ形とｐ形のドーパントをエピタキシャル層
のエリア２１４ａと２１４ｂにそれぞれ約２μｍの深さ
に打ち込むように選択される。注意することは、エピタ
キシャル層のエリア２１４ａに於けるｎ形のドーパント
及びエピタキシャル層２１４ｂに於けるｐ形のドーパン
トが従来のように別の打ち込みサイクルではなくて同時
に下方向に打ち込まれること゛である。出願人はＳ ｉ
ＯｉＮ、２０６がエピタキシャル層のエリア２１４ａ
と２１４ｂをシールして（すなわち「キャップ」オーバ
ーを設ける）単一のドーパントの打ち込みサイクル中に
蒸発によってそこから生じるｎ形及びｐ形のドーパント
それぞれの蒸発によ・る損失を事実上防止する。こうし
て、エピタキシャル層のエリア２１４ａ、２１４ｂの間
及びエピタキシャル層のエリア２１４ａ、２１４ｂとエ
ピタキシャル層２１４の他のエリア（バイポーラトラン
ジスタのエリア２１４ｃのような）の間の望ましくない
ドーパントの移動が事実上防止される。
さて第２２図を参照して、絶縁領域２１６（ここでは、
ＳｉＯ□）及びｐ１形導電性シリコンチャンネルストッ
プ２１８はエピタキシャルＮ２１４に、ここでは１９８
６年２月１１日にウルフギャンＭ、フェイストに対して
与えられ本譲渡人に対して譲渡された米国特許第４，５
６９，６９８号に記述されたプロセスに従って形成され
る。かかるプロセスの間に、Ｓ １ＯｓＮｎ層２０６及
びＳｉｎ２層２０２が除去される。従って、第２２図に
示すように、構造は複数の（図示では３個）の電気的に
絶縁された領域、すなわち０ＭＯ３のｎ−ウェル２１４
ａ、ＣＭＯ８のｐ−ウェル２１４ｂ及びバイポーラトラ
ンジスタの領域２１４ｃによって構成される。第２３図
を参照して、５１０２の領域２２０ａ、２２０ｂ、２２
０ｃによって構成される・薄い層がそれぞれエピタキシ
ャル層のエリア２１４ａ、２１４ｂ、２１４ｃの上に、
ここでは１５０人と２５０人の間で望ましくは２３０人
の厚さに、成長される（酸素中で５０分９００℃に構造
を加熱するなどして）、フォトレジストの層２２２がそ
こで堆積されパターン化されてその中にウィンド２２４
を形成する。適当なｐ形感電性のドーパント、ここでは
ボロンがウィンド２２４及びＳｉｎ、の層を通してイオ
ン注入され（ここでは３０Ｋｅｖに於いてＩ Ｘ １０
′″／Ｃ１ｌ”の投与量）第２図と関連して前に説明
したようにバイポーラのエピタキシャル層のエリア２１
４ａに約１０００人の深さでｐ形ベース領域２２６を形
成する。
ＳｉＯ□）及びｐ１形導電性シリコンチャンネルストッ
プ２１８はエピタキシャルＮ２１４に、ここでは１９８
６年２月１１日にウルフギャンＭ、フェイストに対して
与えられ本譲渡人に対して譲渡された米国特許第４，５
６９，６９８号に記述されたプロセスに従って形成され
る。かかるプロセスの間に、Ｓ １ＯｓＮｎ層２０６及
びＳｉｎ２層２０２が除去される。従って、第２２図に
示すように、構造は複数の（図示では３個）の電気的に
絶縁された領域、すなわち０ＭＯ３のｎ−ウェル２１４
ａ、ＣＭＯ８のｐ−ウェル２１４ｂ及びバイポーラトラ
ンジスタの領域２１４ｃによって構成される。第２３図
を参照して、５１０２の領域２２０ａ、２２０ｂ、２２
０ｃによって構成される・薄い層がそれぞれエピタキシ
ャル層のエリア２１４ａ、２１４ｂ、２１４ｃの上に、
ここでは１５０人と２５０人の間で望ましくは２３０人
の厚さに、成長される（酸素中で５０分９００℃に構造
を加熱するなどして）、フォトレジストの層２２２がそ
こで堆積されパターン化されてその中にウィンド２２４
を形成する。適当なｐ形感電性のドーパント、ここでは
ボロンがウィンド２２４及びＳｉｎ、の層を通してイオ
ン注入され（ここでは３０Ｋｅｖに於いてＩ Ｘ １０
′″／Ｃ１ｌ”の投与量）第２図と関連して前に説明
したようにバイポーラのエピタキシャル層のエリア２１
４ａに約１０００人の深さでｐ形ベース領域２２６を形
成する。
注意することは、かかるドーパントがフォトレジスト層
２２２によってＣＭＯ８のｎ−ウェル２１４ａ又はＣＭ
Ｏ９のｐ−ウェル２１４ｂに入ることを妨げることであ
る。ががるフォトレジスト層２２２はそこで除去されフ
ォトレジスト層（図示せず）が堆積されてＳｉｎ□層２
２０ａ、２２０ｂをマスクし、そして酸化層２２０ｃが
、ここではフッ化水素酸によってバイポーラトランジス
タの領域２１４ｃから選択的に除去される。
２２２によってＣＭＯ８のｎ−ウェル２１４ａ又はＣＭ
Ｏ９のｐ−ウェル２１４ｂに入ることを妨げることであ
る。ががるフォトレジスト層２２２はそこで除去されフ
ォトレジスト層（図示せず）が堆積されてＳｉｎ□層２
２０ａ、２２０ｂをマスクし、そして酸化層２２０ｃが
、ここではフッ化水素酸によってバイポーラトランジス
タの領域２１４ｃから選択的に除去される。
さて第２４図（及びまた第３図と第４図及びそれに付随
する説明）を参照して、ここでは約２５００人の厚さを
有する多結晶シリコンの層が構造の表面、上に堆積され
る。そこで、前に議論したように、バイポーラトランジ
スタ２５６の上に位置し次いでパターン化されてエミッ
タ領域２３０とコレクタ・コンタクト２３２を形成する
ががる多結晶シリコンの部分はヒ素のような適当なｎ形
ドーパントでドーピングされ、一方かかる多結晶シリコ
ン層の残りの部分はフォトレジストの層（図示せず）に
よってマスクされる。かかるフオトレ ・シスト層の除
去後、図示しない別のフォトレジストマスクが多結晶シ
リコン上に堆積され選択定期にパターン化されてかかる
多結晶シリコン層の選択された領域２３０．２３２，２
５２ｇ、２５４ｇのみをカバーするが、これらはそれぞ
れバイポーラトランジスタ２５６のエミッタ領域、バイ
ポーラトランジスタ２５６のコレクタ・コンタクト、ｐ
−チャンネルＭＯＳＦＥＴ２５２のゲート電極、および
ｎ−チャンネルＭＯ３ＦＥＴ２５４のゲート電極になる
。多結晶シリコン層の残りの部分はそこで、ここでは望
ましくは上で議論した反応性イオンエツチング法によっ
て除去される０周知のように、ＣＭＯＳトランジスタ２
５２．２５４の最適電気特性はｎチャンネルＭＯ８ＦＥ
’ｌ’２５４に対するｎをドーピングした多結晶シリコ
ンゲー）２５４ｇ及びｐチャンネルＭＯ８ＦＥＴ２５２
に対するｐをドーピングした多結晶シリコンゲー）２５
２ｇによって達成される。従って、フォトレジスト層２
５８は構造の表面上に堆積されパターン化されてその中
に第１のウィンド２６０ａを形成し、多結晶シリコンゲ
ート電極２５４ｇ、ドレン領域２５４ｄ及びｎチャンネ
ル間Ｏ８ＦＥＴ２５４のソース領域２５４ｓを露出する
。注意することはＭＯ３ＦＥＴ２５４の部分２５５が説
明されるべき目的のためにフォトレジスト７１！２５８
によってマスクされていることである。フォトレジスト
層２５８には更にｐチャンネルＭＯ８ＦＥＴ２５２の部
分２５３を露出する第２のウィンド２６０ｂが設けられ
ている。＊当なｎ形厚電性ドーパント、ここではヒ素が
ウィンド２６０ａ、２６０ｂを通して、ここでは１６０
Ｋｅｖに於いて４ Ｘ １０ ”１０ｉ”の投与量で注
入される。かかる注入のステップはｎ形導電性ゲート、
ｎチャンネルＭＯ３ＦＥＴ２５４に対するソース及びド
レン領ｔ！２５４ｇ、２５４ｓ、２５４ｄ （すなわち
、ｐ−ウェル２１４ｂに於いて）及びｐチャンネルＭＯ
９ＦＥＴ２５２に対するｎ形導電性基板（すなわちｎ−
ウェル）のコンタクト２５３（すなわち、ｎ−ウェル２
１４ａに於いて）を形成する。
する説明）を参照して、ここでは約２５００人の厚さを
有する多結晶シリコンの層が構造の表面、上に堆積され
る。そこで、前に議論したように、バイポーラトランジ
スタ２５６の上に位置し次いでパターン化されてエミッ
タ領域２３０とコレクタ・コンタクト２３２を形成する
ががる多結晶シリコンの部分はヒ素のような適当なｎ形
ドーパントでドーピングされ、一方かかる多結晶シリコ
ン層の残りの部分はフォトレジストの層（図示せず）に
よってマスクされる。かかるフオトレ ・シスト層の除
去後、図示しない別のフォトレジストマスクが多結晶シ
リコン上に堆積され選択定期にパターン化されてかかる
多結晶シリコン層の選択された領域２３０．２３２，２
５２ｇ、２５４ｇのみをカバーするが、これらはそれぞ
れバイポーラトランジスタ２５６のエミッタ領域、バイ
ポーラトランジスタ２５６のコレクタ・コンタクト、ｐ
−チャンネルＭＯＳＦＥＴ２５２のゲート電極、および
ｎ−チャンネルＭＯ３ＦＥＴ２５４のゲート電極になる
。多結晶シリコン層の残りの部分はそこで、ここでは望
ましくは上で議論した反応性イオンエツチング法によっ
て除去される０周知のように、ＣＭＯＳトランジスタ２
５２．２５４の最適電気特性はｎチャンネルＭＯ８ＦＥ
’ｌ’２５４に対するｎをドーピングした多結晶シリコ
ンゲー）２５４ｇ及びｐチャンネルＭＯ８ＦＥＴ２５２
に対するｐをドーピングした多結晶シリコンゲー）２５
２ｇによって達成される。従って、フォトレジスト層２
５８は構造の表面上に堆積されパターン化されてその中
に第１のウィンド２６０ａを形成し、多結晶シリコンゲ
ート電極２５４ｇ、ドレン領域２５４ｄ及びｎチャンネ
ル間Ｏ８ＦＥＴ２５４のソース領域２５４ｓを露出する
。注意することはＭＯ３ＦＥＴ２５４の部分２５５が説
明されるべき目的のためにフォトレジスト７１！２５８
によってマスクされていることである。フォトレジスト
層２５８には更にｐチャンネルＭＯ８ＦＥＴ２５２の部
分２５３を露出する第２のウィンド２６０ｂが設けられ
ている。＊当なｎ形厚電性ドーパント、ここではヒ素が
ウィンド２６０ａ、２６０ｂを通して、ここでは１６０
Ｋｅｖに於いて４ Ｘ １０ ”１０ｉ”の投与量で注
入される。かかる注入のステップはｎ形導電性ゲート、
ｎチャンネルＭＯ３ＦＥＴ２５４に対するソース及びド
レン領ｔ！２５４ｇ、２５４ｓ、２５４ｄ （すなわち
、ｐ−ウェル２１４ｂに於いて）及びｐチャンネルＭＯ
９ＦＥＴ２５２に対するｎ形導電性基板（すなわちｎ−
ウェル）のコンタクト２５３（すなわち、ｎ−ウェル２
１４ａに於いて）を形成する。
フォトレジスト層２５８はそこでいずれかの従来の方法
によって除去される。 ・ 第２５図を参照して、フォトレジストの層２６２が構造
正に堆積されパターン化されてその中に第１のウィンド
２６４ａを形成し、図示のようにゲート電８１２５２ｇ
、ｐチャンネルＭＯ８ＦＥＴ２５２のソース領域２５２
ｓ及びドレン領域２４２ｄを露出し、一方その接触領域
２５３をマスクする。フォトレジスト層２６２はまた第
２のウィンド２６４ｂでパターン化されｎチャンネル間
Ｏ８ＦＥＴ２５４の基板（ｐ−ウェル）の接触領域２５
５を露出する。更に、また第５図を参照して、フォトレ
ジスト層２６２には第３のウィンド２６４ｃ（第５図の
フォトレジスト層２２′のウィンド２４′に類似）が設
けられてベース領域２２６を露出する０次に、シリコン
がウィンド２６４ａ、２６４ｂ、２６４ｃを通して適当
なｐ形導電性ドーパント（ここでは９０Ｋｅｙに於いて
約５×１０”／ｅｌｌ”の投与量のＢＦ、の形のボロン
）のイオン注入に続いて１００Ｋｅｖに於いてｌＸ１０
Ｉｓ／ ａｓ ”及び６０Ｋｅｖに於いて６ Ｘ １０
”／ｃｍ”の２つの投与量でそれぞれイオン注入され
る。注意することはかかるボロンの投与量は約２Ｘ１０
Ｉ５／Ω２等に増加してベース領域２２６の露出された
部分及びソースとドレン領域２５２Ｓ、２５２ｄのより
濃厚なドーピングを行ってもよいということである。し
かしもしこのようであれば、フォトレジスト層２６２も
またパターン化されてエミッタ領域２３０をマスクし注
入されたイオンによってそこに於けるヒ素ドーパントに
よる過剰な補償を防止しなければならない、注入された
シリコンはウィンド２６４ａ、２６４ｂ、２６４ｃによ
って露出されたエピタキシャルＪＩＩＷ２１４の部分を
非結晶化し、これによって注入されたボロンのチャンネ
ルリングを防止しＭＯ８ＦＥＴ２５２．２５４とバイポ
ーラトランジスタ２５６のｐ−ｎ接合の深さを浅くする
（これはサブミクロントランジスタの場合出来るだけ浅
くなければならない）。
によって除去される。 ・ 第２５図を参照して、フォトレジストの層２６２が構造
正に堆積されパターン化されてその中に第１のウィンド
２６４ａを形成し、図示のようにゲート電８１２５２ｇ
、ｐチャンネルＭＯ８ＦＥＴ２５２のソース領域２５２
ｓ及びドレン領域２４２ｄを露出し、一方その接触領域
２５３をマスクする。フォトレジスト層２６２はまた第
２のウィンド２６４ｂでパターン化されｎチャンネル間
Ｏ８ＦＥＴ２５４の基板（ｐ−ウェル）の接触領域２５
５を露出する。更に、また第５図を参照して、フォトレ
ジスト層２６２には第３のウィンド２６４ｃ（第５図の
フォトレジスト層２２′のウィンド２４′に類似）が設
けられてベース領域２２６を露出する０次に、シリコン
がウィンド２６４ａ、２６４ｂ、２６４ｃを通して適当
なｐ形導電性ドーパント（ここでは９０Ｋｅｙに於いて
約５×１０”／ｅｌｌ”の投与量のＢＦ、の形のボロン
）のイオン注入に続いて１００Ｋｅｖに於いてｌＸ１０
Ｉｓ／ ａｓ ”及び６０Ｋｅｖに於いて６ Ｘ １０
”／ｃｍ”の２つの投与量でそれぞれイオン注入され
る。注意することはかかるボロンの投与量は約２Ｘ１０
Ｉ５／Ω２等に増加してベース領域２２６の露出された
部分及びソースとドレン領域２５２Ｓ、２５２ｄのより
濃厚なドーピングを行ってもよいということである。し
かしもしこのようであれば、フォトレジスト層２６２も
またパターン化されてエミッタ領域２３０をマスクし注
入されたイオンによってそこに於けるヒ素ドーパントに
よる過剰な補償を防止しなければならない、注入された
シリコンはウィンド２６４ａ、２６４ｂ、２６４ｃによ
って露出されたエピタキシャルＪＩＩＷ２１４の部分を
非結晶化し、これによって注入されたボロンのチャンネ
ルリングを防止しＭＯ８ＦＥＴ２５２．２５４とバイポ
ーラトランジスタ２５６のｐ−ｎ接合の深さを浅くする
（これはサブミクロントランジスタの場合出来るだけ浅
くなければならない）。
注意することは第５図を参照して上述したように、注入
されなボロンは多結晶シリコンのエミッタ領域２３０に
よってマスクされていないベース領域２２６の゛部分に
不活性ベース領域２２６′を形成し、エミッタ領域２３
０によってマスクされたベース領域２２６の残りの部分
２２６″はバイポーラトランジスタの活性ベース領域に
なることである。従って、注意することは第５図のマス
キングのステップはバイポーラとＭＯＳ）−ランジスタ
を一緒に製作する場合には（すなわちＢ ｉ −０ＭＯ
８）、第２５図のそれと組み合わされてもよく、これに
よってマスキングのステップを節約する。
されなボロンは多結晶シリコンのエミッタ領域２３０に
よってマスクされていないベース領域２２６の゛部分に
不活性ベース領域２２６′を形成し、エミッタ領域２３
０によってマスクされたベース領域２２６の残りの部分
２２６″はバイポーラトランジスタの活性ベース領域に
なることである。従って、注意することは第５図のマス
キングのステップはバイポーラとＭＯＳ）−ランジスタ
を一緒に製作する場合には（すなわちＢ ｉ −０ＭＯ
８）、第２５図のそれと組み合わされてもよく、これに
よってマスキングのステップを節約する。
そこでフォトレジスト層２６２がいずれかの従来の方法
で除去される。
で除去される。
さて第２６図を参照して、ここではＳｉｎ、によって構
成されている絶縁層２２６が第６図と関連して上で論じ
た方法で構造の全表面に１５００人と３０００人の間の
厚さ、ここでは約２０００人の厚さに堆積される。更に
第２７図を参照して、二酸化トリコン２２６がそこで、
ここではフレオン１３（商標）として市販されているＣ
ＨＦ、を使用して異方性的にエツチングされて水平表面
から取り去られる（すなわち、垂直にエツチングされる
）、前に議論したように、かかるＳｉｎ２層の垂直エツ
チングはエミッタ領域２３０とコレクタ・コンタクト２
３２の上部表面及びまた不活性ベース領域２２６′の表
面の部分を露出させ、一方コレクタ・コンタクト２３２
の各側部に当接する多結晶シリコンのエミッタ領域２３
０と絶縁スペーサ２６６ｃ、２６６ｄの各側部上の絶縁
側壁スペーサ２６６ａ、２６６ｂを形成する。更に、か
かるエツチングはゲート電極２５２ｇ、２５４ｇの上部
表面、及びソース領域２５２Ｓ、２５４Ｓとドレン領域
２５２ｄ、２５４ｄの表面の部分を露出させ、一方ＭＯ
Ｓゲート電極２５２ｇの各側部に当接する絶縁側壁スペ
ーサ２６６ｅ、２６６ｆ及びＭＯＳゲート電極２５４ｇ
の各側部に当接して配設されたスペーサ２６６ａ、２６
６ｈを形成する。各絶縁スペーサ２６６ａ−２６６ｈは
１０００人と２５００人の間の幅を有する。注意するこ
とは異方性エツチングが電極２５２ｇ、２５４ｇの下に
配設されていないＳｉｎ、層２２０ａ、２２０ｂのそれ
ぞれの全ての部分及びスペーサ２２６ｅ−２２６ｆ、２
２６ｇ−２２６ｆのそれぞれを除去することである°（
すなわち、ＭＯＳ）ランジスタ２５２．２５４の酸化ゲ
ート層）である。
成されている絶縁層２２６が第６図と関連して上で論じ
た方法で構造の全表面に１５００人と３０００人の間の
厚さ、ここでは約２０００人の厚さに堆積される。更に
第２７図を参照して、二酸化トリコン２２６がそこで、
ここではフレオン１３（商標）として市販されているＣ
ＨＦ、を使用して異方性的にエツチングされて水平表面
から取り去られる（すなわち、垂直にエツチングされる
）、前に議論したように、かかるＳｉｎ２層の垂直エツ
チングはエミッタ領域２３０とコレクタ・コンタクト２
３２の上部表面及びまた不活性ベース領域２２６′の表
面の部分を露出させ、一方コレクタ・コンタクト２３２
の各側部に当接する多結晶シリコンのエミッタ領域２３
０と絶縁スペーサ２６６ｃ、２６６ｄの各側部上の絶縁
側壁スペーサ２６６ａ、２６６ｂを形成する。更に、か
かるエツチングはゲート電極２５２ｇ、２５４ｇの上部
表面、及びソース領域２５２Ｓ、２５４Ｓとドレン領域
２５２ｄ、２５４ｄの表面の部分を露出させ、一方ＭＯ
Ｓゲート電極２５２ｇの各側部に当接する絶縁側壁スペ
ーサ２６６ｅ、２６６ｆ及びＭＯＳゲート電極２５４ｇ
の各側部に当接して配設されたスペーサ２６６ａ、２６
６ｈを形成する。各絶縁スペーサ２６６ａ−２６６ｈは
１０００人と２５００人の間の幅を有する。注意するこ
とは異方性エツチングが電極２５２ｇ、２５４ｇの下に
配設されていないＳｉｎ、層２２０ａ、２２０ｂのそれ
ぞれの全ての部分及びスペーサ２２６ｅ−２２６ｆ、２
２６ｇ−２２６ｆのそれぞれを除去することである°（
すなわち、ＭＯＳ）ランジスタ２５２．２５４の酸化ゲ
ート層）である。
更に注意することはこの点で第２５図のフォトレジスト
層２６２が再び加えられてウィンド２６４ａ、２６４ｂ
、２６４Ｃでパターン化されそれぞれ下記を再露出して
もよいということである。すなわち、これらはＭＯＳＦ
ＥＴ２５２のソース及びドレン領域２５２Ｓ、２５２ｄ
、ＭＯＳＦＥＴ２５４の接触領域２５５、及びエミッタ
領域２３０及びスペーサ２６６ａ、２６６ｂによってマ
スクされていない不活性ベース領域２６６′の部分であ
る。そこで、追加的なｐ形ドーパント（ボロンのような
）がそこに注入されてソース、ドレン及び接触領域２５
２Ｓ、２５２ｄ、２５５及び不活性ベース領域２２６′
のドーパント濃度を増加してもよい、注意することはか
かるフォトレジスト層２６２がＭＯＳトランジスタ２５
４をこのように付加されたｐ形ドーパントの注入からマ
スクするということである。また注意することは、かか
る再び加えられたフォトレジスト層２６２はパターン化
されてエミッタ領域２３０をまたマスクし付加されたｐ
形ドーパントがその中のｎ形ドーパントを過剰に補償す
ることを防止しなければならないことである。フォトレ
ジスト層２６２はそこで従来通りに除去される。
層２６２が再び加えられてウィンド２６４ａ、２６４ｂ
、２６４Ｃでパターン化されそれぞれ下記を再露出して
もよいということである。すなわち、これらはＭＯＳＦ
ＥＴ２５２のソース及びドレン領域２５２Ｓ、２５２ｄ
、ＭＯＳＦＥＴ２５４の接触領域２５５、及びエミッタ
領域２３０及びスペーサ２６６ａ、２６６ｂによってマ
スクされていない不活性ベース領域２６６′の部分であ
る。そこで、追加的なｐ形ドーパント（ボロンのような
）がそこに注入されてソース、ドレン及び接触領域２５
２Ｓ、２５２ｄ、２５５及び不活性ベース領域２２６′
のドーパント濃度を増加してもよい、注意することはか
かるフォトレジスト層２６２がＭＯＳトランジスタ２５
４をこのように付加されたｐ形ドーパントの注入からマ
スクするということである。また注意することは、かか
る再び加えられたフォトレジスト層２６２はパターン化
されてエミッタ領域２３０をまたマスクし付加されたｐ
形ドーパントがその中のｎ形ドーパントを過剰に補償す
ることを防止しなければならないことである。フォトレ
ジスト層２６２はそこで従来通りに除去される。
そこで構造は、ここでは９００℃と９２０℃の間で３０
分加熱され、エピタキシャル層２１４の注入による損傷
を焼鈍し下記に於ける注入されたドーパントを活性化す
る。すなわち、エミッタ領域２３０、ベース領域２２６
、コレクタ・コンタクト２３２、ＭＯＳゲート電極２５
２ｇ、２５４ｇ、ＭＯＳソース領域２５２Ｓ、２５４ｓ
、ＭＯＳドレン領域２５２ｄ、２５４ｄ、及びＭＯＳ基
板の接触領域２５３．２５５．ここで、ｐ形（すなわち
ボロン）をドーピングされた領域２５２Ｓ、２５２ｄ、
２５５は約２５００人と３０００つ人の間の深さに達し
、一方ｎ形（すなわちボロン）をドーピングされた領域
２５４Ｓ、２５４ｄ、２５３の深さは１５００人と２０
００人の間である。
分加熱され、エピタキシャル層２１４の注入による損傷
を焼鈍し下記に於ける注入されたドーパントを活性化す
る。すなわち、エミッタ領域２３０、ベース領域２２６
、コレクタ・コンタクト２３２、ＭＯＳゲート電極２５
２ｇ、２５４ｇ、ＭＯＳソース領域２５２Ｓ、２５４ｓ
、ＭＯＳドレン領域２５２ｄ、２５４ｄ、及びＭＯＳ基
板の接触領域２５３．２５５．ここで、ｐ形（すなわち
ボロン）をドーピングされた領域２５２Ｓ、２５２ｄ、
２５５は約２５００人と３０００つ人の間の深さに達し
、一方ｎ形（すなわちボロン）をドーピングされた領域
２５４Ｓ、２５４ｄ、２５３の深さは１５００人と２０
００人の間である。
更に第２７図に示されているように、ここではチタニウ
ムによって構成された金属層が構造の表面に堆積され、
構造は加熱されてかかる金属を露出されたシリコンの表
面と共に合金化する。議論したように、金属はＳｉｎ、
の表面と反応しない（絶縁スペーサ２６６ａ−２６６ｈ
の表面のように）、非反応金属はそこで、ここでは過酸
化水素で除去される。前に議論し第２７図に示されてい
るように、自分でアライメントしたケイ化物コンタクト
２６８．２７０．２７２はバイポーラトランジスタ２５
６の不活性ベース領域２２６’、多結晶シリコンのエミ
ッタ領域２３０及び多結晶シリコンのコレクタ・コンタ
クト２３２の表面にそれぞれ残っている。ゲイ化物コン
タクト２７４は不活様ベース領域２２６′とコレクタ領
域２１４Ｃの間のｐ−ｎ接合に於けるエピタキシャル層
エリア２１４ｃの表面に配設され、これによって議論し
たようにバイポーラトランジスタ２５６のベースとコレ
クタの間にショットキダイオードを設ける。更に、ケイ
化物コンタクト２７６．２７８．２８０が図示のように
ｐチャンネルＭＯ８ＦＥＴのソース領域２５２ｓ、ゲー
ト電極２５２ｇ及びドレン領域２５２ｄの表面に配設さ
れる。同様に、ｎチャンネルＭＯＳＦＥＴ２５４のソー
ス領域２５４ｓ、ゲート電ｆｉ２５４ｇ及びドレン領域
２５４ｄはそれらの上に配設されたケイ化物コンタクト
２８２．２８４，２８６をそれぞれ有している。
ムによって構成された金属層が構造の表面に堆積され、
構造は加熱されてかかる金属を露出されたシリコンの表
面と共に合金化する。議論したように、金属はＳｉｎ、
の表面と反応しない（絶縁スペーサ２６６ａ−２６６ｈ
の表面のように）、非反応金属はそこで、ここでは過酸
化水素で除去される。前に議論し第２７図に示されてい
るように、自分でアライメントしたケイ化物コンタクト
２６８．２７０．２７２はバイポーラトランジスタ２５
６の不活性ベース領域２２６’、多結晶シリコンのエミ
ッタ領域２３０及び多結晶シリコンのコレクタ・コンタ
クト２３２の表面にそれぞれ残っている。ゲイ化物コン
タクト２７４は不活様ベース領域２２６′とコレクタ領
域２１４Ｃの間のｐ−ｎ接合に於けるエピタキシャル層
エリア２１４ｃの表面に配設され、これによって議論し
たようにバイポーラトランジスタ２５６のベースとコレ
クタの間にショットキダイオードを設ける。更に、ケイ
化物コンタクト２７６．２７８．２８０が図示のように
ｐチャンネルＭＯ８ＦＥＴのソース領域２５２ｓ、ゲー
ト電極２５２ｇ及びドレン領域２５２ｄの表面に配設さ
れる。同様に、ｎチャンネルＭＯＳＦＥＴ２５４のソー
ス領域２５４ｓ、ゲート電ｆｉ２５４ｇ及びドレン領域
２５４ｄはそれらの上に配設されたケイ化物コンタクト
２８２．２８４，２８６をそれぞれ有している。
このような構成で、ケイ化物コンタクト２６８−２８６
はトランジスタ２５２．２５４．２５６の出来るだけ多
くの表面に形成され、隣接するケイ化物コンタクトは絶
縁側壁スペーサ２２６ａ−２２６ｈによってお互いから
電気的に絶縁されている。ＳｉＯ２のスペーサ２２６ａ
−２２６ｈは非常に狭いから（ここでは１０００人と２
５００人の間）ケイ化物コンタクト２６８−２８６は自
分でアライメントして出来るだけ多くの表面エリアをカ
バーし、これによってかかるケイ化物コンタクト２６８
−２８６によってカバーされる各々のデバイスの領域の
接触抵抗を減少させる０例えば、ベースのケイ化物コン
タクト２６８はスペーサ２６６ａによってカバーされて
いる部分を除く不活性ベース領域２２６′の全表面をカ
バーし、これによってバイポーラトランジスタ２５６の
横方向のベース抵抗を減少させる。同様に、ＭＯＳＦＥ
Ｔ２５２のソース及びドレンのケイ化物コンタクト２７
６．２８０及びＭＯＳＦＥＴ２５４のソース及びドレン
のケイ化物コンタクト２８２．２８６は各々それらのそ
れぞれのデバイス領域（すなわち、ソース及びドレン領
域）の全表面を実質上カバーし、それぞれのゲート電極
２５２ｇ、２５４ｇの１０００人と２５００人の間（側
壁スペーサの幅）内で終了し、これによってＭＯＳＦＥ
Ｔ２５２．２５４の接触抵抗、ソースゲート間抵抗、及
びゲートドレン間抵抗を実質上減少させる。また、かか
るＭＯＳＦＥＴの長さは、バイポーラトランジスタにつ
いて上述したように、ここでは各々約５μｍにほぼ減少
されることができる（第１０図と関連して上で議論した
ように、実質上バイポーラトランジスタ２５６の幅と同
様に）、最後に、本発明のプロセスによってＢ ｉ−Ｃ
ＭＯ８）ランジスタは最小の付加的ステップで同一の基
板に一緒に製作されてもよい。
はトランジスタ２５２．２５４．２５６の出来るだけ多
くの表面に形成され、隣接するケイ化物コンタクトは絶
縁側壁スペーサ２２６ａ−２２６ｈによってお互いから
電気的に絶縁されている。ＳｉＯ２のスペーサ２２６ａ
−２２６ｈは非常に狭いから（ここでは１０００人と２
５００人の間）ケイ化物コンタクト２６８−２８６は自
分でアライメントして出来るだけ多くの表面エリアをカ
バーし、これによってかかるケイ化物コンタクト２６８
−２８６によってカバーされる各々のデバイスの領域の
接触抵抗を減少させる０例えば、ベースのケイ化物コン
タクト２６８はスペーサ２６６ａによってカバーされて
いる部分を除く不活性ベース領域２２６′の全表面をカ
バーし、これによってバイポーラトランジスタ２５６の
横方向のベース抵抗を減少させる。同様に、ＭＯＳＦＥ
Ｔ２５２のソース及びドレンのケイ化物コンタクト２７
６．２８０及びＭＯＳＦＥＴ２５４のソース及びドレン
のケイ化物コンタクト２８２．２８６は各々それらのそ
れぞれのデバイス領域（すなわち、ソース及びドレン領
域）の全表面を実質上カバーし、それぞれのゲート電極
２５２ｇ、２５４ｇの１０００人と２５００人の間（側
壁スペーサの幅）内で終了し、これによってＭＯＳＦＥ
Ｔ２５２．２５４の接触抵抗、ソースゲート間抵抗、及
びゲートドレン間抵抗を実質上減少させる。また、かか
るＭＯＳＦＥＴの長さは、バイポーラトランジスタにつ
いて上述したように、ここでは各々約５μｍにほぼ減少
されることができる（第１０図と関連して上で議論した
ように、実質上バイポーラトランジスタ２５６の幅と同
様に）、最後に、本発明のプロセスによってＢ ｉ−Ｃ
ＭＯ８）ランジスタは最小の付加的ステップで同一の基
板に一緒に製作されてもよい。
第２８図を参照して、金属コンタクト２８７．２８８．
２８９は上に議論した従来の方法でバイポーラトランジ
スタ２５６のベース、エミッタ及びコレクタのケイ化物
コンタクトに加えられる。
２８９は上に議論した従来の方法でバイポーラトランジ
スタ２５６のベース、エミッタ及びコレクタのケイ化物
コンタクトに加えられる。
またＭＯＳＦＥＴ２５２のソース、ゲート及びドレンの
金属相互コンタクト２９０．２９１．２９２及びＭＯＳ
ＦＥＴ２５４のこれらの金属相互コンタクト２９３．２
９４．２９５が図示のように同様の方法で加えられて一
対のＣＭＯ８）ランジスタ２５２．２５４の製作を完了
する。金属電極２９０はソース領域２５２Ｓとコンタク
ト領域２５３の間のｐ−ｎ接合をカバーするべきであり
、金属型ｆ！２９３は同様にソース領域２５４Ｓとコン
タクト領域２５５の間のｐ−ｎ接合の上に位置すべきで
あり、その結果かかるｐ−ｎ接合は更に短絡が保証され
る。
金属相互コンタクト２９０．２９１．２９２及びＭＯＳ
ＦＥＴ２５４のこれらの金属相互コンタクト２９３．２
９４．２９５が図示のように同様の方法で加えられて一
対のＣＭＯ８）ランジスタ２５２．２５４の製作を完了
する。金属電極２９０はソース領域２５２Ｓとコンタク
ト領域２５３の間のｐ−ｎ接合をカバーするべきであり
、金属型ｆ！２９３は同様にソース領域２５４Ｓとコン
タクト領域２５５の間のｐ−ｎ接合の上に位置すべきで
あり、その結果かかるｐ−ｎ接合は更に短絡が保証され
る。
本発明に関する好適な実施例を説明したが、これに対す
る変更と修正は当業者にとって明らかとなるであろう、
従って、本発明の範囲は添付の特許請求の範囲のみによ
って限定されることが意図されている。
る変更と修正は当業者にとって明らかとなるであろう、
従って、本発明の範囲は添付の特許請求の範囲のみによ
って限定されることが意図されている。
第１図−第８図及び第１０図は、本発明の第１の実施例
に従って製作されるバイポーラトランジスタのその種々
の製造ステップに於ける断面構成図である。 第９図は、第１図−第８図及び第１０図に示される実施
例に従って製作されるバイポーラトランジスタのその製
造に於ける１ステツプに於ける等角投影図である。 第１１図−第１８図は、本発明の第２の実施例に従って
製作されるマルチベース、マルチエミッタバイポーラト
ランジスタのその種々の製造ステップに於ける断面構成
図である。 第１９図−第２８図は、本発明の第３の実施例に従って
製作されるバイポーラトランジスタ及び０ＭＯ３電界効
果トランジスタのその種々の製造ステップに於ける断面
構成図である。 １０・・・・・基板 １２・・・・・サブコレクタ領域 １４・・・・・エピタキシャル層 １６・・・・・フィールド酸化領域 １８・・・・・チャンネルストップ ２０・・・・・薄い層 ２２・・・・・フォトレジスト層 ２４・・・・・ウィンド ２６・・・・・ベース領域 ２８・・・・・多結晶シリコン層 ３０・・・・・エミッタ領域 ３２・・・・・コレクタ・コンタクト ３４・・・・・絶縁層 （外４名） 巴寸 什 巴 ？ 寸〜 リ ！
に従って製作されるバイポーラトランジスタのその種々
の製造ステップに於ける断面構成図である。 第９図は、第１図−第８図及び第１０図に示される実施
例に従って製作されるバイポーラトランジスタのその製
造に於ける１ステツプに於ける等角投影図である。 第１１図−第１８図は、本発明の第２の実施例に従って
製作されるマルチベース、マルチエミッタバイポーラト
ランジスタのその種々の製造ステップに於ける断面構成
図である。 第１９図−第２８図は、本発明の第３の実施例に従って
製作されるバイポーラトランジスタ及び０ＭＯ３電界効
果トランジスタのその種々の製造ステップに於ける断面
構成図である。 １０・・・・・基板 １２・・・・・サブコレクタ領域 １４・・・・・エピタキシャル層 １６・・・・・フィールド酸化領域 １８・・・・・チャンネルストップ ２０・・・・・薄い層 ２２・・・・・フォトレジスト層 ２４・・・・・ウィンド ２６・・・・・ベース領域 ２８・・・・・多結晶シリコン層 ３０・・・・・エミッタ領域 ３２・・・・・コレクタ・コンタクト ３４・・・・・絶縁層 （外４名） 巴寸 什 巴 ？ 寸〜 リ ！
Claims (1)
- 【特許請求の範囲】 （１）半導体構造にバイポーラトランジスタを形成する
方法であって、 （ａ）半導体構造にベース領域を形成し、上記のベース
領域は第１の部分と第１の部分と隣接して配設された第
２の部分を有するステップ、 （ｂ）ベース領域の第１の部分の表面上にエミッタ領域
を配設し、上記のエミッタ領域は上部表面と第１の側部
表面を有するステップ、 （ｃ）ベース領域の第２の部分の表面、エミッタ領域の
上部表面及びエミッタ領域の第１側部表面上に絶縁物質
の層を形成するステップ、及び （ｄ）上記の絶縁物質層の部分を選択的に除去してエミ
ッタ領域の上部表面及びベース領域の第２の部分の表面
の部分を露出させ、ベース領域の第２の部分の露出され
た表面部分とエミッタ領域の第１の側部表面との間に絶
縁物質の第１の領域を保持するステップ、 によって構成される方法。 （２）更にベース領域の第２の部分の露出された表面部
分上の金属によって構成される第１のコンタクトとエミ
ッタ領域の露出された上部表面上の金属によって構成さ
れる第２のコンタクトを形成し、上記の絶縁物質の第１
の領域は上記の第１と第２のコンタクトを相互に電気的
に絶縁するステップによって構成される請求項１記載の
方法。 （３）更に上記の第１と第２のコンタクト上に電極を配
設するステップによって構成される請求項２記載の方法
。 （４）絶縁層の部分を選択的に除去する上記のステップ
は上記の絶縁層を垂直かつ異方性的にエッチングするス
テップによって構成される請求項１記載の方法。 （５）エミッタ領域は更に第２の側部表面によって構成
され、更に、 （ａ）半導体構造の表面上にベース領域とエミッタ領域
の第２の側部表面から間隙をおいてコレクタ・コンタク
トを配設し、上記のコレクタ・コンタクトは上部表面と
側部表面を有するステップ、 （ｂ）エミッタ領域とコレクタ・コンタクトの間の半導
体構造の表面、エミッタ領域の第２の側部表面、及びコ
レクタ・コンタクトの側部と上部表面上に絶縁物質の層
を形成するステップ、及び、 （ｃ）上記の絶縁層の部分を選択的に除去してエミッタ
領域とコレクタ・コンタクトの間の半導体構造の表面の
部分及びコレクタ・コンタクトの上部表面を露出し、半
導体構造の上記の露出された表面の部分とエミッタ領域
の第２の側部表面の間の絶縁物質の第２の領域及び半導
体構造の上記の露出された表面の部分とコレクタ・コン
タクトの側部表面の間の絶縁物質の第３の領域を保持す
るステップによって構成される請求項１記載の方法。 （６）更にコレクタ・コンタクトの露出された表面上の
金属によて構成される第３のコンタクト及びエミッタ領
域とコレクタ・コンタクトの間の半導体構造の上記の露
出された表面部分上の金属によって構成される第４のコ
ンタクトを形成し、絶縁材料の第２の領域が上記の第２
と第４のコンタクトを相互に電気的に絶縁し、絶縁材料
の第３の領域が上記の第３と第４のコンタクトを相互に
電気的に絶縁するステップによって構成される請求項５
記載の方法。 （７）更に上記の第３のコンタクト上に電極を配設する
ステップによって構成される請求項６記載の方法。 （８）上記の絶縁層の部分を選択的に除去する上記のス
テップは上記の絶縁層を垂直かつ異方性的にエッチング
するステップによって構成される請求項５記載の方法。 （９）第１のタイプの導電性を有する半導体構造にバイ
ポーラトランジスタを形成する方法において、 （ａ）半導体構造に第１のタイプの導電性と逆の第２の
タイプの導電性を有するベース領域を形成するステップ
、 （ｂ）ベース領域の第１の部分の表面上に第１のタイプ
の導電性を有する半導体物質によって構成されるエミッ
タ領域を配設し、上記のエミッタ領域は上部表面と第１
の側部表面を有するステップ、 （ｃ）ベース領域の第１の部分に活性ベース領域を形成
しベース領域の第１の部分とエミッタ領域の第１の側部
表面に隣接するベース領域の第２の部分に不活性ベース
領域を形成するステップ、 （ｄ）不活性ベース領域の表面、エミッタ領域の第１の
側部表面、及びエミッタ領域の上部表面上に絶縁物質の
層を形成するステップ、 （ｅ）上記の絶縁物質層の部分を選択的に除去してエミ
ッタ領域の上部表面及び不活性ベース領域の表面の部分
を露出させ、不活性ベース領域の表面の露出された部分
とエミッタ領域の第１の側部表面との間に絶縁物質の第
１の領域を保持するステップ、及び、 （ｆ）エミッタ領域の露出された上部表面上の金属によ
って構成される第１のコンタクトと不活性ベース領域の
表面の露出された部分上の金属によって構成される第２
のコンタクトを形成し、上記の第１の絶縁物質の領域は
上記の第１と第２のコンタクトを相互に電気的に絶縁す
るステップ、によって構成される方法。 （１０）エミッタ領域は追加的に第２の側部表面を有し
、更に、 （ａ）半導体構造の表面上にエミッタ領域の第２の側部
表面及びベース領域の第３の部分から間隙をおいて第１
のタイプの導電性を有する半導体物質によって構成され
るコレクタ・コンタクトを配設し、ベース領域の第３の
部分はその第１の部分とエミッタ領域の第２の側部表面
に隣接し、上記のコレクタ・コンタクトは上部表面と側
部表面を有するステップ、 （ｂ）上記の絶縁材料層形成ステップはまたエミッタ領
域の第２の側部表面、半導体構造及びエミッタ領域とコ
レクタ・コンタクトの間に配設された第３のベース領域
の部分の表面、及びコレクタ・コンタクトの側部表面と
上記表面上に追加的に上記の絶縁物質層を形成するステ
ップ、及び （ｃ）上記の選択的除去ステップは更に上記の絶縁物質
の部分を除去してエミッタ領域とコレクタ・コンタクト
の間に配設された半導体構造の表面の部分、ベース領域
の第３の部分の表面の部分、及びコレクタ・コンタクト
の上部表面を露出し、エミッタ領域の第２の側部表面と
ベース領域の第３の部分の上記の露出された表面の部分
の間の絶縁物質の第２の領域を保持し、かつエミッタ領
域とコレクタ・コンタクトの間に配設された半導体構造
の表面の上記の露出された部分とコレクタ・コンタクト
の側部表面との間に絶縁物質の第３の領域を保持するス
テップによって構成される請求項９記載の方法。 （１１）更にコレクタ・コンタクトの露出された上部表
面上の金属によって構成される第３のコンタクトを形成
し、上記の第３コンタクト上に電極を配設するステップ
によって構成される請求項１０記載の方法。 （１２）半導体構造とエミッタ領域とコレクタ・コンタ
クトの間に配設された第３のベース領域の部分の露出さ
れた表面部分上と上記の第３のベース領域の部分と半導
体構造の間の接合部上の金属によって構成される第４の
コンタクトを形成し、絶縁材料の第２の領域は上記の第
４のコンタクトを第２のコンタクトから電気的に絶縁し
、絶縁材料の第３の領域は上記の第４のコンタクトを第
３のコンタクトから電気的に絶縁するステップによって
構成される請求項１１記載の方法。 （１３）更に上記の第４のコンタクトが第３のベース領
域の部分と半導体構造の間の上記の接合部の領域で形成
されることを防止するステップによって構成される請求
項１２記載の方法。 （１４）活性ベース及び不活性ベースを形成するステッ
プはベース領域の第１の部分をエミッタ領域でマスクし
、エミッタ領域によってマスクを外されたベース領域の
第２の部分に第２のタイプの導電性の粒子を注入し上記
の第２の部分に不活性ベース領域と上記の第１の部分に
活性ベース領域を形成するステップによって構成される
請求項９記載の方法。（１５）更に選択的除去ステップ
の後、活性ベース領域と不活性ベース領域の部分をエミ
ッタ領域と絶縁材料の第１の領域でマスクし第２のタイ
プの導電性の粒子を上記のエミッタ領域と絶縁材料の第
１の領域によって露出された不活性ベース領域の部分に
注入するステップによって構成される請求項１４記載の
方法。 （１６）エミッタ領域と絶縁材料の第１の領域によって
露出された不活性ベース領域の部分への第２タイプの導
電性粒子の注入の間エミッタ領域をマスクするステップ
によって構成される請求項１５記載の方法。 （１７）第１のタイプの導電性を有する半導体構造にバ
イポーラトランジスタを形成する方法において、 （ａ）半導体構造に第１のタイプの導電性と逆の第２の
タイプの導電性を有するベース領域を形成するステップ
、 （ｂ）ベース領域の第１の部分上の半導体構造の表面上
に第１のタイプの導電性を有する半導体物質によって構
成される間隙を有する複数のエミッタ領域を配設し、上
記の複数のエミッタ領域の各々は上部表面と一対の側部
表面を有するステップ、 （ｃ）ベース領域の第１の部分を複数のエミッタ領域で
マスクし、複数のエミッタ領域によってマスクを外され
たベース領域の第２の部分に第２のタイプの導電性の粒
子を注入し上記の第２の部分に複数の不活性ベース領域
と上記の第１の部分に複数の活性ベース領域を形成する
ステップ、 （ｄ）複数の不活性ベース領域の表面、複数のエミッタ
領域の各々は対になった側部表面、及び複数のエミッタ
領域の上部表面上に絶縁材料の層を形成するステップ、 （ｅ）上記の絶縁物質の部分を選択的に除去して複数の
エミッタ領域の上部表面及び複数の不活性ベース領域の
表面の部分を露出させ、複数のエミッタ領域の各々の対
になった側部表面に当接する絶縁物質の一対の領域を保
持するステップ、 （ｆ）複数のエミッタ領域の露出された上部表面上の金
属によって構成される第１の複数のコンタクトと複数の
不活性ベース領域の表面の露出された部分上の金属によ
って構成される第２の複数のコンタクトを形成し、絶縁
物質の領域の各々は第１と第２の複数のコンタクトの隣
接したものを相互に電気的に絶縁するステップ、 によって構成される方法。 （１８）更に第１のタイプの導電性を有する半導体物質
によって構成されるコレクタ・コンタクトをベース領域
及び複数のエミッタ領域から間隙をおいた半導体層の表
面上に配設するステップによって構成される請求項１７
記載の方法。 （１９）更に選択的除去ステップの後、複数の活性ベー
ス領域と複数の不活性ベース領域の隣接する部分を複数
のエミッタ領域とその対になった側部表面と当接して配
設された対になった絶縁材料でマスクし、第２のタイプ
の導電性の粒子を複数のエミッタ領域と対になった絶縁
材料の領域によってマスクを外された複数の不活性ベー
ス領域の部分に注入するステップによって構成される請
求項１７記載の方法。 （２０）複数のエミッタ領域と対になった絶縁材料の領
域によってマスクを外された複数の不活性ベース領域の
部分への第２タイプの導電性粒子の注入の間複数のエミ
ッタ領域をマスクするステップによって更に構成される
請求項１９記載の方法。 （２１）第１のタイプの導電性と第１のドーパント濃度
を有する半導体構造にバイポーラトランジスタと一対の
相補型電界効果トランジスタを形成する方法において、 （ａ）半導体構造の第１の領域に第１のタイプの導電性
の第１のウェルと第２のドーパント濃度を、そして半導
体構造の第２の領域に第１のタイプの導電性と逆の第２
のタイプの導電性を有する第２のウェルを形成するステ
ップ、 （ｂ）半導体構造の第３の領域にバイポーラトランジス
タ用の第２のタイプの導電性を有するベース領域を形成
し、上記のベース領域は第１の部分と第１の部分に隣接
して配設された第２の部分から構造されるステップ、 （ｃ）ベース領域の第１の部分の表面上にエミッタ領域
を、第１のウェルの第１の部分上に第１のゲート電極を
、そして第２のウェルの第１の部分上に第２のゲート電
極を配設し、エミッタ領域及び第１と第２のゲート領域
はそれぞれ上部表面と第１と第２の側部表面によって構
成されるステップ、 （ｄ）第１のタイプの導電性を有する粒子を第２のゲー
ト電極、その中に第２のソース領域を形成するための第
２のウェルの第１の部分に隣接したその第２の部分と第
２のゲート電極の第１の側部表面、及びその中に第２の
ドレン領域を形成するための第２のウェルの第１の部分
に隣接したその第３の部分と第２のゲート電極の第２の
側部表面に注入するステップ、 （ｅ）第２のタイプの導電性を有する粒子をベース領域
の上記の第２の部分に不活性ベース領域を、そしてベー
ス領域の上記の第１の部分に活性ベース領域を形成する
ためのベース領域の第２の部分、第１のゲート電極、そ
の中に第１のソース領域を形成するための第１のウェル
の第１の部分に隣接したその第２の部分と第１の電極の
第１の側部表面、及びその中に第１のドレン領域を形成
するための第１のウェルの第１の部分に隣接したその第
３の部分と第１のゲート電極の第２の側部表面に注入す
るステップ、 （ｆ）構造上に絶縁物質の層を形成するステップ、 （ｇ）上記の絶縁物質層の部分を選択的に除去して不活
性ベース領域の表面の部分、第１のソース及びドレン領
域、第２のソース及びドレン領域及びエミッタ領域と第
１及び第２のゲート電極の上部表面を露出し、そして、 １、不活性ベース領域の表面の露出された部分とエミッ
タ領域の第１の側部表面の間の絶縁物質の第１の領域、 ２、第１のソース領域の露出された表面部分と第１のゲ
ート電極の第１の側部表面の間に配設された絶縁物質の
第２の領域、 ３、第１のドレン領域の表面の露出された部分と第１の
ゲート電極の第２の側部表面の間に配設された絶縁物質
の第３の領域、 ４、第１のソース領域の表面の露出された部分と第２の
ゲート電極の第１の側部表面の間に配設された絶縁物質
の第４の領域、及び ５、第２のドレン領域の表面の露出された部分と第２の
ゲート電極の第２の側部表面の間に配設された絶縁物質
の第４の領域を保持するステップ、及び、 （ｈ）不活性ベース領域、第１のソース及びドレン領域
、第２のソース及びドレン領域の表面の露出された部分
上、及びエミッタ領域と第１及び第２のゲート電極の露
出された上部表面上の金属によって構成されたコンタク
トを形成するステップ、 によって構成される方法。 （２２）（ａ）絶縁物質層形成ステップの前に第１のタ
イプの導電性を有する半導体物質によって構成されるコ
レクタ・コンタクトをエミッタ領域の第２の側部表面か
ら間隙をおきかつベース領域の第３の部分から間隙をお
く半導体構造の第３の領域の表面上に配設し、ベース領
域の第３の部分はその第１の部分及びエミッタ領域の第
２の側部表面に隣接し、上記のコレクタ・コンタクトは
上部表面と側部表面を有するステップ、及び （ｂ）上記の選択的除去ステップはまた上記の絶縁物質
の部分を除去してコレクタ・コンタクトの上部表面及び
半導体構造の第３の領域の表面の部分及びエミッタ領域
とコレクタ・コンタクトの間に配設された第３のベース
領域の部分を露出し、エミッタ領域の第２の側部表面と
ベース領域の第３の部分の上記の露出された表面の部分
の間に絶縁物質の第６の領域を保持し、半導体構造の第
３の領域の表面の上記の露出された部分とコレクタ・コ
ンタクトの側部表面の間に絶縁物質の第７の領域を保持
するステップによって更に構成される請求項２１記載の
方法。 （２３）更にコレクタ・コンタクトの露出された上部表
面上の金属によって構成されるコンタクトを形成するス
テップによつて構成される請求項２２記載の方法。 （２４）更に半導体構造の第３の領域及びエミッタ領域
とコレクタ・コンタクトの間に配設された第３のベース
領域の部分の露出された表面の部分上の金属によって構
成されるコンタクトを形成するステップによって構成さ
れる請求項２３記載の方法。 （２５）更に上記のコンタクトが第３のベース領域の部
分と半導体構造の第３の領域の間の接合部の領域に形成
されることを防止するステップによって構造される請求
項２４記載の方法。 （２６）（ａ）第１のタイプの導電性を有する粒子を第
１のゲート電極の第１の側部表面から間隔をおいた第１
のソース領域の部分に注入し、第１のタイプの導電性の
粒子は第１のソース領域に於いて第２のタイプの導電性
の粒子と接合部を形成するステップ、及び （ｂ）第１のソース領域に於いて上記の接合部上に金属
で構成されるコンタクトを形成するステップによって更
に構成される請求項２１記載の方法。 （２７）（ａ）第２のタイプの導電性を有する粒子を第
２のゲート電極の第１の側部表面から間隔をおいた第２
のソース領域の部分に注入し、第２のタイプの導電性の
粒子は第２のソース領域に於いて第１のタイプの導電性
の粒子と接合部を形成するステップ、及び （ｂ）第２のソース領域に於いて上記の接合部上に金属
で構成されるコンタクトを形成する、ステップによって
更に構成される請求項２１記載の方法。 （２８）第１のウェル及び第２のウェルを形成するステ
ップは、 （ａ）第１の導電性のタイプを有する粒子を半導体構造
の第１の領域に注入するステップ、 （ｂ）第２の導電性のタイプを有する粒子を半導体構造
の第２の領域に注入するステップ、及び （ｃ）第１の導電性のタイプの粒子を半導体構造に第１
の所定の深さに打ち込んで第１のウェルを形成し、第２
の導電性のタイプの粒子を第２の所定の深さに打ち込ん
で第２のウェルを形成し、かつ上記の打ち込みを実質上
同時に行うステップによって構成される請求項２１記載
の方法。 （２９）上記の打ち込みのステップは、 （ａ）窒化シリコンによって構成される層を半導体構造
の第１と第２の領域上に所定の厚さで加えるステップ、
及び （ｂ）構造を所定の温度で所定の時間加熱して実質上同
時に第１と第２のタイプの導電性の粒子をそれぞれ第１
と第２の所定の深さに打ち込むステップによって構成さ
れる請求項２８記載の方法。 （３０）窒化シリコン層の所定の厚さは５００Åと１５
００Åの間である請求項２９記載の方法。 （３１）窒化シリコン層の所定の厚さはほぼ１５００Å
である請求項２９記載の方法。 （３２）所定の温度は９００℃と１２００℃の間である
請求項２９記載の方法。 （３３）所定の温度はほぼ１１００℃である請求項２９
記載の方法。 （３４）所定の時間は６時間と１０時間の間である請求
項３２記載の方法。 （３５）所定の時間はほぼ６．５時間である請求項３４
記載の方法。 （３６）半導体構造に複数のドーピングされた領域を形
成する方法は、 （ａ）第１のタイプの導電性を有する粒子を半導体構造
の第１の領域に注入するステップ、 （ｂ）第１のタイプの導電性と逆の第２のタイプの導電
性を有する粒子を半導体構造の第２の領域に注入するス
テップ、 （ｃ）窒化シリコンで構成される層を半導体構造の第１
と第２の領域上に堆積するステップ、及び （ｄ）第１のタイプの導電性粒子を第１の領域に第１の
所定の深さにそして第２のタイプの導電性粒子を第２の
領域に第２の所定の深さに打ち込むために選択された所
定の温度で所定の時間半導体構造を加熱するステップに
よって構成される方法。 （３７）窒化シリコンで構成される層は５０００Åと１
５００Åの間の所定の厚さに堆積される請求項３６記載
の方法。 （３８）上記の所定の厚さはほぼ１５００Åである請求
項３７記載の方法。 （３９）所定の温度は９００℃と１２００℃の間である
請求項３６記載の方法。 （４０）所定の温度はほぼ１１００℃である請求項３９
記載の方法。 （４１）所定の時間は６時間と１０時間である請求項３
６記載の方法。 （４２）所定の時間はほぼ６．５時間である請求項４１
記載の方法。 （４３）更に半導体構造上に絶縁層を形成し、上記の第
１と第２のタイプの導電性粒子を絶縁層を通して第１と
第２の領域にそれぞれ注入し、上記の絶縁層上に窒化シ
リコン層を堆積するステップによって構成される請求項
３６記載の方法。 （４４）上記の加熱ステップは、 （ａ）半導体構造を第１の所定の温度で第１の所定時間
加熱するステップ、及び、 （ｂ）この構造を第２の所定の温度で第１の所定時間よ
りも長い第２の所定時間加熱するステップによって構成
される請求項３６記載の方法。 （４５）第１の所定時間は８００℃から１２００℃の範
囲内であり第１の所定時間は１時間未満であり、第２の
所定時間は９００℃と１２００℃の間であり第２の所定
時間は１時間を超える請求項４４記載の方法。 （４６）半導体構造に複数のドーピングされた領域を形
成する方法は、 （ａ）第１のタイプの導電性を有する粒子を半導体構造
の第１の領域に注入するステップ、 （ｂ）第１のタイプの導電性と逆の第２のタイプの導電
性を有する粒子を半導体構造の第２の領域に注入するス
テップ、 （ｃ）物質の層を半導体構造の第１と第２の領域上に堆
積するステップ、及び （ｄ）半導体構造を加熱して第１のタイプの導電性粒子
を第１の領域に第１の所定の深さにそして第２のタイプ
の導電性粒子を第２の領域に第２の所定の深さに打ち込
み、上記の物質の層は上記の第１と第２のタイプの導電
性粒子が第１と第２の領域からそれぞれ蒸発することを
実質上防止するように選択され、そして上記の加熱ステ
ップの間半導体構造の第３の領域に再堆積するステップ
、によって構成される方法。 （４７）上記の物質の層は窒化シリコンによって構成さ
れている請求項４６記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US4794287A | 1987-05-08 | 1987-05-08 | |
| US47942 | 1987-05-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63287061A true JPS63287061A (ja) | 1988-11-24 |
Family
ID=21951869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11231388A Pending JPS63287061A (ja) | 1987-05-08 | 1988-05-09 | 近接したデバイス領域を有するバイポーラトランジスタの形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0290268A3 (ja) |
| JP (1) | JPS63287061A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5064773A (en) * | 1988-12-27 | 1991-11-12 | Raytheon Company | Method of forming bipolar transistor having closely spaced device regions |
| JP2726502B2 (ja) * | 1989-08-10 | 1998-03-11 | 株式会社東芝 | 半導体装置の製造方法 |
| CN116153973A (zh) * | 2023-04-18 | 2023-05-23 | 微龛(广州)半导体有限公司 | 纵向双极型晶体管及制作方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3536945A (en) * | 1966-02-14 | 1970-10-27 | Microdot Inc | Luminescent gas tube including a gas permeated phosphor coating |
| JPS5941059B2 (ja) * | 1978-11-03 | 1984-10-04 | キヤタピラ− トラツクタ− カンパニイ | シ−ル兼振動防止装置 |
| JPS5676589A (en) * | 1979-11-28 | 1981-06-24 | Tokyo Shibaura Electric Co | Wiring pattern |
| JPS57118669A (en) * | 1981-01-16 | 1982-07-23 | Toshiba Corp | Multiemitter type npn transistor |
| US4521952A (en) * | 1982-12-02 | 1985-06-11 | International Business Machines Corporation | Method of making integrated circuits using metal silicide contacts |
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| FR2581248B1 (fr) * | 1985-04-26 | 1987-05-29 | Efcis | Procede de fabrication de transistors a effet de champ et transistors bipolaires lateraux sur un meme substrat |
| US4682409A (en) * | 1985-06-21 | 1987-07-28 | Advanced Micro Devices, Inc. | Fast bipolar transistor for integrated circuit structure and method for forming same |
-
1988
- 1988-05-06 EP EP88304112A patent/EP0290268A3/en not_active Ceased
- 1988-05-09 JP JP11231388A patent/JPS63287061A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0290268A3 (en) | 1990-01-10 |
| EP0290268A2 (en) | 1988-11-09 |
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