JPS59110225A - サブミクロン半導体ｌｓｉ - Google Patents
サブミクロン半導体ｌｓｉInfo
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- JPS59110225A JPS59110225A JP57219617A JP21961782A JPS59110225A JP S59110225 A JPS59110225 A JP S59110225A JP 57219617 A JP57219617 A JP 57219617A JP 21961782 A JP21961782 A JP 21961782A JP S59110225 A JPS59110225 A JP S59110225A
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体ＬＳＩ （大規模集積回路）に係り、特
に実効チャネル長が１μｍ以下のサブミクロン単位のＭ
ＯＳ ｝ランジスタ（絶縁ダート形トランジスタ）を構
成素子とするＭＯＳ形ＬＳＩとその電源−回路とを同一
チップ上に有するサブミクロン半導体ＬＳＩに関する。
に実効チャネル長が１μｍ以下のサブミクロン単位のＭ
ＯＳ ｝ランジスタ（絶縁ダート形トランジスタ）を構
成素子とするＭＯＳ形ＬＳＩとその電源−回路とを同一
チップ上に有するサブミクロン半導体ＬＳＩに関する。
ＭＯＳ形トランジスタを含む集積回路の発展はめざまし
く、１９６０年代後半に実効チャネル長が約１０μｍの
ＭＯＳ ｝ランジスタによる数十〜数百素子のＩＣが実
現された後、加工の微細化，高集積化が進み、近年では
実効チャネル長が１．５μｍ−程度で素子数が数十万素
子の超ＬＳＩ （ＶＬＳＩ）へと発展を続けている。さ
らに、将来は実効チャネル長が１ ｌｌｍ以下のサブミ
クロンＭＯＳ ｝ランジスタによるサブミクロン半導体
ＬＳＩの出現が予想される。そして、従来は外部供給電
源により直接にＭＯＳ形ＬＳＩを動作させておシ、電源
電圧も実効チャネル長の縮小と共に低減してきており、
例えば現在の１．５μｍの実効チャネル長を用いるもの
では５Ｖの単一電源下でＭＯＳ形ＬＳＩを動作させてい
る。ここで、ＭＯＳトランジスタの断面構造を第１図（
、）に、またエネルギーバンドを第１図（ｂ）に示す。
く、１９６０年代後半に実効チャネル長が約１０μｍの
ＭＯＳ ｝ランジスタによる数十〜数百素子のＩＣが実
現された後、加工の微細化，高集積化が進み、近年では
実効チャネル長が１．５μｍ−程度で素子数が数十万素
子の超ＬＳＩ （ＶＬＳＩ）へと発展を続けている。さ
らに、将来は実効チャネル長が１ ｌｌｍ以下のサブミ
クロンＭＯＳ ｝ランジスタによるサブミクロン半導体
ＬＳＩの出現が予想される。そして、従来は外部供給電
源により直接にＭＯＳ形ＬＳＩを動作させておシ、電源
電圧も実効チャネル長の縮小と共に低減してきており、
例えば現在の１．５μｍの実効チャネル長を用いるもの
では５Ｖの単一電源下でＭＯＳ形ＬＳＩを動作させてい
る。ここで、ＭＯＳトランジスタの断面構造を第１図（
、）に、またエネルギーバンドを第１図（ｂ）に示す。
第１図（、）において、１は半導体基板（本例ではＰ形
Ｓｔ基板）、２は上記基板１上のデート絶縁膜（Ｓ１０
２）、３はダート、４はソース（ｎ＋領領域、５はドレ
イン（ｎセ領域）、Ｌｅｆｆは実効チャネル長である。
Ｓｔ基板）、２は上記基板１上のデート絶縁膜（Ｓ１０
２）、３はダート、４はソース（ｎ＋領領域、５はドレ
イン（ｎセ領域）、Ｌｅｆｆは実効チャネル長である。
ところで、実効チャネル長の縮小に伴って素子中の電界
が高くなってきておシ、（イ）インパクトイオン化によ
るホットエレクトロンやホットホールの発生、（口）基
板電流の増大、（ハ）パンチスルー、（ニ）ソース，ド
レイン接合プレークダウン、（ホ）ホットギヤリアのダ
ート絶縁膜中へのトラップによるＭＯＳ ｝ランジスタ
の閾値電圧の経時変化等が問題となってきており、外部
供給電源の電源動作範囲の制限が厳しいという欠点があ
った。さらに、将来、１μｍ以下の実効チャネル長のＭ
ＯＳ ｝ランジスタを含むサブミクロン半導体ＬＳＩに
おいては、電源電圧を現在の標準電源である５ｖ単一電
源から低下させる必要も出てくると思われる。これは、
前記（イ）〜（ホ）の５項目によシミ原電圧が制限され
る現象のためであるが、上記５項目の中でも特に（ホ）
ホットキャリアのダート絶縁膜中へのトラップによるＭ
ＯＳ ｝ランジスタの閾値電圧の経時変化は、サブミク
ロン半導体ＬＳＩの速度性能の著し，い劣化や、不良動
作の発生を引き起こし、厳しい制限を与える。即ち、発
生したホットエレクトロンやホットホールが、ダート絶
縁膜２と半導体基板１の表面との間に形成されるφ （
エレクトロン） ” ３． １ ｅＶ 。
が高くなってきておシ、（イ）インパクトイオン化によ
るホットエレクトロンやホットホールの発生、（口）基
板電流の増大、（ハ）パンチスルー、（ニ）ソース，ド
レイン接合プレークダウン、（ホ）ホットギヤリアのダ
ート絶縁膜中へのトラップによるＭＯＳ ｝ランジスタ
の閾値電圧の経時変化等が問題となってきており、外部
供給電源の電源動作範囲の制限が厳しいという欠点があ
った。さらに、将来、１μｍ以下の実効チャネル長のＭ
ＯＳ ｝ランジスタを含むサブミクロン半導体ＬＳＩに
おいては、電源電圧を現在の標準電源である５ｖ単一電
源から低下させる必要も出てくると思われる。これは、
前記（イ）〜（ホ）の５項目によシミ原電圧が制限され
る現象のためであるが、上記５項目の中でも特に（ホ）
ホットキャリアのダート絶縁膜中へのトラップによるＭ
ＯＳ ｝ランジスタの閾値電圧の経時変化は、サブミク
ロン半導体ＬＳＩの速度性能の著し，い劣化や、不良動
作の発生を引き起こし、厳しい制限を与える。即ち、発
生したホットエレクトロンやホットホールが、ダート絶
縁膜２と半導体基板１の表面との間に形成されるφ （
エレクトロン） ” ３． １ ｅＶ 。
φｈ（ホール） ＝ 、３．８ ｅＶのポテンシャルバ
リヤを越えてダート絶縁膜２中へ放出されてダート絶縁
膜２中へトラップされることによって、ＭＯＳトランジ
スタの闇値電圧シフトが起こる訳である。
リヤを越えてダート絶縁膜２中へ放出されてダート絶縁
膜２中へトラップされることによって、ＭＯＳトランジ
スタの闇値電圧シフトが起こる訳である。
他方、システム応用上からは、システムを構成する各Ｌ
ＳＩの電源は共通化されることが、小型化，低コスト化
の面から好ましく、マたＴＴＬコン・ぐティビリティ等
をも考えたとき、サブミクロン半導体ＬＳＩも現在の標
準電源である５ｖ電源下で動作することが好ましい。し
かし、単に従来の方式にしたがって５ｖの外部電源で直
接にサブミクロン半導体ＬＳＩを駆動する方式では、５
Ｖ 電源下でサブミクロンＭＯＳ形ＬＳＩヲｌｊｌ＋
作させることになシ、前述したような５項目の問題に対
応できず、ＭＯＳ ） ９ンジスタノ特性カ劣化し、不
良の発生を引き起こすという欠点がある。
ＳＩの電源は共通化されることが、小型化，低コスト化
の面から好ましく、マたＴＴＬコン・ぐティビリティ等
をも考えたとき、サブミクロン半導体ＬＳＩも現在の標
準電源である５ｖ電源下で動作することが好ましい。し
かし、単に従来の方式にしたがって５ｖの外部電源で直
接にサブミクロン半導体ＬＳＩを駆動する方式では、５
Ｖ 電源下でサブミクロンＭＯＳ形ＬＳＩヲｌｊｌ＋
作させることになシ、前述したような５項目の問題に対
応できず、ＭＯＳ ） ９ンジスタノ特性カ劣化し、不
良の発生を引き起こすという欠点がある。
また、別の観点から考えて、従来方式のＭＯ８形ＬＳＩ
の性能は、速度、消費電流等が外部供給電圧に対して大
きく依存して変化し、ＬＳＸの設計上の困難度やシステ
ム応用上の使い難さの点で問題があった。さらに、従来
方式のＭＯ８形ＬＳＩは、その応用上、精度のよい電源
の下に動作させる必要があり、そうでないと過大電圧の
ために劣化したシして信頼性上の問題点を引き起こすこ
とがあり、電源スノヤイクや電源ノイズによって劣化や
誤動作が発生することがあった。
の性能は、速度、消費電流等が外部供給電圧に対して大
きく依存して変化し、ＬＳＸの設計上の困難度やシステ
ム応用上の使い難さの点で問題があった。さらに、従来
方式のＭＯ８形ＬＳＩは、その応用上、精度のよい電源
の下に動作させる必要があり、そうでないと過大電圧の
ために劣化したシして信頼性上の問題点を引き起こすこ
とがあり、電源スノヤイクや電源ノイズによって劣化や
誤動作が発生することがあった。
本発明は上記の事情に鑑みてなされたもので、広い範囲
の外部供給電源電圧の下で劣化なく高い信頼性でかつ一
定の性能で動作可能とカリ、電源スｉ＋イクに対しても
劣化せず、電源ノイズに対しても安定に動作し得るサブ
ミクロン半導体ＬＳＩを提供するものである。
の外部供給電源電圧の下で劣化なく高い信頼性でかつ一
定の性能で動作可能とカリ、電源スｉ＋イクに対しても
劣化せず、電源ノイズに対しても安定に動作し得るサブ
ミクロン半導体ＬＳＩを提供するものである。
即ち、本発明のサブミクロン半導体ＬＳＩは、外部動作
する実効チャネル長が１μｍ以下のＭＯＳ）ランジスタ
を構成素子とするＭＯ８形ＬＳＩを同一チップ上に設け
てなることを特徴とするものである。
する実効チャネル長が１μｍ以下のＭＯＳ）ランジスタ
を構成素子とするＭＯ８形ＬＳＩを同一チップ上に設け
てなることを特徴とするものである。
したがって、外部供給電源電圧−Ａ！広い範囲にわたっ
て変化しても内部電源電圧は一定で安定しているので、
ＭＯ８形ＬＳＩは劣化することなく高い信頼性でかつ一
定の性能で動作し、また電源スパイクや電源ノイズに対
しても内部電源電圧は安定しているのでＭＯ８形ＬＳＩ
は劣化することなく安定に動作するようになる。
て変化しても内部電源電圧は一定で安定しているので、
ＭＯ８形ＬＳＩは劣化することなく高い信頼性でかつ一
定の性能で動作し、また電源スパイクや電源ノイズに対
しても内部電源電圧は安定しているのでＭＯ８形ＬＳＩ
は劣化することなく安定に動作するようになる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第２図に示すサブミクロン半導体ＬＳＩ ２０において
は、内部電源回路２１とサブミクロンＭＯ８形ＬＳＩ
２２と各種端子（電源ｖｃｃ端子２３．電源ｖ０端子２
４．入力端子群２５．出力端子群２６）とが同一の半導
体チップ上に形成されている。上記サブミクロンＭＯ８
形ＬＳＩ ２２は、構成素子として実効チャネル長が１
μｍ以下のサブミクロンＭＯ８） 、ランジスタを含む
ＶＬＳＩであυ、前記内部電源回路２１から供給される
内部電源電圧ｖＤＤの下で動作させられるようになって
おり、たとえばメモリーＶＬＳＩ回路の全体あるいはメ
モリーＶＬＳ Ｉ回路中の回路ブロック、マイクロプロ
セッサＶＬＳＩ回路、デジタル信号処理回路。
は、内部電源回路２１とサブミクロンＭＯ８形ＬＳＩ
２２と各種端子（電源ｖｃｃ端子２３．電源ｖ０端子２
４．入力端子群２５．出力端子群２６）とが同一の半導
体チップ上に形成されている。上記サブミクロンＭＯ８
形ＬＳＩ ２２は、構成素子として実効チャネル長が１
μｍ以下のサブミクロンＭＯ８） 、ランジスタを含む
ＶＬＳＩであυ、前記内部電源回路２１から供給される
内部電源電圧ｖＤＤの下で動作させられるようになって
おり、たとえばメモリーＶＬＳＩ回路の全体あるいはメ
モリーＶＬＳ Ｉ回路中の回路ブロック、マイクロプロ
セッサＶＬＳＩ回路、デジタル信号処理回路。
デジタルコントロールＶＬＳＩ回路、ダートアレー回路
等を実現するものである。
等を実現するものである。
一方、内部電源回路２１は、ｖｃｃ端子２３およびＶ
端子２４を通じて供給される外部供給Ｂ 電源から定電圧の内部電源電圧ｖＤＤを発生するもので
あって、降圧用回路２７と定電圧回路２８と差動増幅回
路２９とから成る。ここで、上記降圧用回路２７の出力
電圧が内部電源電圧ｖＤＤとなり、この出力電圧と定電
圧回路２８の定電圧出力とが差動増幅回路２９に導かれ
、この差動増幅回路２９の出力によシ前記降圧用回路２
７が制御されることによって２一定の内部電源電圧ｖＤ
Ｄが得られるようになりでいる。
端子２４を通じて供給される外部供給Ｂ 電源から定電圧の内部電源電圧ｖＤＤを発生するもので
あって、降圧用回路２７と定電圧回路２８と差動増幅回
路２９とから成る。ここで、上記降圧用回路２７の出力
電圧が内部電源電圧ｖＤＤとなり、この出力電圧と定電
圧回路２８の定電圧出力とが差動増幅回路２９に導かれ
、この差動増幅回路２９の出力によシ前記降圧用回路２
７が制御されることによって２一定の内部電源電圧ｖＤ
Ｄが得られるようになりでいる。
第３図は、第２図の構成の一具体例を示している。即ち
、定電圧回路２８は、ｖｏ０端子と”ａａ端子との間に
負荷素子３１と複数のｐｎダイオード３２１〜３２ｎと
が直列に接続され、負荷素子３１とダイオード群との接
続点に定電圧出力を発生する。この場合、たとえば第１
図（ｂ）に示したポテンシャルバリヤの大キサ（φｈ上
３，８Ｖ）以下の３．Ｏｖの定電圧出力を発生するよう
になっている。差動増幅回路２９は、（ト）入力端子と
←）入力端子と１個の出力端子を有しており、たとえば
第４図に示すよう外公知のＭＯ３形回路により構成され
る。ここで、４１は定電流素子でおるＮチャネル形ＭＯ
Ｓトランジスタであって、ソースがｖ８８電位に接続さ
れ、ダートに一定の制御電圧が印加される。４２は前記
（→入力端子からの入力電圧Ｖ−がｆ−）に印加される
入力用のＮチャネル形ＭＯ８）ランジスタである。４３
は上記トランジスタ４２のソースおよび前記定電流用ト
ランジスタ４１のドレインにソースが接続され、ダート
に前記（＋）入力端子からの入力電圧Ｖ＋が印加される
入力用のＮチャネル形ＭＯ８）ランジスタである。４４
はドレイン中グレト相互が接続される・と共に前記入力
用トランジスタ４２のドレインに接続され、ソースがｖ
ｃｃ端子に接続される負荷用のＰチャネル形ＭＯ８）ラ
ンジスタである。４５は上記トランジスタ４４とｆ−）
同志が接続され、前記入力用トランジスタ４３とドレイ
ン同志が接続され、ソースがｖｃ０端子に接続される負
荷用のＰチャネル形ＭＯ８）ランジスタである。４６は
ＣＭＯＳインノく一タである。したがって、上記差動増
幅回路２９は、（→入力端子の入力電圧Ｖ−を基準にし
て、←）入力端子の入力電圧Ｖ＋が低いと、出力端子（
ＣＭＯＳインバータ４６の出力端）が低レベル（ｖＢｓ
電位側）となり、（＋）入力端子の入力電圧Ｖ十の方が
高いと、出力端子が高レベル（ｖｃｃ電位側）となるよ
うに２入力端子間の差動入力電圧を増幅する。まだ、降
圧用回路２７はたとえば１個のＰチャネル形ＭＯ８）ラ
ンジスタ３３からなシ、このトランジスタ３３はソース
がＶ。Ｃ端子に接続され、ダートに前記差動増幅回路２
９の出力電圧が印加され、ドレイン電圧が内部電源電圧
ｖＤＤとして供給されると共に前記差動増幅回路２９の
（＋）入力端子にフィードバック供給されている。この
差動増幅回路の（→入力端子には前記定電圧回路２８の
定電圧出力が導かれている。
、定電圧回路２８は、ｖｏ０端子と”ａａ端子との間に
負荷素子３１と複数のｐｎダイオード３２１〜３２ｎと
が直列に接続され、負荷素子３１とダイオード群との接
続点に定電圧出力を発生する。この場合、たとえば第１
図（ｂ）に示したポテンシャルバリヤの大キサ（φｈ上
３，８Ｖ）以下の３．Ｏｖの定電圧出力を発生するよう
になっている。差動増幅回路２９は、（ト）入力端子と
←）入力端子と１個の出力端子を有しており、たとえば
第４図に示すよう外公知のＭＯ３形回路により構成され
る。ここで、４１は定電流素子でおるＮチャネル形ＭＯ
Ｓトランジスタであって、ソースがｖ８８電位に接続さ
れ、ダートに一定の制御電圧が印加される。４２は前記
（→入力端子からの入力電圧Ｖ−がｆ−）に印加される
入力用のＮチャネル形ＭＯ８）ランジスタである。４３
は上記トランジスタ４２のソースおよび前記定電流用ト
ランジスタ４１のドレインにソースが接続され、ダート
に前記（＋）入力端子からの入力電圧Ｖ＋が印加される
入力用のＮチャネル形ＭＯ８）ランジスタである。４４
はドレイン中グレト相互が接続される・と共に前記入力
用トランジスタ４２のドレインに接続され、ソースがｖ
ｃｃ端子に接続される負荷用のＰチャネル形ＭＯ８）ラ
ンジスタである。４５は上記トランジスタ４４とｆ−）
同志が接続され、前記入力用トランジスタ４３とドレイ
ン同志が接続され、ソースがｖｃ０端子に接続される負
荷用のＰチャネル形ＭＯ８）ランジスタである。４６は
ＣＭＯＳインノく一タである。したがって、上記差動増
幅回路２９は、（→入力端子の入力電圧Ｖ−を基準にし
て、←）入力端子の入力電圧Ｖ＋が低いと、出力端子（
ＣＭＯＳインバータ４６の出力端）が低レベル（ｖＢｓ
電位側）となり、（＋）入力端子の入力電圧Ｖ十の方が
高いと、出力端子が高レベル（ｖｃｃ電位側）となるよ
うに２入力端子間の差動入力電圧を増幅する。まだ、降
圧用回路２７はたとえば１個のＰチャネル形ＭＯ８）ラ
ンジスタ３３からなシ、このトランジスタ３３はソース
がＶ。Ｃ端子に接続され、ダートに前記差動増幅回路２
９の出力電圧が印加され、ドレイン電圧が内部電源電圧
ｖＤＤとして供給されると共に前記差動増幅回路２９の
（＋）入力端子にフィードバック供給されている。この
差動増幅回路の（→入力端子には前記定電圧回路２８の
定電圧出力が導かれている。
したがって、入力電圧Ｖ＋が入力電圧Ｖ−より低いと、
差動増幅出力電圧が低くなってトランジスタ３３のソー
ス電流が大きくなるのでドレイン電圧（Ｖ＋）が高くな
り、逆に入力電圧Ｖ十が入力電圧Ｖ−より高いと、差動
増幅出力電圧が高くなってトランジスタ３３のソース電
流が小さくなるのでドレイン電１圧（Ｖ＋）が低くなる
。即ち、降圧用トランジスタ３３のドレイン電圧と定電
圧回路２８の定電圧出力との差電圧に応じて降圧用トラ
ンジスタ３３のソース・ドレイン間抵抗が制御され、定
電圧出力に相当する定電圧の内部電源電圧ＶＤＤが得ら
れるようになる。
差動増幅出力電圧が低くなってトランジスタ３３のソー
ス電流が大きくなるのでドレイン電圧（Ｖ＋）が高くな
り、逆に入力電圧Ｖ十が入力電圧Ｖ−より高いと、差動
増幅出力電圧が高くなってトランジスタ３３のソース電
流が小さくなるのでドレイン電１圧（Ｖ＋）が低くなる
。即ち、降圧用トランジスタ３３のドレイン電圧と定電
圧回路２８の定電圧出力との差電圧に応じて降圧用トラ
ンジスタ３３のソース・ドレイン間抵抗が制御され、定
電圧出力に相当する定電圧の内部電源電圧ＶＤＤが得ら
れるようになる。
この場合、降圧用トランジスタ３３のチャネル幅Ｗチャ
ネル長■の比によって決まる相互コンダクタンスを大き
くとれば、大電力でかつ安定した内部電源が得られる。
ネル長■の比によって決まる相互コンダクタンスを大き
くとれば、大電力でかつ安定した内部電源が得られる。
なお、上記内部電源電圧ｖＤＤは、外部供給電源電圧が
３．０〜８．Ｏｖ程度の広い範囲で変化したとしても不
変であり、外部供給電源電圧から降圧された一定値（本
例では定電圧回路２８の出力３．Ｏｖに等しい）をとる
ことが確認された。また、このように一定で安定した内
部電源下で動作するＭＯ８形ＬＳＩ ２２は、高電圧か
ら完全に保躾されて高い信頼性で動作することが確認さ
れた。
３．０〜８．Ｏｖ程度の広い範囲で変化したとしても不
変であり、外部供給電源電圧から降圧された一定値（本
例では定電圧回路２８の出力３．Ｏｖに等しい）をとる
ことが確認された。また、このように一定で安定した内
部電源下で動作するＭＯ８形ＬＳＩ ２２は、高電圧か
ら完全に保躾されて高い信頼性で動作することが確認さ
れた。
第５図は、第３図の変形例を示しており、降圧用トラン
ジスタとしてＮチャネル形ＭＯ８）ランジスタ５１を用
い、そのドレインをｖｃｏ端子に接続し、ソース電圧を
内部電源電圧として供給すると共に差動増幅回路２９の
←）入力端子に導き、←）入力端子には定電圧回路２８
の定電圧出力を導くように変更したものであシ、そめ他
は第３図と同じであり第３図中と同一部分には同一符号
を付している。この場合には、降圧用トランジスタ５ノ
のソース電圧（Ｖ−）が定電圧回路２８の定電圧出力（
Ｖ＋）より低いと、差動増幅出力電圧が高くなってトラ
ンジスタ５１のドレイン電流が大きくなるのでソース電
圧（Ｖ−）が高くなり、逆にソース電圧（Ｖ−）が定電
圧出力（Ｖ＋）より高いと、差動増幅出方電圧が低くな
ってトランジスタ５ノのドレイン電流が小さくなるので
ソース電圧（Ｖ−）が低くなる。このような動作によっ
て、一定で安定した内部電源電圧が得られる。
ジスタとしてＮチャネル形ＭＯ８）ランジスタ５１を用
い、そのドレインをｖｃｏ端子に接続し、ソース電圧を
内部電源電圧として供給すると共に差動増幅回路２９の
←）入力端子に導き、←）入力端子には定電圧回路２８
の定電圧出力を導くように変更したものであシ、そめ他
は第３図と同じであり第３図中と同一部分には同一符号
を付している。この場合には、降圧用トランジスタ５ノ
のソース電圧（Ｖ−）が定電圧回路２８の定電圧出力（
Ｖ＋）より低いと、差動増幅出力電圧が高くなってトラ
ンジスタ５１のドレイン電流が大きくなるのでソース電
圧（Ｖ−）が高くなり、逆にソース電圧（Ｖ−）が定電
圧出力（Ｖ＋）より高いと、差動増幅出方電圧が低くな
ってトランジスタ５ノのドレイン電流が小さくなるので
ソース電圧（Ｖ−）が低くなる。このような動作によっ
て、一定で安定した内部電源電圧が得られる。
第６図は、第５図の降圧用トランジスタであるＮチャネ
ル形ＭＯ８）ランジスグに代えてＮＰＮ形バイポーラト
ランジスタ６１を用いたものであり、その他は第５図と
同じであり、第５図中と同一部分には同一符号を付して
いる。ここで、上記トランジスタ６ノは、コレクタがｖ
ｃｏ端子に接続され、ペースに差動増幅回路出力が印加
され、エミッタが差動増幅回路２９←）入力端子に接続
されておシ、第５図の動作に準じてエミッタに一定で安
定した内部電源電圧が得られるようになる。
ル形ＭＯ８）ランジスグに代えてＮＰＮ形バイポーラト
ランジスタ６１を用いたものであり、その他は第５図と
同じであり、第５図中と同一部分には同一符号を付して
いる。ここで、上記トランジスタ６ノは、コレクタがｖ
ｃｏ端子に接続され、ペースに差動増幅回路出力が印加
され、エミッタが差動増幅回路２９←）入力端子に接続
されておシ、第５図の動作に準じてエミッタに一定で安
定した内部電源電圧が得られるようになる。
第７図は、第３図の降圧用トランジスタであるＰチャネ
ル形ＭＯ８）ランジスタに代えてＰＮＰ形パイボーラド
、ランジスタフ１を用いたものであり、その他は第３図
と同じであり、第３図中と同一部分には同一符号を付し
ている。ここで、上記トランジスタ７１は、エミッタが
ｖｃ０端子に接続され、ペースに差動増幅回路出力が印
加され、コレクタが差動増幅回路２９の（ト）入力端子
に接続されておシ、第３図の動作に準じてコレクタに一
定で安定した内部電源電圧が得られるようになる。
ル形ＭＯ８）ランジスタに代えてＰＮＰ形パイボーラド
、ランジスタフ１を用いたものであり、その他は第３図
と同じであり、第３図中と同一部分には同一符号を付し
ている。ここで、上記トランジスタ７１は、エミッタが
ｖｃ０端子に接続され、ペースに差動増幅回路出力が印
加され、コレクタが差動増幅回路２９の（ト）入力端子
に接続されておシ、第３図の動作に準じてコレクタに一
定で安定した内部電源電圧が得られるようになる。
なお、前述した第５図、第６図に示した回路においては
、定電圧回路２８の出力値が３．Ｏｖのとき、外部供給
電源電圧が４．Ｏｖから８．Ｏｖまで変化しても、降圧
された内部電源電圧は３、Ｏｖ一定であることが確認さ
れた。また、第７図に示しだ回路においては、定電圧回
路２８の出力値が３．Ｏｖのとき、外部供給電源電圧が
３、Ｏｖから８．Ｏｖまで変化しても、降圧された内部
電源電圧は３．Ｏｖ一定であることが確認された。そし
て、第５図乃至第７図のＭＯ８形ＬＳＩ２２は、外部供
給電源の変化の影譬を殆んど受けず、３．０Ｖに降圧さ
れた内部電源下で動作することがｆ認された。
、定電圧回路２８の出力値が３．Ｏｖのとき、外部供給
電源電圧が４．Ｏｖから８．Ｏｖまで変化しても、降圧
された内部電源電圧は３、Ｏｖ一定であることが確認さ
れた。また、第７図に示しだ回路においては、定電圧回
路２８の出力値が３．Ｏｖのとき、外部供給電源電圧が
３、Ｏｖから８．Ｏｖまで変化しても、降圧された内部
電源電圧は３．Ｏｖ一定であることが確認された。そし
て、第５図乃至第７図のＭＯ８形ＬＳＩ２２は、外部供
給電源の変化の影譬を殆んど受けず、３．０Ｖに降圧さ
れた内部電源下で動作することがｆ認された。
即ち、上述したような本発明の各実施例によれば、たと
えば３〜８■といった広い範囲の外部供給電源電圧に対
し、降圧した一定の電圧、たとえば３．Ｏｖで電流供給
能力が高い内部電源回路をオンチップにて得ることがで
き、この一定の降圧した内部型５源下で実効チャネル長
１．０μｍ以下のＭＯＳ ）ランジスタを含むＭＯ８形
ＬＳＩが動作するので、ＭＯＳトランジスタの微細化に
伴なう前述した項目（イ）〜に）等に起因する電源電圧
制限の問題を解決でき、劣化現象のないサブミクロン半
導体ＬＳＩを実現できる。また、外部供給電源電圧を変
化させても、一定の降圧した内部型ぶの下でＭＯ８形Ｌ
ＳＩが動作するので、外部供給電源電圧の変化に対して
動作スピードや消費電流等の性能が一定で安定しており
、電源ス・ぐイクに対して劣化することなく、電源ノイ
ズに対して強いサブミクロン半導体ＬＳＩを得ることが
できる。したがって、１μｍ以下の実効チャネル長のＭ
ＯＳ ）ランジスタを含むＬＳＩを、従来の標準化電源
である５ｖ単一電源でかつＴＴＬインターフェイスで動
作させる、ことが可能であり、さらに将来予想される低
電圧化された、例えば３■電源でも従来の５■電源にお
けると同様な性能で動作させることが可能となるなどの
著しいメリットが得られる。
えば３〜８■といった広い範囲の外部供給電源電圧に対
し、降圧した一定の電圧、たとえば３．Ｏｖで電流供給
能力が高い内部電源回路をオンチップにて得ることがで
き、この一定の降圧した内部型５源下で実効チャネル長
１．０μｍ以下のＭＯＳ ）ランジスタを含むＭＯ８形
ＬＳＩが動作するので、ＭＯＳトランジスタの微細化に
伴なう前述した項目（イ）〜に）等に起因する電源電圧
制限の問題を解決でき、劣化現象のないサブミクロン半
導体ＬＳＩを実現できる。また、外部供給電源電圧を変
化させても、一定の降圧した内部型ぶの下でＭＯ８形Ｌ
ＳＩが動作するので、外部供給電源電圧の変化に対して
動作スピードや消費電流等の性能が一定で安定しており
、電源ス・ぐイクに対して劣化することなく、電源ノイ
ズに対して強いサブミクロン半導体ＬＳＩを得ることが
できる。したがって、１μｍ以下の実効チャネル長のＭ
ＯＳ ）ランジスタを含むＬＳＩを、従来の標準化電源
である５ｖ単一電源でかつＴＴＬインターフェイスで動
作させる、ことが可能であり、さらに将来予想される低
電圧化された、例えば３■電源でも従来の５■電源にお
けると同様な性能で動作させることが可能となるなどの
著しいメリットが得られる。
なお、上記各実施例では、降圧用トランジスタとして単
一トランジスタを示したが、並列接続したトランジスタ
や直列接続したトランジスタでも降圧用トランジスタを
実現できることは言うまでもない。また、上記実施例は
、定電圧回路の出力を３．０■としたが、ＭＯＳ ）ラ
ンジスタの実効チャネル長が０．５μｍ、０１μｍと縮
小されるにしたがって定電圧回路の出力を、たとえば２
．ＯＶ、１．ＯＶと変化させることができることは言う
までもない。
一トランジスタを示したが、並列接続したトランジスタ
や直列接続したトランジスタでも降圧用トランジスタを
実現できることは言うまでもない。また、上記実施例は
、定電圧回路の出力を３．０■としたが、ＭＯＳ ）ラ
ンジスタの実効チャネル長が０．５μｍ、０１μｍと縮
小されるにしたがって定電圧回路の出力を、たとえば２
．ＯＶ、１．ＯＶと変化させることができることは言う
までもない。
上述したように本発明のサブミクロン半導体ＬＳＩによ
れば、広い範囲の外部供給電源電圧の下で劣化たく高い
信頼性でかつ一定の性能で動作可能とカリ、電源ス／ｅ
イクに対しても劣化せず、電源ノイズに対しても安定に
動作するなどの利点がある。
れば、広い範囲の外部供給電源電圧の下で劣化たく高い
信頼性でかつ一定の性能で動作可能とカリ、電源ス／ｅ
イクに対しても劣化せず、電源ノイズに対しても安定に
動作するなどの利点がある。
第１図（ａ）はＭＯＳ ）ランジスタの断面構造を示す
構成説明図、第１図（ｂ）はＭＯＳ ）ランジスタのエ
ネルギーバンドを示す図、第２図は本発明に係るサブミ
クロン半導体ＬＳＩの一実施例を示す構成説明図、第３
図は第２図の一具体例を示す回路図、第４図は第３図の
差動増幅回路の一具体例を示す回路図、第５図乃至第７
図はそれぞれ第２図の他の具体例を示す回路図である。 ２１・・・内部電源回路、２２・・・ＭＯ８形ＬＳＩ、
２７・・・降圧用回路、２８・・・定電圧回路、２９１
・・差動増幅回路、３３・・・Ｐチャネル形ＭＯ８）ラ
ンジスタ、５１・・・Ｎチャネル形ＭＯ８）ランジスタ
、６１・・・ＮＰＮ形バイポーラトランジスタ、７１・
・・ＰＮＰ形バイポーラトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦（ｂ） 第２図 第３図 第４図 フｑ Ｖ−Ｖ＋ 第５図 第６図 第７図
構成説明図、第１図（ｂ）はＭＯＳ ）ランジスタのエ
ネルギーバンドを示す図、第２図は本発明に係るサブミ
クロン半導体ＬＳＩの一実施例を示す構成説明図、第３
図は第２図の一具体例を示す回路図、第４図は第３図の
差動増幅回路の一具体例を示す回路図、第５図乃至第７
図はそれぞれ第２図の他の具体例を示す回路図である。 ２１・・・内部電源回路、２２・・・ＭＯ８形ＬＳＩ、
２７・・・降圧用回路、２８・・・定電圧回路、２９１
・・差動増幅回路、３３・・・Ｐチャネル形ＭＯ８）ラ
ンジスタ、５１・・・Ｎチャネル形ＭＯ８）ランジスタ
、６１・・・ＮＰＮ形バイポーラトランジスタ、７１・
・・ＰＮＰ形バイポーラトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦（ｂ） 第２図 第３図 第４図 フｑ Ｖ−Ｖ＋ 第５図 第６図 第７図
Claims (1)
- 【特許請求の範囲】 （１）外部供給電源から降圧した定電圧を発生する定電
圧回路と、この定電圧回路の定電圧出力が一方の入力と
なって他方の入力との間の差電圧を増幅する差動増幅回
路と、この差動増幅回路の出力により制御されて内部電
源電圧を出力し、この内部電源電圧を前記差動増幅回路
の他方の入力としてフィードバックする降圧用回路とを
具備する内部電源回路およびこの内部電源回路の下で動
作する実効チャネル長が１μｍ以下のＭＯＳ ）ランジ
スタを構成素子とするＭＯ８形ＬＳＩを同一チップ上に
設けてなることを特徴とするサブミクロン半導体ＬＳＩ
。 （２）前記内部電源電圧は、前記ＭＯ８）ランジスタの
ダート絶縁膜と半導体基板との間のポテンシャルバリヤ
の大きさと同等またはそれより小さな絶対値を有するこ
とを特徴とする特許求の範囲第１項記載のサブミクロン
半導体ＬＳＩ０（３）前記降圧用回路は、ソースに外部
供給電源電圧が印加され、ドレインが差動増幅回路の（
ト）入力端子に接続され、ｆｆ−｝に差動増幅回路出力
が印加されたＰチャネル形ＭＯ８ ｝ランジスタである
ことを特徴とする前記特許請求の範囲第１項記載のサブ
ミクロン半導体ＬＳＩ。 （４）前記降圧用回路は、ドレインに外部供給電源電圧
が印加され、ソースが差動増幅回路の（→入力端子に接
続され、ダートに差動増幅回路の出力が印加され九Ｎチ
ャネル形ＭＯＳトランジスタであることを特徴とする前
記特許請求の範囲第１項記載のサブミクロン半導体ＬＳ
Ｉ。 （５） 前記降圧用回路は、コレクタに外部供給電源
電圧が印加され、エミッタが差動増幅回路の←）入力端
子に接続され、ペースに差動増幅回路の出力が印加され
たＮＰＮ形のバイポーラトランジスタであることを特徴
とする特許 範囲第１項記載のサブミクロン半導体ＬＳＩ０（６）
前記降圧用トランジスタは、エミッタに外部供給電源
電圧が印加され、コレクタが差動増幅回路の（ト）入力
端子に接続され、ベースに差動増幅回路の出力が印加さ
れたＰＮＰ形のバイポーラトランジスタであ−ることを
特徴とする前記特許請求の範囲第１項記載のサブミクロ
ン半導体ＬＳＩ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219617A JPS59110225A (ja) | 1982-12-15 | 1982-12-15 | サブミクロン半導体ｌｓｉ |
| US06556686 US4585955B1 (en) | 1982-12-15 | 1983-11-30 | Internally regulated power voltage circuit for mis semiconductor integrated circuit |
| EP83112538A EP0113458B1 (en) | 1982-12-15 | 1983-12-13 | Mis semiconductor integrated circuit |
| DE8383112538T DE3380709D1 (en) | 1982-12-15 | 1983-12-13 | Mis semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219617A JPS59110225A (ja) | 1982-12-15 | 1982-12-15 | サブミクロン半導体ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59110225A true JPS59110225A (ja) | 1984-06-26 |
Family
ID=16738332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57219617A Pending JPS59110225A (ja) | 1982-12-15 | 1982-12-15 | サブミクロン半導体ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110225A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235715A (ja) * | 1985-08-08 | 1987-02-16 | Nec Corp | 参照電圧変動検出回路 |
| JPH04326814A (ja) * | 1991-04-26 | 1992-11-16 | Toshiba Corp | 論理回路 |
| US5694076A (en) * | 1995-10-16 | 1997-12-02 | Mitsubishi Denki Kabushiki Kaisha | Voltage generation circuit with output fluctuation suppression |
| JP2007538475A (ja) * | 2004-05-19 | 2007-12-27 | インターナショナル レクティファイアー コーポレイション | 高く、かつ広い作動電圧レンジのためのバイアス回路を備えるゲートドライバー出力ステージ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423340A (en) * | 1977-07-22 | 1979-02-21 | Hitachi Ltd | Mis semiconductor integrated circuit |
-
1982
- 1982-12-15 JP JP57219617A patent/JPS59110225A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423340A (en) * | 1977-07-22 | 1979-02-21 | Hitachi Ltd | Mis semiconductor integrated circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235715A (ja) * | 1985-08-08 | 1987-02-16 | Nec Corp | 参照電圧変動検出回路 |
| JPH04326814A (ja) * | 1991-04-26 | 1992-11-16 | Toshiba Corp | 論理回路 |
| JP2566067B2 (ja) * | 1991-04-26 | 1996-12-25 | 株式会社東芝 | 論理回路 |
| US5694076A (en) * | 1995-10-16 | 1997-12-02 | Mitsubishi Denki Kabushiki Kaisha | Voltage generation circuit with output fluctuation suppression |
| JP2007538475A (ja) * | 2004-05-19 | 2007-12-27 | インターナショナル レクティファイアー コーポレイション | 高く、かつ広い作動電圧レンジのためのバイアス回路を備えるゲートドライバー出力ステージ |
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