JPH04326814A - 論理回路 - Google Patents

論理回路

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JPH04326814A
JPH04326814A JP3097552A JP9755291A JPH04326814A JP H04326814 A JPH04326814 A JP H04326814A JP 3097552 A JP3097552 A JP 3097552A JP 9755291 A JP9755291 A JP 9755291A JP H04326814 A JPH04326814 A JP H04326814A
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circuit
voltage
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】この発明は、比較的負荷の大きな
電位検出点の電位をクロック信号と入力信号に基づいて
高速に検出する論理回路に関する。
【０００３】
【従来の技術】図１０はダイナミック型のＣＭＯＳ論理
回路の構成を示す図であり、図１１は図１０に示す論理
回路の動作タイミングを示す図である。
【０００４】図１０及び図１１において、論理回路は、
ＰチャネルのＭＯＳトランジスタ（以下、「ＰＭＯＳ」
と呼ぶ）１０１とＮチャンネルのＭＯＳトランジスタ（
以下、「ＮＭＯＳ」と呼ぶ）からなる論理スイッチ１０
２との直列接続点Ｎ１がプリチャージ期間に導通状態の
ＰＭＯＳ１０１により電源電位ＶＤＤにプリチャージさ
れた後、エバリュエーション期間に論理スイッチ１０２
が入力Ｉ１　〜Ｉｎ　に基づいて接続点Ｎ１と接地電源
ＶＳＳとを短絡することにより接続点Ｎ１を接地電位に
引き落とし、この電位変化をインバータ回路１０３によ
り検出して出力する。
【０００５】このような論理回路にあっては、接続点Ｎ
１の負荷容量１０４が大きい場合には、論理スイッチ１
０２が接続点Ｎ１の電位を降下させて、図１１に示すよ
うに、接続点Ｎ１の電位を電源電位ＶＤＤからインバー
タ回路１０３のスイッチング点の電位に降下させるまで
の時間ＴＥＶが長くなり、接続点Ｎ１の電位変化の検出
が遅れるといった不具合が生じていた。
【０００６】そこで、このような不具合を解消するため
に、インバータ回路１０３を構成するＦＥＴの回路定数
例えばしきい値電圧を変更することによって、スイッチ
ング点を電源電位側に移動させるといった方法があるが
、一般にインバータ回路のスイッチング点を大きく移動
させることは困難であり、また、スイッチング点の移動
によりハイレベルからロウレベルへの電位変化の検出は
速くなるが、ロウレベルからハイレベルの検出が非常に
遅くなり、検出のバランスが悪くなる。さらに、しきい
値電圧は、製造プロセスにより決定されるため、製造プ
ロセスの進歩がないかぎりしきい値の大幅な変更は極め
て困難である。
【０００７】一方、上述した不具合の他の解消策として
、図１２に示すように、接続点Ｎ１をプリチャージする
トランジスタをＮＭＯＳ１０５で構成し、接続点Ｎ１の
プリチャージレベルをＶＤＤ−ＶＴＮ（ＶＴＮはＮＭＯ
Ｓ１０５のしきい値電圧）とする方法がある。しかしな
がら、この方法にあっては、接続点Ｎ１のプリチャージ
レベルにバラツキが生じ易くなり、動作マージンが少な
くなってしまう。また、接続点Ｎ１が長時間ディスチャ
ージされない場合には、ＮＭＯＳ１０５における非導通
時のリーク電流により接続点Ｎ１の電位が電源電位ＶＤ
Ｄまで引き上げられてしまい、高速な電位検出ができな
くなってしまう。
【０００８】
【発明が解決しようとする課題】以上説明したように、
電位変化を検出する従来のダイナミック型の論理回路に
あっては、電位検出点の負荷が大きい場合に高速な電位
検出が困難となり、電位検出を高速に行なおうとすると
、検出のバランスが悪化したり動作マージンが少なくな
るといった不具合を招いていた。
【０００９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、検出バランス
ならびに動作マージンを損なうことなく、低消費電力で
高速な電位変化の検出を達成し得る論理回路を提供する
ことにある。
【００１０】［発明の構成］
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、電位検出点の電位の高低を判定する出
力手段と、前記出力手段のスイッチング点の電位と第１
の電源電位との間の電位を出力端から供給する電圧供給
手段と、前記電圧供給手段の出力端と前記電位検出点と
の間を導通制御する第１導通型の第１のＦＥＴ（電界効
果トランジス）と、前記電位検出点と第２の電源との間
を入力信号にしたがって導通制御するスイッチ手段とか
ら構成される。
【００１２】
【作用】上記構成において、この発明は、電位検出点の
電位を第１の電源電位と出力手段のスイッチング点の電
位との間の電位に電圧供給手段により設定した状態で、
電位検出点の入力信号による電位変化を検出するように
している。
【００１３】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
【００１４】図１はこの発明の一実施例に係る論理回路
の構成を示す図である。同図に示す実施例の論理回路は
、電位変化を検出する検出点をクロック信号にしたがっ
てハイレベルにプリチャージした状態において、検出点
の電位が接地電位に達するような電位変化を検出するよ
うにしたものである。
【００１５】図１において、論理回路は、クロック信号
φにしたがって導通制御されるプリチャージ用のＰＭＯ
Ｓ１が、高位電源ＶＤＤの電位を降下させる電源電圧降
圧回路２の出力端と入力信号Ｉ１　〜Ｉｎ　にしたがっ
て導通制御される論理スイッチ３との間に接続され、そ
の接続点Ｎ１が電位変化の検出点として接続点Ｎ１の電
位を反転出力するインバータ回路４に接続されて構成さ
れている。なお、接続点Ｎ１に接続されている容量５は
、接続点Ｎ１に付加した寄性容量である。
【００１６】このような構成において、図２の動作タイ
ミングチャートに示すように、プリチャージ期間に、接
続点Ｎ１の電位が電源電圧降圧回路２によって、インバ
ータ回路４のスイッチング点の電位（ほぼ電源電位ＶＤ
Ｄの半分とする）と電源電位ＶＤＤとのほぼ中間の電位
にプリチャージされ、このような状態において、例えば
入力信号に基づいて接続点Ｎ１と接地電源が論理スイッ
チ３を介して短絡され、この時の電位変化がインバータ
回路４の出力として検出される。
【００１７】このような論理回路において、接続点Ｎ１
のプリチャージ電位、すなわち電源電圧降圧回路２の出
力電位は、電源電位ＶＤＤとインバータ回路４のスイッ
チング点の電位との間の電位が設定され、ＰＭＯＳ１の
しきい値電圧をＶＴＰとすると、（電源電位ＶＤＤ−２
｜ＶＴＰ｜）で決まる電位よりも高い電位とし、特に低
消費電力用としては（ＶＤＤ−｜ＶＴＰ｜）程度に設定
するのが好ましい。
【００１８】次に、その理由を図３に示すＣＭＯＳイン
バータ回路の伝達特性を参照して説明する。
【００１９】文献「Ｎｅｉｌ　Ｗｅｓｔｅ　　著　　Ｐ
ｒｉｎｃｉｐｌｅ　ｏｆ　　ＣＭＯＳ　　ＶＬＳＩ　　
Ｄｅｓｉｇｎ　　Ｐ．５０６」に示されている図３の伝
達特性において、動作マージンが確保される入力電圧（
Ｖｉ　）の範囲を、｜ｄＶｏ　／ｄＶｉ　（特性曲線の
傾き）｜＜１と定義する。このような定義は当技術分野
にあっては妥当なものと言える。
【００２０】このような定義にあって、説明を簡単にす
るために、｜ＶＴＰ｜＝ＶＴＮ（ＶＴＮはＮＭＯＳのし
きい値電圧とする）とし、（βｎ　／βｐ　）＝１（β
ｐ　，βｎ　はそれぞれＰＭＯＳ，ＮＭＯＳのコンダク
タンスとする）とし、さらに、電源電圧ＶＤＤとＶＴＮ
との関係をＶＴＮ＝ＶＤＤ／５という現実的な値に設定
すると、動作マージンが確保される入力電圧Ｖｉ　の範
囲は、 ０≦Ｖｉ　＜１７ＶＴＮ／８， ＶＤＤ−（１７｜ＶＴＰ｜／８）＜Ｖｉ　≦ＶＤＤとな
る。
【００２１】これにより、入力電圧が電源電位、接地電
位からそれぞれのＰＭＯＳ，ＮＭＯＳのしきい値電圧の
絶対値の２倍の値の範囲では、動作マージンが確保され
るということが結論づけられる。特に、入力電圧Ｖｉ　
が、 ＶＤＤ−｜ＶＴＰ｜≦Ｖｉ　≦ＶＤＤ の範囲にあっては、電位変化を検出出力するインバータ
回路４を構成するＰＭＯＳが完全に非導通状態となるた
め、より一層の低消費電力及び高動作マージンを実現す
ることが可能となる。
【００２２】このように、動作マージンが十分に確保さ
れた状態で接続点Ｎ１のプリチャージ電位が電源電位Ｖ
ＤＤよりも低く設定されることによって、例えば接続点
Ｎ１のプリチャージ電位を（ＶＤＤ−｜ＶＴＰ｜）とし
、説明を簡単にするために、｜ＶＴＰ｜＝ＶＤＤ／５、
インバータ回路４のスイッチング点の電位ＶＳＰをＶＤ
Ｄ／２とすると、従来例と本発明との接続点Ｎ１におけ
る電位変化を表した図４に示すように、接続点Ｎ１の電
位がスイッチング点の電位ＶＳＰに達するまでの時間が
大幅に短縮され、次式で表わされるように、電位変化の
検出速度を約４０％程度向上させることができるように
なる。
【００２３】 １−｛（ＶＤＤ／２）−｜ＶＴＰ｜｝／（ＶＤＤ／２）
＝１−｛（ＶＤＤ／２）−（ＶＤＤ／５）｝／（ＶＤＤ
／２）＝１−（３／５）＝４０（％） 次に、図１に示した論理回路の具体的な一実施例を説明
する。
【００２４】図５は図１に示した論理回路の具体的構成
を示す図である。
【００２５】図５（ａ）において、電源電圧降圧回路２
は、ＰＭＯＳ２１と微小定電流回路２２とからなる基準
電圧発生回路５と、図５（ｂ）に示すように構成された
カレントミラー形の差動増幅器２３と、接続点Ｎ１をプ
リチャージする電圧を出力するＰＭＯＳ２４とから構成
されている。
【００２６】基準電圧発生回路のＰＭＯＳ２１は、例え
ば高抵抗のポリシリコンや長チャンネル長のトランジス
タからなる微小定電流回路２２によりほぼ非導通状態と
なるように流れる電流が設定され、そのドレイン端子か
ら電源電圧ＶＤＤ−｜ＶＴＰ｜前後の基準電圧（Ｖｒｅ
ｆ　）が差動増幅器２３の一方の入力端に与えられる。 これにより、電源電圧降圧回路２の出力端となる差動増
幅器２３の他方の入力端及びＰＭＯＳ２４のドレイン端
子に基準電圧（Ｖｒｅｆ　）が生成され、この基準電圧
がプリチャージ電圧として接続点Ｎ１に与えられる。
【００２７】インバータ回路４を構成するＰＭＯＳ４１
は、上述した基準電圧を受けてＰＭＯＳ２１と同様にほ
ぼ非導通状態となり、プリチャージ状態にあってはイン
バータ回路４はロウレベル出力を与えることになり、動
作マージンは確保されることになる。また、インバータ
回路４のＰＭＯＳ４１がほぼ非導通状態であるため、イ
ンバータ回路４の貫通電流は極めて微小なものとなり、
低消費電力を実現することができる。
【００２８】図５（ａ）において、論理スイッチ３は、
それぞれ対応する入力信号Ｉ１　〜Ｉｎ　により導通制
御されるｎ個のＮＭＯＳが接続点Ｎ１と接地電源との間
に並列接続されて構成され、エバリュエーション期間に
少なくとも１以上の入力信号がハイレベルになることに
よって接続点Ｎ１の電位をロウレベルに低下させる。こ
のような論理スイッチ３では、ＮＭＯＳのドレイン容量
及び配線容量が接続点Ｎ１の負荷容量となるため、ＮＭ
ＯＳの個数が増加するにしたがって負荷容量が増え、接
続点Ｎ１における電位の降下速度は制限を受けることに
なる。
【００２９】このため、接続点Ｎ１のプリチャージ電位
を電源電位ＶＤＤよりも低く設定することにより、接続
点Ｎ１の負荷容量が大きい場合にあっても、高速に電位
変化を検出できることになる。
【００３０】また、このように構成された論理回路にお
いて、より低消費電力で高動作マージンを実現するため
には、基準電圧発生回路のＰＭＯＳ２１のしきい値電圧
をインバータ回路４のＰＭＯＳのしきい値よりも小さく
設定するようにすればよい。
【００３１】さらに、電源電圧降圧回路２及びインバー
タ回路４を含む論理回路全体を、同一の半導体基板に集
積化して形成することにより、接続点Ｎ１のプリチャー
ジ電位とインバータ回路４におけるスイッチング点の電
位との間に整合性がとれ、製造プロセスのバラツキや電
源電圧、温度変化に対して、マージンのある動作を実現
することができる。
【００３２】図６はこの発明の論理回路をスタティック
型のＲＡＭにおけるメモリセル及びその周辺回路に適用
した構成を示す図であり、図６において、プリチャージ
用のトランジスタがビット線（ＢＬ，／ＢＬ）をプリチ
ャージするＰＭＯＳ１２に、論理スイッチがメモリセル
１３に、出力回路がインバータ１４にそれぞれ相当する
。
【００３３】一般に、メモリセルは集積度が重要で、メ
モリセルのトランスファゲートやドライバトランジスタ
の大きさは小さいため、ビット線の駆動能力が低くなり
、また、ビット線には大きな寄性容量が付くためビット
線をディスチャージする速度は遅くなるので、この発明
の適用が極めて有効に作用することになる。
【００３４】図７はこの発明の論理回路を連想記憶メモ
リ（ＣＡＭ）を含むＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ　
Ｌｏｏｋ−ａｓｉｄｅ　Ｂｕｆｆｅｒ　）に適用した構
成を示す図である。図７において、論理スイッチがＣＡ
Ｍのメモリセル１５に、電位検出点がマッチ線１６に、
プリチャージ用のトランジスタがＰＭＯＳ１７に、出力
回路がインバータ回路１８にそれぞれ相当する。
【００３５】このような構成にあっても、メモリセル１
５がマッチ線１６をディスチャージする速度に制限を受
けるので、この発明の適用は極めて有効なものとなる。
【００３６】なお、この発明は、上記実施例に限定され
るものではなく、例えば図８に示すように、図１に示し
た論理回路に対して論理スイッチ３と接地電源との間に
クロック信号により導通制御されるＮＭＯＳ３０を挿入
し、接続点Ｎ１のプリチャージ期間においてＮＭＯＳ３
０を非導通状態にして、貫通電流を防止するようにして
もよい。
【００３７】また、上述した実施例では、ＰＭＯＳより
もコンダクタンスの高いＮＭＯＳを用いて論理スイッチ
３を構成し、占有面積及び速度に対して特に有利性を得
ているが図９に示すように、論理スイッチ３１をＰＭＯ
Ｓで構成し、接続点Ｎ１のプリディスチャージ用のトラ
ンジスタをＮＭＯＳ３２で構成し、接地電源を前述した
と同様の論理に基づいて昇圧（上昇）させる接地電位昇
圧回路３３により接続点Ｎ１をプリディスチャージした
状態において電位変化の検出を行うようにしてもよい。
【００３８】
【発明の効果】以上説明したように、この発明によれば
、電位検出点の電位を第１の電源電位と出力手段のスイ
ッチング点の電位との間の電位に電圧供給手段から供給
される電位によって設定した状態で、電位検出点の入力
信号による電位変化を検出するようにしたので、検出バ
ランス及び動作マージンを損なうことなく、低消費電力
で高速な電位変化の検出を達成することができる。また
、電位検出点の振幅が制限されるため、低消費電力な動
作も実現することができる。
【図面の簡単な説明】
【図１】この発明の一実施例に係る論理回路の構成を示
す図である。
【図２】図１に示す回路の動作タイミングを示す図であ
る。
【図３】インバータ回路の伝達特性を示す図である。
【図４】本発明と従来の論理回路における速度比較を示
す図である。
【図５】図１に示す論理回路の具体的な一構成例を示す
図である。
【図６】この発明の一適用例を示す図である。
【図７】この発明の一適用例を示す図である。
【図８】この発明の他の実施例に係る論理回路の構成を
示す図である。
【図９】この発明の他の実施例に係る論理回路の構成を
示す図である。
【図１０】従来のダイナミック型の論理回路の構成を示
す図である。
【図１１】図１０に示す回路の動作タイミングを示す図
である。
【図１２】従来のダイナミック型の論理回路の他の構成
を示す図である。
【符号の説明】
１，２１，２４，４１　　ＰチャネルＭＯＳトランジス
タ２　　電源電圧降圧回路 ３，３１　　論理スイッチ ４　　インバータ ５　　負荷 ２２　　微小定電流回路 ２３　　差動増幅器 ３２　　ＮチャネルＭＯＳトランジスタ３３　　接地電
位昇圧回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】　　電位検出点の電位の高低を判定する出
    力手段と、前記出力手段のスイッチング点の電位と第１
    の電源電位との間の電位を出力端から供給する電圧供給
    手段と、前記電圧供給手段の出力端と前記電位検出点と
    の間を導通制御する第１導電型の第１のＦＥＴ（電界効
    果トランジス）と、前記電位検出点と第２の電源との間
    を入力信号にしたがって導通制御するスイッチ手段とを
    有することを特徴とする論理回路。
  2. 【請求項２】　　前記スイッチ手段と第２の電源との間
    に接続されて前記第１のＦＥＴの状態と逆の状態に導通
    制御されてなる第２導電型の第２のＦＥＴを有すること
    を特徴とする請求項１記載の論理回路。
  3. 【請求項３】　　前記第１のＦＥＴのしきい値電圧をＶ
    Ｔ　とすると、前記電圧供給手段は、その供給電位が（
    第１の電源電位）−２｜ＶＴ　｜よりも高いことを特徴
    とする請求項１又は２記載の論理回路。
  4. 【請求項４】　　前記電圧供給手段は、ゲート端子が基
    準電圧出力端に接続されて第１の電源と前記基準電圧出
    力端との間に挿入された第１導電型のＦＥＴと、このＦ
    ＥＴに流れる電流を設定する電流設定手段とからなる基
    準電圧発生手段と、一方の入力端に前記基準電圧発生手
    段から発生される基準電圧が与えられ、他方の入力端が
    前記電圧供給手段の出力端とする差動増幅器と、前記差
    動増幅器の出力により導通制御されて第１の電源と前記
    電圧供給手段の出力端との間に接続された第１導電型の
    ＦＥＴとを備えてなることを特徴とする請求項１，２又
    は３記載の論理回路。
  5. 【請求項５】　　前記第１導電型のＦＥＴは、そのしき
    い値電圧の絶対値が前記出力手段を構成する一方のトラ
    ンジスタのしきい値電圧の絶対値よりも高いことを特徴
    とする請求項４記載の論理回路。
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