JPH0720063B2 - デジタル・アナログ変換器 - Google Patents
デジタル・アナログ変換器Info
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- JPH0720063B2 JPH0720063B2 JP62268732A JP26873287A JPH0720063B2 JP H0720063 B2 JPH0720063 B2 JP H0720063B2 JP 62268732 A JP62268732 A JP 62268732A JP 26873287 A JP26873287 A JP 26873287A JP H0720063 B2 JPH0720063 B2 JP H0720063B2
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Description
【発明の詳細な説明】 〔概要〕 本発明は、デジタル・アナログ変換器、時に変換速度を
向上させたＲ−2Rはしご型抵抗網を有するデジタル・ア
ナログ変換器に関し、 変換精度を低下させることなく、変換速度が向上したＲ
−2Rはしご型抵抗網を有するデジタル・アナログ変換器
を抵抗することを目的とし、一端は電源電圧に接続さ
れ、他端は出力端子に接続され、全て抵抗値Ｒの抵抗素
子で構成されたＲ−２はしご型抵抗回路網と、一端は、
前記Ｒ−2Rはしご型抵抗網の各ノードにそれぞれ接続さ
れ、他端は接地線に共通に接続され、前記各ノードにｎ
ビットの入力デジタル信号のうち下位ｍビットの信号に
応じて定電流を供給するｍ個の第１の電流供給手段と、
一端は、前記出力端子に共通に接続され、他端は接地線
に共通に接続され、ｎビットの入力デジタル信号のうち
上位ｌビットの信号に応じて、各ビット毎に重みづけの
異なる定電流を供給するｌ個の第２の電流供給手段とを
有するデジタル・アナログ変換器において、前記抵抗網
のうち抵抗値がＲの部分は、上位ビットについては複数
個、下位ビットについては単一の抵抗素子によって構成
し、抵抗値が2Rの部分は、上位ビットについては２個以
上、下位ビットについては２個の抵抗素子によって構成
することによって構成する。
向上させたＲ−2Rはしご型抵抗網を有するデジタル・ア
ナログ変換器に関し、 変換精度を低下させることなく、変換速度が向上したＲ
−2Rはしご型抵抗網を有するデジタル・アナログ変換器
を抵抗することを目的とし、一端は電源電圧に接続さ
れ、他端は出力端子に接続され、全て抵抗値Ｒの抵抗素
子で構成されたＲ−２はしご型抵抗回路網と、一端は、
前記Ｒ−2Rはしご型抵抗網の各ノードにそれぞれ接続さ
れ、他端は接地線に共通に接続され、前記各ノードにｎ
ビットの入力デジタル信号のうち下位ｍビットの信号に
応じて定電流を供給するｍ個の第１の電流供給手段と、
一端は、前記出力端子に共通に接続され、他端は接地線
に共通に接続され、ｎビットの入力デジタル信号のうち
上位ｌビットの信号に応じて、各ビット毎に重みづけの
異なる定電流を供給するｌ個の第２の電流供給手段とを
有するデジタル・アナログ変換器において、前記抵抗網
のうち抵抗値がＲの部分は、上位ビットについては複数
個、下位ビットについては単一の抵抗素子によって構成
し、抵抗値が2Rの部分は、上位ビットについては２個以
上、下位ビットについては２個の抵抗素子によって構成
することによって構成する。
本発明はデジタル・アナログ変換器、特に変換速度を向
上させたＲ−2Rはしご型抵抗網を含むデジタル・アナロ
グ変換器に関する。
上させたＲ−2Rはしご型抵抗網を含むデジタル・アナロ
グ変換器に関する。
デジタル・アナログ変換器（以下、D/Aコンバータと称
する。）は、入力したデジタル信号を変換して、出力に
アナログ信号を出力する変換器であり、第４図は、従来
のD/Aコンバータの回略図を示している。この回路は、
一端は電源端子41に接続され、他端は出力端子47に接続
されたＲ−2Rはしご型抵抗網48と、一端は、前記Ｒ−2R
はしご型抵抗網の各ノードにそれぞれ接続された電流ス
イッチ44と一端は前記電流スイッチにそれぞれ接続さ
れ、他端は接地線に共通に接続された定電流源45と、一
端は前記出力端子47にそれぞれ接続された電流スイッチ
49と一端は前記電流スイッチにそれぞれ接続され、他端
は接地線に共通に接続され、各ビット毎に重みづけがな
された定電流源50とを有している。そして、この回路を
用いてデジタル信号をアナログ信号に変換する場合に
は、まず入力されたデジタル信号は図示しないフリップ
・フロップ等に貯えられ、次にこの情報にしたがって電
流スイッチ群を制御して、定電流を選択されたスイッチ
を通して前記抵抗回路網48に与え、入力されたデジタル
信号の各ビットに重みをつけてアナログ電圧に変換す
る。
する。）は、入力したデジタル信号を変換して、出力に
アナログ信号を出力する変換器であり、第４図は、従来
のD/Aコンバータの回略図を示している。この回路は、
一端は電源端子41に接続され、他端は出力端子47に接続
されたＲ−2Rはしご型抵抗網48と、一端は、前記Ｒ−2R
はしご型抵抗網の各ノードにそれぞれ接続された電流ス
イッチ44と一端は前記電流スイッチにそれぞれ接続さ
れ、他端は接地線に共通に接続された定電流源45と、一
端は前記出力端子47にそれぞれ接続された電流スイッチ
49と一端は前記電流スイッチにそれぞれ接続され、他端
は接地線に共通に接続され、各ビット毎に重みづけがな
された定電流源50とを有している。そして、この回路を
用いてデジタル信号をアナログ信号に変換する場合に
は、まず入力されたデジタル信号は図示しないフリップ
・フロップ等に貯えられ、次にこの情報にしたがって電
流スイッチ群を制御して、定電流を選択されたスイッチ
を通して前記抵抗回路網48に与え、入力されたデジタル
信号の各ビットに重みをつけてアナログ電圧に変換す
る。
上記第４図に示したD/Aコンバータの動作についてもう
少し詳しく以下に述べる。第４図のD/Aコンバータは、
８ビットのデジタル信号をアナログ信号に変換するもの
であるが、その構成から上位２ビットと下位６ビットの
部分に分けることができる。すなわち、下位６ビット
は、第２図に示すようなＲ−2Rはしご型抵抗網を有する
D/Aコンバータであり、上位２ビットは第３図に示すよ
うな重みづけがなされた定電流源を有するD/Aコンバー
タである。
少し詳しく以下に述べる。第４図のD/Aコンバータは、
８ビットのデジタル信号をアナログ信号に変換するもの
であるが、その構成から上位２ビットと下位６ビットの
部分に分けることができる。すなわち、下位６ビット
は、第２図に示すようなＲ−2Rはしご型抵抗網を有する
D/Aコンバータであり、上位２ビットは第３図に示すよ
うな重みづけがなされた定電流源を有するD/Aコンバー
タである。
まず、第２図に示すD/Aコンバータに、例えば、‘10000
0'のデジタル信号が入力されると、スイッチS6のみがオ
ンして、スイッチS6を介してＲ−2R抵抗回路網18に電流
が流れる。そして点から見たこの抵抗回路網の合成抵
抗は2/3Rであるので、この回路に流れる電流をＩとする
と、出力端子17には、Vcc−2/3RIの電圧が出力される。
また、‘010000'の信号が入力された場合には、スイッ
チS5のみがオンし回路に電流が流れる。この時点から
見た抵抗回路網の合成抵抗は2/3Rであるので、におけ
る電位は、Vcc−2/3RIである。そして、間，間
に同じ大きさの抵抗があるため、点の電位はVcc−1/2
（2/3RI）となる。このように、入力されたデジタル信
号の各ビットには重みづけがなされており、入力が‘00
1000'の場合に、抵抗回路網にかかる電圧は‘100000'の
1/4、入力が‘000100'の場合には1/8となる。
0'のデジタル信号が入力されると、スイッチS6のみがオ
ンして、スイッチS6を介してＲ−2R抵抗回路網18に電流
が流れる。そして点から見たこの抵抗回路網の合成抵
抗は2/3Rであるので、この回路に流れる電流をＩとする
と、出力端子17には、Vcc−2/3RIの電圧が出力される。
また、‘010000'の信号が入力された場合には、スイッ
チS5のみがオンし回路に電流が流れる。この時点から
見た抵抗回路網の合成抵抗は2/3Rであるので、におけ
る電位は、Vcc−2/3RIである。そして、間，間
に同じ大きさの抵抗があるため、点の電位はVcc−1/2
（2/3RI）となる。このように、入力されたデジタル信
号の各ビットには重みづけがなされており、入力が‘00
1000'の場合に、抵抗回路網にかかる電圧は‘100000'の
1/4、入力が‘000100'の場合には1/8となる。
次に、第３図に示すD/Aコンバータは、第２図のD/Aコン
バータとは異なり、定電流源15の電流値に重みづけをし
たものである。尚、抵抗18の抵抗値2/3Rは、はしご型抵
抗網の合成抵抗である。このD/Aコンバータに、例えば
‘10'のデジタル信号が入力されると、電流スイッチS8
のみがオンし、抵抗18には4Iの大きさの電流が流れ、出
力端子にはVcc−8/3RIの電圧が出力される。また、‘0
1'が入力された場合には、電流スイッチS7のみがオン
し、出力端子にはVcc−4/3RIの電圧が出力される。この
ように、入力されたデジタル信号の各ビットを定電流源
15によって重みづけをすることによって入力されたデジ
タル信号をアナログ信号に変換される。
バータとは異なり、定電流源15の電流値に重みづけをし
たものである。尚、抵抗18の抵抗値2/3Rは、はしご型抵
抗網の合成抵抗である。このD/Aコンバータに、例えば
‘10'のデジタル信号が入力されると、電流スイッチS8
のみがオンし、抵抗18には4Iの大きさの電流が流れ、出
力端子にはVcc−8/3RIの電圧が出力される。また、‘0
1'が入力された場合には、電流スイッチS7のみがオン
し、出力端子にはVcc−4/3RIの電圧が出力される。この
ように、入力されたデジタル信号の各ビットを定電流源
15によって重みづけをすることによって入力されたデジ
タル信号をアナログ信号に変換される。
そして、第２図と第３図のD/Aコンバータを重ね合わせ
たものが第４図に示すD/Aコンバータであり、第２図に
おける電流量Ｉと第３図における電流量Ｉが等しいもの
であるとすると、第４図の回路に‘10000000'（すなわ
ち、第３図の回路に‘10'）が入力されると上記のよう
にVcc−8/3RIが出力され、‘00100000'（第２図におけ
る‘100000'）が入力されると上記のようにVcc−2/3RI
が出力され、抵抗回路網にかかる電圧は前者は後者の４
倍となっており、第２図のD/Aコンバータと第３図のD/A
コンバータがうまく整合していることがわかる。
たものが第４図に示すD/Aコンバータであり、第２図に
おける電流量Ｉと第３図における電流量Ｉが等しいもの
であるとすると、第４図の回路に‘10000000'（すなわ
ち、第３図の回路に‘10'）が入力されると上記のよう
にVcc−8/3RIが出力され、‘00100000'（第２図におけ
る‘100000'）が入力されると上記のようにVcc−2/3RI
が出力され、抵抗回路網にかかる電圧は前者は後者の４
倍となっており、第２図のD/Aコンバータと第３図のD/A
コンバータがうまく整合していることがわかる。
尚、上位何ビットまでを第３図に示すような回路構成に
し、下位何ビットを第２図に示すような回路構成にする
かについては、設計するD/Aコンバータの精度等により
異なる。
し、下位何ビットを第２図に示すような回路構成にする
かについては、設計するD/Aコンバータの精度等により
異なる。
さて、従来、第４図に示すようなD/AコンバータのＲ−2
Rはしご型抵抗回路網の部分を構成する抵抗素子は、第
５図（ａ）に示すように、ｎ形層表面の所定領域にｐ型
層21を拡散形成し、前記ｐ型層21の両端部に電極を設け
ることにより形成していた。そして、この抵抗素子のｎ
形層23にはｐ型層21に印加されている電圧よりも高い基
準電圧Vccが加えられていた。このような抵抗素子ではP
N接合部は逆バイアスがかけられており、空乏層22が生
じている。このためこの抵抗素子の抵抗値は、設計値に
対して変動してしまう。また、抵抗素子の−間にか
かる電圧は、抵抗素子のＲ−2Rはしご型回路中の位置に
より異なるので、抵抗素子によって抵抗値の設計値に対
する変動の大きさは異なるので変換精度が低下するとい
う問題があった。そこで、第６図に示すように個々の抵
抗を分離層で独立させｐ形層31表面中央部34とｎ形層32
とを配線層で接続し、島の電位を常に抵抗の電位降下の
中心点でとるようにした。このようにすると、PN接合中
央部より左の領域ａは順バイアス、右の領域は逆バイア
スされることになるが、領域ａにおいては抵抗値を減少
させる方向に、領域ｂにおいては抵抗値を増加させる方
向に変動するのでこれらa,bの領域での抵抗値の変動は
互いに相殺し、抵抗素子全体としては抵抗値の変動がな
くなる。しかし、第６図（ａ）の抵抗素子を使用するた
めには、前記抵抗素子の−間に印加する電圧は0.4
〜0.5V以下にしなければならないという問題点があっ
た。すなわち、もし、前記抵抗素子の−間に0.5V以
上の電圧をかけると、ｐ形層31表面中央部34とｎ形層32
とが接続されているため、PN接合部点は、0.2〜0.25V
で順バイアスされる。そして、ダイオードの電流電圧特
性により、PN接合を通して電流が流れてしまうので抵抗
素子として働かなくなってしまうという問題点があっ
た。そこで、第７図に示すように、大きさＲの抵抗素子
１個のかわりに例えば大きさＲの抵抗２個を並列につな
いだものを２個直列に接続した抵抗101を用いることに
した。このような抵抗を用いれば合成抵抗はＲで従来と
同じであり、さらにこの場合個々の抵抗に加えられる電
圧は従来の半分にすることができるので、第６図（ａ）
に示すような抵抗素子の使用が可能となり、抵抗素子の
抵抗値の設計値に対する変動を抑えることができる。
Rはしご型抵抗回路網の部分を構成する抵抗素子は、第
５図（ａ）に示すように、ｎ形層表面の所定領域にｐ型
層21を拡散形成し、前記ｐ型層21の両端部に電極を設け
ることにより形成していた。そして、この抵抗素子のｎ
形層23にはｐ型層21に印加されている電圧よりも高い基
準電圧Vccが加えられていた。このような抵抗素子ではP
N接合部は逆バイアスがかけられており、空乏層22が生
じている。このためこの抵抗素子の抵抗値は、設計値に
対して変動してしまう。また、抵抗素子の−間にか
かる電圧は、抵抗素子のＲ−2Rはしご型回路中の位置に
より異なるので、抵抗素子によって抵抗値の設計値に対
する変動の大きさは異なるので変換精度が低下するとい
う問題があった。そこで、第６図に示すように個々の抵
抗を分離層で独立させｐ形層31表面中央部34とｎ形層32
とを配線層で接続し、島の電位を常に抵抗の電位降下の
中心点でとるようにした。このようにすると、PN接合中
央部より左の領域ａは順バイアス、右の領域は逆バイア
スされることになるが、領域ａにおいては抵抗値を減少
させる方向に、領域ｂにおいては抵抗値を増加させる方
向に変動するのでこれらa,bの領域での抵抗値の変動は
互いに相殺し、抵抗素子全体としては抵抗値の変動がな
くなる。しかし、第６図（ａ）の抵抗素子を使用するた
めには、前記抵抗素子の−間に印加する電圧は0.4
〜0.5V以下にしなければならないという問題点があっ
た。すなわち、もし、前記抵抗素子の−間に0.5V以
上の電圧をかけると、ｐ形層31表面中央部34とｎ形層32
とが接続されているため、PN接合部点は、0.2〜0.25V
で順バイアスされる。そして、ダイオードの電流電圧特
性により、PN接合を通して電流が流れてしまうので抵抗
素子として働かなくなってしまうという問題点があっ
た。そこで、第７図に示すように、大きさＲの抵抗素子
１個のかわりに例えば大きさＲの抵抗２個を並列につな
いだものを２個直列に接続した抵抗101を用いることに
した。このような抵抗を用いれば合成抵抗はＲで従来と
同じであり、さらにこの場合個々の抵抗に加えられる電
圧は従来の半分にすることができるので、第６図（ａ）
に示すような抵抗素子の使用が可能となり、抵抗素子の
抵抗値の設計値に対する変動を抑えることができる。
Ｒ−2Rはしご型D/Aコンバータを第７図のように構成す
ることによって抵抗素子の抵抗値の設計値に対する変動
を抑えることができ、各ビットの変換精度を向上させる
ことが可能となったが、反面第７図のような構成である
と抵抗素子の数が多くなってしまう。抵抗素子には容量
負荷が存在するが、回路中の抵抗素子が全て同一形状同
一性能の場合電流経路中の抵抗素子の数が増えると、容
量負荷も増加し、スイッチがオンしてから出力信号を得
るまで時間がかかることになる。すなわち、下位ビット
になるにしたがい出力端子から見た容量負荷が増えるの
で、上位ビットと下位ビットの電流スイッチが同時にオ
ンした場合に、下位ビット程出力端子に到達するまで時
間がかかり、変換速度が低下するという問題点があっ
た。本発明は、変換精度を低下させることなく変換速度
が向上したＲ−2Rはしご型抵抗網を有するD/Aコンバー
タを提供することを目的とする。
ることによって抵抗素子の抵抗値の設計値に対する変動
を抑えることができ、各ビットの変換精度を向上させる
ことが可能となったが、反面第７図のような構成である
と抵抗素子の数が多くなってしまう。抵抗素子には容量
負荷が存在するが、回路中の抵抗素子が全て同一形状同
一性能の場合電流経路中の抵抗素子の数が増えると、容
量負荷も増加し、スイッチがオンしてから出力信号を得
るまで時間がかかることになる。すなわち、下位ビット
になるにしたがい出力端子から見た容量負荷が増えるの
で、上位ビットと下位ビットの電流スイッチが同時にオ
ンした場合に、下位ビット程出力端子に到達するまで時
間がかかり、変換速度が低下するという問題点があっ
た。本発明は、変換精度を低下させることなく変換速度
が向上したＲ−2Rはしご型抵抗網を有するD/Aコンバー
タを提供することを目的とする。
変換速度を向上させるためには、回路中の抵抗素子の数
を減らせば良いわけだが、それでは上位ビットの各々の
抵抗素子にかかる電圧が高すぎて、上位ビットの抵抗素
子は動作しなくなる。従って、上位ビットの抵抗素子の
数を減少させることはできない。そこで、本発明では出
力の遅延は下位ビット程顕著であること、また下位ビッ
ト程抵抗素子にかかる電圧が低く、抵抗素子の数を減少
させても該抵抗素子が増加しなくなることはないという
ことにかんがみ、下位ビットの抵抗素子の数を減少させ
ることにより上記問題点を解決した。すなわち、一端は
電源電圧に接続され、他端は出力端子に接続され、全て
抵抗値Ｒの抵抗素子で構成されたＲ−2Rはしご型抵抗回
路網と、一端は、前記Ｒ−2Rはしご型抵抗網の各ノード
にそれぞれ接続され、他端は接地線に共通に接続され、
前記各ノードに入力デジタル信号に応じて定電流を供給
する電流供給手段と、を有するデジタル・アナログ変換
器において、 前記各抵抗素子は、第１導電型の半導体層内に形成され
た第２導電型の拡散層で構成され、且つ該拡散層に接続
される一対の接続端子の間の該拡散層中央部の電位と該
半導体層は等電位になるように構成され、前記抵抗網の
うち抵抗値がＲの部分は、上位ビットについては抵抗値
Ｒの複数個の抵抗を直並列に接続して該抵抗値Ｒを構成
し、下位ビットについては単一の抵抗素子によって構成
し、抵抗値が2Rの部分は、上位ビットについては抵抗値
Ｒの２個以上の抵抗を直並列に接続して該抵抗値2Rを構
成し、下位ビットについては２個の直列接続された抵抗
素子によって構成することにより上記問題点を解決し
た。
を減らせば良いわけだが、それでは上位ビットの各々の
抵抗素子にかかる電圧が高すぎて、上位ビットの抵抗素
子は動作しなくなる。従って、上位ビットの抵抗素子の
数を減少させることはできない。そこで、本発明では出
力の遅延は下位ビット程顕著であること、また下位ビッ
ト程抵抗素子にかかる電圧が低く、抵抗素子の数を減少
させても該抵抗素子が増加しなくなることはないという
ことにかんがみ、下位ビットの抵抗素子の数を減少させ
ることにより上記問題点を解決した。すなわち、一端は
電源電圧に接続され、他端は出力端子に接続され、全て
抵抗値Ｒの抵抗素子で構成されたＲ−2Rはしご型抵抗回
路網と、一端は、前記Ｒ−2Rはしご型抵抗網の各ノード
にそれぞれ接続され、他端は接地線に共通に接続され、
前記各ノードに入力デジタル信号に応じて定電流を供給
する電流供給手段と、を有するデジタル・アナログ変換
器において、 前記各抵抗素子は、第１導電型の半導体層内に形成され
た第２導電型の拡散層で構成され、且つ該拡散層に接続
される一対の接続端子の間の該拡散層中央部の電位と該
半導体層は等電位になるように構成され、前記抵抗網の
うち抵抗値がＲの部分は、上位ビットについては抵抗値
Ｒの複数個の抵抗を直並列に接続して該抵抗値Ｒを構成
し、下位ビットについては単一の抵抗素子によって構成
し、抵抗値が2Rの部分は、上位ビットについては抵抗値
Ｒの２個以上の抵抗を直並列に接続して該抵抗値2Rを構
成し、下位ビットについては２個の直列接続された抵抗
素子によって構成することにより上記問題点を解決し
た。
上記のように、下位ビットの抵抗値Ｒの抵抗を単一の抵
抗素子で構成すれば、抵抗の抵抗値の変動による変換精
度を低下させずに抵抗素子の個数を減少させた分だけ、
下位ビットの変速速度は向上し、D/Aコンバータ全体と
しての変換速度が向上する。
抗素子で構成すれば、抵抗の抵抗値の変動による変換精
度を低下させずに抵抗素子の個数を減少させた分だけ、
下位ビットの変速速度は向上し、D/Aコンバータ全体と
しての変換速度が向上する。
第１図は、本発明を説明するＲ−2Rはしご型抵抗網を有
するD/Aコンバータ回路図である。以下、この図面を用
いながら本発明の実施例について説明する。この回路
は、縦方向が大きさ2R、（但し、最上位及び最下位ビッ
トはＲ）、横方向が大きさＲの抵抗回路網と、デジタル
入力信号によってオン・オフする電流スイッチ４と前記
電流スイッチを介して抵抗回路網に電流を供給する定電
流源５から構成され、前記定電流源のうち、前記抵抗網
のノードに接続されているものは、それぞれ同じ電流量
Ｉを供給し、その他の上位ビットに対応する定電流源は
各桁により供給する電流量が重みづけされ、2I,4Iのよ
うになっている。また抵抗回路網には電源電圧Vcc1が印
加され、また出力端子７が引き出されている。そして、
縦方向の抵抗２は、抵抗値Ｒの抵抗を２個直列に接続す
ることによって抵抗され、特に最上位ビットの抵抗８
は、ここに加わる電圧が他の部分と比べて大きく、１個
の抵抗Ｒで構成したのでは前述のように該抵抗素子が働
かなくなってしまうので抵抗値Ｒの抵抗を４個直列に接
続したものを４つ並列に接続して合成抵抗Ｒの抵抗を構
成し、１個あたりの抵抗にかかる電圧を低減している。
一方、横方向の抵抗２についても、抵抗値Ｒである１個
の抵抗で構成したのでは変換精度が低下するので、抵抗
値がＲの２個の抵抗を並列に接続したものを２個直列に
接続して合成抵抗Ｒの抵抗９を構成している。尚、下位
ビットの抵抗10については、その両端にかかる電圧は他
の部分に比べて低く抵抗素子が正常に動作する範囲内で
あるので、容量負荷を低減するためこの部分の抵抗は１
個の抵抗Ｒで構成し、抵抗個数の減少を図っている。
するD/Aコンバータ回路図である。以下、この図面を用
いながら本発明の実施例について説明する。この回路
は、縦方向が大きさ2R、（但し、最上位及び最下位ビッ
トはＲ）、横方向が大きさＲの抵抗回路網と、デジタル
入力信号によってオン・オフする電流スイッチ４と前記
電流スイッチを介して抵抗回路網に電流を供給する定電
流源５から構成され、前記定電流源のうち、前記抵抗網
のノードに接続されているものは、それぞれ同じ電流量
Ｉを供給し、その他の上位ビットに対応する定電流源は
各桁により供給する電流量が重みづけされ、2I,4Iのよ
うになっている。また抵抗回路網には電源電圧Vcc1が印
加され、また出力端子７が引き出されている。そして、
縦方向の抵抗２は、抵抗値Ｒの抵抗を２個直列に接続す
ることによって抵抗され、特に最上位ビットの抵抗８
は、ここに加わる電圧が他の部分と比べて大きく、１個
の抵抗Ｒで構成したのでは前述のように該抵抗素子が働
かなくなってしまうので抵抗値Ｒの抵抗を４個直列に接
続したものを４つ並列に接続して合成抵抗Ｒの抵抗を構
成し、１個あたりの抵抗にかかる電圧を低減している。
一方、横方向の抵抗２についても、抵抗値Ｒである１個
の抵抗で構成したのでは変換精度が低下するので、抵抗
値がＲの２個の抵抗を並列に接続したものを２個直列に
接続して合成抵抗Ｒの抵抗９を構成している。尚、下位
ビットの抵抗10については、その両端にかかる電圧は他
の部分に比べて低く抵抗素子が正常に動作する範囲内で
あるので、容量負荷を低減するためこの部分の抵抗は１
個の抵抗Ｒで構成し、抵抗個数の減少を図っている。
第８図は第１図のＲ−2Rはしご型抵抗網を有するD/Aコ
ンバータを構成する抵抗素子の集積回路断面図及び平面
図を示している。この集積回路は、ｐ形基板51上に、N+
バッファ層52及びエピタキシャル層53を形成したのち、
分離層62を形成する工程、ｐ形層56拡散形成する工程、
poly si層57及びAl電極58を形成する工程を経て形成さ
れる。尚、ｐ形層56の表面中央部の電極60はAl配線61を
経てN-epi層接続部63においてN-epi層53に接続され、両
者は等電位に保たれており、これにより抵抗値の変動を
防止している。また、隣り合った抵抗素子のN-epi層の
電位は異なっており、このため素子を分離する分離層を
設ける必要がある。
ンバータを構成する抵抗素子の集積回路断面図及び平面
図を示している。この集積回路は、ｐ形基板51上に、N+
バッファ層52及びエピタキシャル層53を形成したのち、
分離層62を形成する工程、ｐ形層56拡散形成する工程、
poly si層57及びAl電極58を形成する工程を経て形成さ
れる。尚、ｐ形層56の表面中央部の電極60はAl配線61を
経てN-epi層接続部63においてN-epi層53に接続され、両
者は等電位に保たれており、これにより抵抗値の変動を
防止している。また、隣り合った抵抗素子のN-epi層の
電位は異なっており、このため素子を分離する分離層を
設ける必要がある。
このように、Ｒ−2Rはしご型抵抗網を有するデジタル・
アナログ変換器において、下位ビットにおける抵抗値Ｒ
の抵抗を１個の抵抗素子によって構成することにより、
出力端子から見た下位ビットの容量負荷を減少させるこ
とができ、D/Aコンバータの変換速度を向上させること
ができる。第９図は、全ビットの電流スイッチをオンか
らオフにしたときの出力端子における出力波形を示して
いる。図に示されているように、容量負荷が減少した分
だけ変速速度が向上している。また、本発明によると、
抵抗素子の数が減少するので、部品点数を削減できると
ともに集積度を向上させることができる。さらに、変換
精度はほぼ従来通り維持されるので、出荷試験通で歩留
りが低下することがない。
アナログ変換器において、下位ビットにおける抵抗値Ｒ
の抵抗を１個の抵抗素子によって構成することにより、
出力端子から見た下位ビットの容量負荷を減少させるこ
とができ、D/Aコンバータの変換速度を向上させること
ができる。第９図は、全ビットの電流スイッチをオンか
らオフにしたときの出力端子における出力波形を示して
いる。図に示されているように、容量負荷が減少した分
だけ変速速度が向上している。また、本発明によると、
抵抗素子の数が減少するので、部品点数を削減できると
ともに集積度を向上させることができる。さらに、変換
精度はほぼ従来通り維持されるので、出荷試験通で歩留
りが低下することがない。
第１図は、本発明を説明するＲ−2Rはしご型抵抗網を有
するD/Aコンバータ回路図、第２図は、従来のＲ−2Rは
しご型抵抗網を有するD/Aコンバータ回路の概略図、第
３図は、従来の重みづけがなされた定電流源を有すD/A
コンバータ回路図、第４図は従来のD/Aコンバータの回
路図、第５図は従来の抵抗素子の断面図及び抵抗素子の
PN接合部における電圧分布、第６図は、現在の抵抗素子
の断面図及び抵抗素子のPN接合部における電圧分布、第
７図は、従来の、変換精度を改善したD/Aコンバータ回
路、第８図は抵抗素子の集積回路断面図及び平面図、第
９図は全ビットの電流をON→OFFしたときの出力波形を
示すグラフである。 また、１及び11は電源端子、2,3,12及び13は抵抗、４及
び14は電流スイッチ、５及び15は定電流源、６及び16は
接地線、７及び17は出力端子、を示している。
するD/Aコンバータ回路図、第２図は、従来のＲ−2Rは
しご型抵抗網を有するD/Aコンバータ回路の概略図、第
３図は、従来の重みづけがなされた定電流源を有すD/A
コンバータ回路図、第４図は従来のD/Aコンバータの回
路図、第５図は従来の抵抗素子の断面図及び抵抗素子の
PN接合部における電圧分布、第６図は、現在の抵抗素子
の断面図及び抵抗素子のPN接合部における電圧分布、第
７図は、従来の、変換精度を改善したD/Aコンバータ回
路、第８図は抵抗素子の集積回路断面図及び平面図、第
９図は全ビットの電流をON→OFFしたときの出力波形を
示すグラフである。 また、１及び11は電源端子、2,3,12及び13は抵抗、４及
び14は電流スイッチ、５及び15は定電流源、６及び16は
接地線、７及び17は出力端子、を示している。
Claims (1)
- 【請求項１】一端は電源電圧に接続され、他端は出力端
子に接続され、全て抵抗値Ｒの抵抗素子で構成されたＲ
−2Rはしご型抵抗回路網と、 一端は、前記Ｒ−2Rはしご型抵抗網の各ノードにそれぞ
れ接続され、他端は接地線に共通に接続され、前記各ノ
ードに入力デジタル信号に応じて定電流を供給する電流
供給手段と、 を有するデジタル・アナログ変換器において、 前記各抵抗素子は、第１導電型の半導体層内に形成され
た第２導電型の拡散層で構成され、且つ該拡散層に接続
される一対の接続端子の間の該拡散層中央部の電位と該
半導体層は等電位になるように構成され、 前記抵抗網のうち抵抗値がＲの部分は、上位ビットにつ
いては抵抗値Ｒの複数個の抵抗を直並列に接続して該抵
抗値Ｒを構成し、下位ビットについては単一の抵抗素子
によって構成し、 抵抗値が2Rの部分は、上位ビットについては抵抗値Ｒの
２個以上の抵抗を直並列に接続して該抵抗値2Rを構成
し、下位ビットについては２個の直列接続された抵抗素
子によって構成すること、 を特徴とするデジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268732A JPH0720063B2 (ja) | 1987-10-23 | 1987-10-23 | デジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268732A JPH0720063B2 (ja) | 1987-10-23 | 1987-10-23 | デジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01109924A JPH01109924A (ja) | 1989-04-26 |
| JPH0720063B2 true JPH0720063B2 (ja) | 1995-03-06 |
Family
ID=17462577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268732A Expired - Fee Related JPH0720063B2 (ja) | 1987-10-23 | 1987-10-23 | デジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720063B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0388426A (ja) * | 1989-06-29 | 1991-04-12 | Nec Corp | Ｄ／ａコンバータ |
| JPH04360316A (ja) * | 1991-06-06 | 1992-12-14 | Nec Corp | Ａ／ｄコンバータ |
| JP2008024020A (ja) * | 2006-07-18 | 2008-02-07 | Yanmar Co Ltd | コンバイン |
| JP2012151728A (ja) * | 2011-01-20 | 2012-08-09 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル／アナログ変換器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115845A (ja) * | 1981-12-24 | 1983-07-09 | レイセオン カンパニ− | 抵抗回路網 |
| JPS625729A (ja) * | 1985-07-01 | 1987-01-12 | Hitachi Ltd | Ｄａ変換器 |
-
1987
- 1987-10-23 JP JP62268732A patent/JPH0720063B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01109924A (ja) | 1989-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |