JPH07202698A

JPH07202698A - Ａ／ｄ変換器

Info

Publication number: JPH07202698A
Application number: JP33412893A
Authority: JP
Inventors: Hiroshi Hasegawa; 寛長谷川; Michio Yotsuyanagi; 道夫四柳
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-04
Anticipated expiration: 2013-07-02
Also published as: JP2770728B2

Abstract

(57)【要約】【目的】消費電力を抑え、低電源電圧化、高精度化に
適する電流モードＡ／Ｄ変換器を提供する。【構成】カレントミラー回路を用いた階層的なツリー
構造によって入力電流を分散させ各信号経路の途中で比
較電流を減算する。比較電流の種類と比較電流に要する
消費電流が少ない。したがって、低電源電圧化や高精度
化に伴う比較電流の補正に要する回路規模と消費電流が
少ない。また、入力信号がツリーの末端まで到達するま
での間に低消費電力化や高精度化のための回路を導入し
やすいという回路構成上の柔軟性を有している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カレントミラーを用い
てＡ／Ｄ変換回路を階層的ツリー構造にすることによ
り、低消費電流・低消費電力、低電源電圧、高精度化に
適した電流モードＡ／Ｄ変換器に関するものである。

【０００２】

【従来の技術】近年、デジタル回路の低電源電圧化、低
消費電力化にともない、アナ／デジ混載化のためにＡ／
Ｄ変換器にも低電源電圧化、低消費電力化が求められて
いる。このような要求に対して、デジタル雑音に強い電
流モードのＡ／Ｄ変換器を使用することが考えられる。

【０００３】従来の電流モードＡ／Ｄ変換器の例を以下
に示す。

【０００４】従来例１として、図１１にカレントミラー
を用いて単純に並列化しただけの電流モードＡ／Ｄ変換
器を示す。ＮビットＡ／Ｄ変換器の場合、入力電流をカ
レントミラーで比較電流の個数２^N−１だけ生成し、そ
れと比較電流を比較しデジタル出力を得る。

【０００５】従来例２として、図１２に電流分割（ＣＵ
ＲＲＥＮＴ−ＳＰＬＩＴＴＩＮＧ）を用いた電流モード
Ａ／Ｄ変換器（１９９２ＩＥＥＥＩＮＴＥＲＮＡＴ
ＩＯＮＡＬＳＹＭＰＯＳＩＵＭＯＮＣＩＲＣＵＩ
ＴＳＡＮＤＳＹＳＴＥＭＳｖｏｌ．２，ｐｐ５８
５−５８８）を示す。ＮビットのＡ／Ｄ変換器の場合、
入力電流を比較器の個数２^N−１だけ分割・分配し、そ
の分割された各々の電流と比較電流を比較しデジタル出
力を得る。

【０００６】

【発明が解決しようとする課題】従来技術では、低消費
電力化、低電源電圧化、高精度化の点で以下のような問
題点がある。

【０００７】従来例１では、ＮビットＡ／Ｄ変換器の場
合、比較電流の種類が２^N−１と多いので全体の消費電
流に占める比較電流の消費電流が大きく、さらに、全体
の消費電流も大きい。従来例２では、入力電流を分割す
る以外は従来例１と同じ比較電流を用いるのでやはり消
費電流は大きい。また、従来例２では、ＮビットＡ／Ｄ
変換器の場合、入力電流フルスケールが最大で２^N×
（２^N−１）ΔＩ（ただし、ΔＩは１ＬＳＢ相当の電
流）と大きくなるので、回路中での電圧降下が大きくな
り、低電源電圧化の場合に問題となる。

【０００８】これらの従来例の消費電流は相当大きく、
低消費電流化は困難である。

【０００９】また、一般に低電源電圧化すると、カレン
トミラーのミラー比の精度劣化や、しきい値電圧のばら
つきが問題となるが、上記の従来例１，２とも、それら
を補償する方法や補正による高精度化の方法については
何等考慮されていない。

【００１０】以上述べたように、従来例の電流モードＡ
／Ｄ変換器は低消費電力化や低電源電圧化、高精度化を
考慮しておらず、低消費電力、低消費電流、低電源電圧
を必要とするＡ／Ｄ変換器や高精度化を意図したＡ／Ｄ
変換器等に使用するには適していないという問題があ
る。

【００１１】

【課題を解決するための手段】そこで本発明では、入力
信号電流をツリー状（木構造状）に分散させ、それぞれ
の電流経路で比較電流を減算／加算していくことを階層
的に行ない、それらの結果得られる電流を最終的に比較
電流と比較判定し、デジタル出力を得る。

【００１２】すなわち、本電流モードＡ／Ｄ変換器は、
アナログ信号電流を入力とする入力端子Ｎ（１）とＮ１
個の出力端子Ｎ（１，１）〜Ｎ（１，Ｎ１）を有するカ
レントミラー回路ＣＭ（１）と、前記の端子Ｎ（１）に
接続し電流を加／減算する電流源Ｓ（１）と、前記の端
子Ｎ（１，１）〜Ｎ（１，Ｎ１）それぞれに接続し、電
流を加／減算する電流源Ｓ（１，１）〜Ｓ（１，Ｎ１）
と、前記の端子Ｎ（１，１）〜Ｎ（１，Ｎ１）から供給
される電流をそれぞれの入力とし、それぞれがＮ２個の
出力端子Ｎ（２，ｋ１，１）〜Ｎ（２，ｋ１，Ｎ２）を
有するカレントミラー回路ＣＭ（２，ｋ１）（ただし、
ｋ１＝１〜Ｎ１）と、前記の端子Ｎ（２，１，１）〜Ｎ
（２，Ｎ１，Ｎ２）それぞれに接続し、電流を加／減算
する電流源Ｓ（２，１，１）〜Ｓ（１，Ｎ１，Ｎ２）
と、前記の端子Ｎ（２，１，１）〜Ｎ（２，Ｎ１，Ｎ
２）から供給される電流をそれぞれの入力とし、それぞ
れＮ３個の出力端子Ｎ（３，ｋ１，ｋ２，１）〜Ｎ
（３，ｋ１，ｋ２，Ｎ３）を有するカレントミラー回路
ＣＭ（３，ｋ１，ｋ２）（ただし、ｋ１＝１〜Ｎ１，ｋ
２＝１〜Ｎ２）と、前記の端子Ｎ（３，１，１，１）〜
Ｎ（３，Ｎ１，Ｎ２，Ｎ３）それぞれに接続し、電流を
加／減算する電流源Ｓ（３，１，１，１）〜Ｓ（３，Ｎ
１，Ｎ２，Ｎ３）と、（途中同様）前記の端子Ｎ（ｉ，
１，…，１）〜Ｎ（ｉ，Ｎ１，…，Ｎｉ）から供給され
る電流をそれぞれの入力とし、それぞれＮ（ｉ＋１）個
の出力端子Ｎ（ｉ，ｋ１，ｋ２，…，ｋ１，１）〜Ｎ
（ｉ，ｋ１，ｋ２，…，ｋｉ，Ｎ（ｉ＋１））を有する
カレントミラー回路ＣＭ（ｉ，ｋ１，ｋ２，…，ｋｉ）
（ただし、ｋ１＝１〜Ｎ１，ｋ２＝１〜Ｎ２，ｋ３＝１
〜Ｎ３，…，ｋｉ＝１〜Ｎｉ）と、前記の端子Ｎ（ｉ，
１，…，１，１）〜Ｎ（ｉ，Ｎ１，…，Ｎｉ，Ｎ（ｉ＋
１））それぞれに接続し、電流を比較減算する電流源Ｓ
（ｉ，１，…，１，１）〜Ｓ（ｉ，Ｎ１，…，Ｎｉ，Ｎ
（ｉ＋１））と、前記の端子Ｎ（ｉ，１，…，１，１）
〜Ｎ（ｉ，Ｎ１，…，Ｎｉ，Ｎ（ｉ＋１））それぞれに
接続し、前記のカレントミラー回路ＣＭ（ｉ，１，…，
１）〜ＣＭ（ｉ，Ｎ１，…，Ｎｉ）の出力電流と前記の
電流源Ｓ（ｉ，１，…，１，１）〜Ｓ（ｉ，Ｎ１，…，
Ｎｉ，Ｎ（ｉ＋１））の比較電流との大小を比較する比
較器Ｈ（ｉ，１，…，１，１）〜Ｈ（ｉ，Ｎ１，…，Ｎ
ｉ，Ｎ（ｉ＋１））と、前記の比較器Ｈ（ｉ，１，…，
１，１）〜Ｈ（ｉ，Ｎ１，…，Ｎｉ，Ｎ（ｉ＋１））の
デジタル出力を所望のデジタルコードに変換するエンコ
ード回路と、を有するＡ／Ｄ変換器である。

【００１３】また、前記のＡ／Ｄ変換器において、前記
のカレントミラー回路の一部において、第ｎの出力端子
を余分に設けたカレントミラー回路ＣＭ（ｎ）と、その
第ｎの出力端子に接続した電流源Ｓ（ｎ）と、その第ｎ
の出力端子に接続した比較器Ｈ（ｎ）と、前記比較器Ｈ
（ｎ）の出力により一部の信号電流を遮断する手段と、
遮断した部分に対応するデジタル出力の一部を固定する
手段と、を有するＡ／Ｄ変換器。

【００１４】また、前記のＡ／Ｄ変換器において、前記
Ａ／Ｄ変換器の一部の端子Ｎ（ｎ）の電圧とある基準電
圧とを比較する電圧比較器ＨＶ（ｎ）と、前記比較器Ｈ
Ｖ（ｎ）の出力により一部の信号電流を遮断する手段
と、遮断した部分に対応するデジタル出力の一部を固定
する手段と、を有するＡ／Ｄ変換器。

【００１５】また、前記のＡ／Ｄ変換器において、電流
源Ｓとして出力可変可能な電流源ＳＶ、を有する。

【００１６】また、前記Ａ／Ｄ変換器において、入力電
圧を入力電流に変換する手段、を有する。

【００１７】また、前記Ａ／Ｄ変換器において、カレン
トミラー回路を構成する組になるトランジスタサイズが
ツリー構造の末端にいくほど小さいカレントミラー回
路、を有する。

【００１８】

【作用】まず、ここでいう階層的ツリー構造とは、カレ
ントミラー回路で１入力を多出力にするのがツリー構造
（木構造）の１単位となり、その出力それぞれにさらに
同様のカレントミラー回路によるツリー構造が接続さ
れ、繰り返し構造をもつツリー構造のことである。

【００１９】入力信号電流をツリー状に分散させ、各経
路の途中で比較電流を減算するので、ツリーの末端へい
くほど必要な比較電流の大きさは小さくて済む。したが
って、全体の消費電流を大幅に減少させることが可能と
なる。また、構造が階層的でツリーの末端へいくほど比
較電流が小さいということは、比較電流を補正できるよ
うにした場合の比較電流の電流源の種類は少なく、か
つ、比較電流自体の消費電流は小さくて済むので、低電
源電圧化、高精度化のときの電流補正に要する回路規模
と消費電流を小さくすることができる。また、全体のツ
リー構造の部分的なツリーの構成の自由度が高い。ま
た、低消費電力化や高精度化のための回路を導入しやす
い柔軟性を有している。

【００２０】したがって、低消費電流、低電源電圧、高
精度化に適したＡ／Ｄ変換器を実現できる。

【００２１】

【実施例】以下、図面を参照して実施例を説明する。

【００２２】なお、ここでは、カレントミラーとして最
も簡単なものを用いているが、より高精度化を図ったカ
レントミラー（例えば、Ｗｉｌｓｏｎカレントミラー回
路、等）を用いてもよい。また、説明の都合上、トラン
ジスタとしてＭＯＳＦＥＴを用いているが、バイポーラ
トランジスタなど他のトランジスタを用いてもよい。ま
た、コンパレータとして電流比較型（例えば、特願平４
−３９８３７、特願平５−２８２２３８など）を主に用
いているが、電圧比較型も使用できる。

【００２３】ここでは特に低消費電力化、低電源電圧
化、高精度化を主な目的として説明する。

【００２４】図１〜図４に本発明のＡ／Ｄ変換器の回路
構成例を示す。

【００２５】以下、種々の階層ツリー構造に対してｎビ
ットｍ段構成と呼ぶことにする。すなわち、ｎビットｍ
段構成なら、ひとつめのカレントミラー回路の出力は２
ⁿ本で、その出力それぞれに同様のカレントミラー回路
が接続することをｍ回繰り返した場合の階層的ツリー構
造を示す。また、ｎビットｍ段構成で冗長性を含まなけ
ればｎ×ｍビットＡ／Ｄ変換器となる。例えば、ｎ＝
１、ｍ＝４のときには、構造はバイナリ・ツリー（二進
木）構造で４ビットＡ／Ｄ変換器になる。

【００２６】図１は１ビット４段構成の４ビットＡ／Ｄ
変換器の実施例である。この場合、カレントミラーによ
って入力端（根）からツリーの末端に向かって次々２分
されていく。入力端に近いほうから１段、２段、…と呼
ぶことにする。例えば、１段目はＣＭ１とＳ１−１〜Ｓ
１−２を含み、２段目はＣＭ２−１〜ＣＭ２−２とＳ２
−１〜Ｓ２−４を含む。また、経路の途中で減算する比
較電流Ｓ１−１〜Ｓ３−８とコンパレータＨ１〜Ｈ１６
の最終的な比較電流Ｓ４−１〜Ｓ４−１６は本質的に同
じ役割をするので、以下、これらをまとめて減算比較電
流と呼ぶことにする。このときコンパレータは直前のカ
レントミラーの出力電流から比較電流を引いた結果と電
流０レベルを比較するとみなせる。また、図１には入力
信号が電圧の場合に信号を電流に変換する電圧−電流変
換器（Ｖ−Ｉコンバータ）を付けている。

【００２７】図２に、図１の１ビット４段構成の４ビッ
トＡ／Ｄ変換器の概念図を示す。

【００２８】以下、図２を用いて４ビットＡ／Ｄ変換器
の場合の変換原理を説明する。入力電流フルスケールを
１６とし、１ＬＳＢ相当の電流を１とする。カレントミ
ラーの電流比は１対１とする。図２において、ｎ段目の
下からｍ番目の節点（ノード）部分を（ｎ，ｍ）と指定
する。コンパレータはオーバーフロー検出も含めて１６
個使用するとし、下から順にＨ１、Ｈ２、…、Ｈ１６と
し、コンパレータは入力がマイナスのとき“Ｌ”、入力
がプラスのとき“Ｈ”を出力し、全体の出力が温度計コ
ードになるとする。入力電流自体のオフセット電流は簡
単のため０とする。ｎ段目の減算比較電流は図２のよう
に−０、−１６／２ⁿの２種類とする。通常の変換特性
を得るために１段目に入る前に入力電流にオフセット電
流として−０．５のオフセットを加えることにするが、
別に他の段の減算比較電流でオフセットを加えてもよ
い。

【００２９】具体例を示すと、例えば、入力電流が６で
あるとすると、（１，２）を根とするツリーでははじめ
の減算比較電流が−８であるから、（１，２）の減算後
の電流はすべてマイナスなのでＨ８〜Ｈ１６はすべて出
力“Ｌ”である。同様に、（３，４）を根とする電流も
（３，４）の時点で電流はすでに６−０．５−４−２＝
−０．５とマイナスになっているので、Ｈ７、Ｈ６も出
力“Ｌ”である。Ｈ５の場合は、６−０．５−４−０−
１＝＋０．５とプラスで出力“Ｈ”であり、同様にＨ４
〜Ｈ１の出力は“Ｈ”となる。以上により“（ＭＳＢ
側）ＬＬＬＬＬＬＬＬＬＬＬＨＨＨＨＨ（ＬＳＢ
側）”と温度計コードが得られることになる。以上の例
から、入力からツリーの末端までの経路の数は２⁴通り
であり、ひとつの経路における減算比較電流（の総和）
の種類は２⁴通りであるので、どのような入力電流も必
ず上記と同様に温度計コードに変換される。この温度計
コードをエンコーダ回路によりコード変換すれば所望の
デジタルコードが得られる。

【００３０】同じ４ビットＡ／Ｄ変換器でも種々のビッ
ト・段構成をとることができる。図３〜図４に４ビット
Ａ／Ｄ変換器のビット・段構成の種々のバリエーション
の例を概念図で示す。図３は２ビット２段構成、図４は
１ビット２段＋２ビット１段構成である。このように、
バリエーションは多く、回路特性に合わせて最適な構成
を採ることができる。

【００３１】次に、本発明のＡ／Ｄ変換器がいかに低消
費電流、すなわち、低消費電力に適しているか説明す
る。

【００３２】本発明のＡ／Ｄ変換器として、図５〜図６
に８ビットＡ／Ｄ変換器で２ビット４段構成の場合の実
施例を示す。図５〜図６には請求項２，３で述べた消費
電流削減のための付加回路（電流削減回路）も付けてい
る。

【００３３】以下、図５のＡ／Ｄ変換器の消費電流を従
来例１、従来例２と比較する。ただし、Ａ／Ｄ変換器は
８ビットＡ／Ｄ変換器とし、１ＬＳＢ相当の電流をΔ
Ｉ、入力電流フルスケールＦＳを２５６ΔＩとする。な
お、ここでは、入力電流に加えるオフセット電流、バイ
アス電流、及び、比較減算電流を発生するための補助的
な電流による電流消費は考えないとする。また、コンパ
レータ、エンコード回路等の消費電流も考えないとす
る。

【００３４】例えば、従来例１の場合、消費電流は以下
のようになる。入力信号電流の大きさがｎΔＩ（ただ
し、ｎは０〜２５５の整数）のときの消費電流ＩＴは、

【００３５】

【数１】

【００３６】となる。

【００３７】従来例２の場合も同様に、

【００３８】

【数２】

【００３９】となる。

【００４０】また、従来例１，２のＡ／Ｄ変換器の比較
電流の種類はどちらも電流値ｎΔＩ（ｎ＝１〜２５５）
の２５５種類、個数は２５５個である。

【００４１】本発明の図５のＡ／Ｄ変換器の消費電流は
以下のようになる。ただし、信号経路のカレントミラー
の倍率（ミラー比）はすべて等倍（１倍）とする。ｎ段
目（ｎ＝１〜４）の減算比較電流はそれぞれ、０、ＦＳ
／４ⁿ、ＦＳ×２／４ⁿ、ＦＳ×３／４ⁿとする。した
がって、本発明のＡ／Ｄ変換器の比較減算電流の種類は
１６種類、個数は３４０個である。

【００４２】ツリー構造の各節点で消費する電流は、そ
の節点Ｎの減算比較電流ＩＭと、その節点のひとつ前
（根に近い側）の節点の電流ＩＡ（Ｎ−１）とで決ま
る。減算比較電流はカレントミラー回路により生成され
るとすると、節点のカレントミラー回路の構造上、節点
で消費する電流ＩＳは、 IA(N-1)≧IMのとき、IS＝IA(N-1):IA(N) ＝IA(N-1)-IM （３） IA(N-1)＜IMのとき、IS＝IA(N-1):IA(N) ≒0 （４）となる。ただし、ＩＡ（Ｎ）のその節点Ｎの電流であ
る。

【００４３】したがって、上式（３），（４）を使って
全体の消費電流ＩＴを計算できる。つぎに、電流削減回
路をつけた場合を考える。これは、ツリーの根元のほう
で予めある電流レベルの比較電流と信号電流を前置比較
器（プリ・コンパレータ）で比較し、その結果を用いて
変換に不必要なツリーの信号電流を遮断する。図５に、
プリ・コンパレータとして電流コンパレータを用いた場
合を示す。また、信号電流の大きさによってツリー構造
の各節点の電圧も変化するので、プリ・コンパレータと
してある電圧レベルの比較電圧と節点電圧を比較する電
圧コンパレータも使用できる。図６に、プリ・コンパレ
ータとして電圧コンパレータを用いた場合を示す。

【００４４】図５〜図６の場合には、１段目の４つの節
点のうち、減算比較電流の小さい節点３つ（１，１）〜
（１，３）について遮断を行なうようにしている。

【００４５】図５の場合には、信号電流の遮断を、節点
の減算比較電流と並列にトランジスタを接続し、信号電
流がある電流レベル以上になるとそのトランジスタをオ
ンさせて、減算比較電流を等価的に大きくすることによ
り行なっている。このとき、式（４）と同じ状況にな
り、その節点を流れる信号電流は０になり、その節点を
根とするツリー消費電流はほとんど０となる。このと
き、エンコード回路によっては、そのツリーの末端のコ
ンパレータの出力は不定となってしまう場合があるの
で、プレ・コンパレータの出力で強制的に出力を“Ｈ”
にし、誤動作を防止する。

【００４６】図６の場合には、信号電流の遮断を、単純
にスイッチで信号経路を遮断することによって行なって
いる。ただし、信号経路にスイッチが入ることで電圧降
下が生じ精度が悪化したり速度が遅くなったりするの
で、低電源電圧化には不利である。

【００４７】ここでは、入力電流Ｉinに応じて、Ｉin＞
１９２ΔＩのとき、１段目の下から３番目の節点まで遮
断、Ｉin＞１２８ΔＩのとき、１段目の下から２番目の
節点まで遮断、Ｉin＞６４ΔＩのとき、１段目の下か
ら１番目の節点を遮断、とする。

【００４８】以上の設定のもとで、従来例１と従来例２
の場合、本発明で電流削減回路なしの場合、本発明で電
流削減回路ありの場合、の３つの場合それぞれの消費電
流の計算結果を図７に示す。

【００４９】図７より以下のことが分かる。

【００５０】本発明の電流削減回路なしの場合は、入力
電流が大きいところで従来例に対して消費電流が大きく
なってしまっている。この原因は、減算比較電流の小さ
い節点では大きな入力電流がほとんどそのまま流れてし
まう上、そのような節点がツリー構造のため多数存在す
るからである。ただし、入力電流が小さい場合、従来例
１、従来例２より消費電流は小さい。

【００５１】また、本発明の電流削減回路ありの場合
は、入力電流レンジ全体で従来例に比べて消費電流が大
幅に小さくなっている。ここでは、図５のプリ・コンパ
レータなどの付加回路の消費電流や、信号を遮断する節
点での消費電流を含めていないが、それらの消費電流は
大きめに見積もっても数百ΔＩ〜１０００ΔＩ程度であ
り、従来例との比較の上では無視できる。

【００５２】以上の結果から、本発明のＡ／Ｄ変換器を
用いれば電流削減回路を容易に接続でき、従来に比べて
大幅に消費電流、すなわち消費電力が小さくなる。

【００５３】次に、本発明のＡ／Ｄ変換器がいかに低消
費電力のままで、低電源電圧化、高精度化に適している
か説明する。

【００５４】まず、減算比較電流の補正について説明す
る。一般に、低電源電圧化するとトランジスタ回路特性
が劣化し、素子ばらつきは増大する。また、一般に、Ａ
／Ｄ変換器要求されるビット数が大きくなり高精度が要
求される場合には補正が必要である。したがって、低電
源電圧化や高精度化するためにはＡ／Ｄ変換器の比較電
圧や比較電流を補正する必要がある。例えば、電圧モー
ドのＡ／Ｄ変換器で抵抗ラダーの抵抗値をトリミングし
比較電圧を補正するなどである。電流モードＡ／Ｄ変換
器の場合には、結局、比較電流、すなわち電流源電流を
補正することになる。これは本発明のＡ／Ｄ変換器の場
合、減算比較電流電源を補正することに相当する。

【００５５】電流源を補正、すなわち可変できるように
した場合、その出力端子を直接に補正すべき端子（ノー
ド）に接続するより、カレントミラーを介して供給した
ほうが良い場合がある。ふつう、可変電流源は固定電流
源に比べて、回路規模が大きく、出力端子自体の寄生容
量が大きいので、直接接続すると信号経路の負荷になる
からである。つまり、可変電流源の出力端子自体に大き
な寄生容量が存在する場合や、可変電流源の回路面積が
大きいため補正すべき端子への配線抵抗、配線容量が大
きい場合である。また、可変電流源自体に大きな電圧降
下があれば、補正すべき端子に接続できず、低電源電圧
化の障害になる。したがって、可変電流源を使用し、か
つ、低電源電圧化や信号経路の負荷を増加させないため
には、カレントミラーを介して電流を供給するほうが有
利である。ただし、カレントミラーを介して電流を供給
する場合には電流源自体に流れる電流とカレントミラー
の出力端子に流れる電流が消費されるため、消費電流は
大きくなる。

【００５６】さて、上述の８ビットＡ／Ｄ変換器の従来
例１，２に上記のカレントミラーを介した可変電流源に
よる補正を行なった場合の消費電流の増加分ΔＩＴは、
そのミラー比が１のときには比較電流の総和となり、

【００５７】

【数３】

【００５８】したがって、全体の最大消費電流は２倍以
上になる。

【００５９】一方、本発明のＡ／Ｄ変換器の場合、消費
電流の増加分ΔＩＴは比較減算電流ＩＭの総和となり、 ΔＩＴ＝ ΣＩＭ ≒ １６００ΔＩ（６）であるから、全体の最大消費電流は大体２５％程度しか
増加しない。これは、本発明のＡ／Ｄ変換器は、比較電
流の種類が少なく、かつ、比較電流の総和が小さいこと
による。つまり、本発明のＡ／Ｄ変換器は、補正電流源
を用いても、全体の減算比較電流（の総和）自体が従来
例に比べて小さいために、消費電流増加は小さいという
特徴をもつ。

【００６０】したがって、本発明のＡ／Ｄ変換器を用い
れば消費電流の増加を加えて、補正電流回路を導入で
き、低電源電圧化、高精度化できる。

【００６１】補正電流源の実施例を図８〜図９に示す。

【００６２】図８はメモリに記憶したデジタル信号でス
イッチをオン・オフし電流源を調整するデジタル方式の
補正電流源の実施例である。この回路の出力電流をカレ
ントミラーを介して減算比較電流として減算節点に供給
する。この結果、カレントミラーのトランジスタサイズ
を小さくでき、スイッチの電圧降下は信号経路と分離さ
れ、また、カレントミラーを電流減算点の近くに配置す
れば信号電流に対する配線容量・配線抵抗の影響も小さ
くなり、速度的、レイアウト的に有利である。

【００６３】図９はフローティング・ゲートを有するＭ
ＯＳＦＥＴのフローティング・ゲートの電荷量を制御す
ることによりドレイン電流を調整・可変できるアナログ
方式の補正電流源の実施例である。この場合にはアナロ
グ的に電流値を制御でき、スイッチも使用しないので、
デジタル方式に比べて補正電流源の占有面積を小さくで
きる。

【００６４】図１０は減算比較電流に補正（可変）電流
源を適用した実施例である。電流源の出力をカレントミ
ラーを介して減算節点に供給して信号経路の寄生容量を
減らしている。補正電流源を使用することにより、低電
源電圧化したときのカレントミラー等の特性劣化や素子
ばらつきを補償できる。特にトランジスタにＭＯＳＦＥ
Ｔを用いた場合に素子ばらつきが問題となるが、上記の
補正をすればＭＯＳトランジスタは最小サイズを使うこ
とができ高速化できる。

【００６５】その他、本発明のＡ／Ｄ変換器の実施例と
して以下の事項がある。

【００６６】カレントミラー回路のトランジスタサイズ
をツリー構造の末端にいくほど小さくすることができ
る。通常、本発明のＡ／Ｄ変換器はツリーの末端へいく
ほど比較に必要な電流レンジは小さくてよいので、カレ
ントミラー回路のトランジスタサイズを後段ほどトラン
ジスタサイズを小さくすることができ、信号がツリーを
伝搬する伝搬遅延時間の減少による高速化が可能であ
る。

【００６７】また、ツリー構造による変換の一部におい
て、比較電流を減算するのではなく、比較電流を加算し
てオフセットを与えてもよい。これにより、ツリー構造
の後段の比較電流を調整することや、信号電流のバイア
ス電流成分として速度の低下やカレントミラーの精度劣
化を防止することができる。

【００６８】また、ツリー構造による変換の一部におい
て、カレントミラーの比率をかえて、途中の信号電流を
乗算（増幅／減衰）してもよい。これにより、比較器の
要求分解能を緩和し高精度化を図ることや、不必要な信
号電流による電力消費を防止することができる。

【００６９】また、直並列型Ａ／Ｄ変換器の内部に使用
する並列型Ａ／Ｄ変換器として本発明のＡ／Ｄ変換器を
用いることにより、低電源電圧でかつ並列型よりチップ
面積、消費電流の小さいＡ／Ｄ変換器を実現できる。

【００７０】

【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換器は階層的ツリー構造をもつため、比較電流の種類が
少なく、全体の消費電流に占める比較電流の消費電流の
割合が小さく、また、消費電流削減回路や、低電源電圧
化、高精度化に必要な比較電流の補正回路を導入しやす
い柔軟な構成が可能である。したがって、従来のＡ／Ｄ
変換器に比べて低消費電力化と低電源電圧化、高精度化
に適している。

【図面の簡単な説明】

【図１】１ビット４段構成の４ビットＡ／Ｄ変換器の回
路図である。

【図２】１ビット４段構成の４ビットＡ／Ｄ変換器の概
念図である。

【図３】４ビットＡ／Ｄ変換器の変形例を示した図であ
る。

【図４】４ビットＡ／Ｄ変換器の変形例を示した図であ
る。

【図５】消費電流削減回路付き２ビット４段構成の８ビ
ットＡ／Ｄ変換器の実施例を示した図である。

【図６】消費電流削減回路付き２ビット４段構成の８ビ
ットＡ／Ｄ変換器の実施例を示した図である。

【図７】本発明と従来例との消費電流を比較した図であ
る。

【図８】補正電流の例を示す図である。

【図９】補正電流の例を示す図である。

【図１０】補正電流源を適用した１ビット４段構成の４
ビットＡ／Ｄ変換器の図である。

【図１１】電流モードＡ／Ｄ変換器の従来例の図であ
る。

【図１２】電流モードＡ／Ｄ変換器の従来例の図であ
る。

【符号の説明】

Ｓ電流源ＣＭカレントミラー回路

Claims

【特許請求の範囲】

【請求項１】アナログ信号電流を入力とする入力端子
Ｎ（１）とＮ１個の出力端子Ｎ（１，１）〜Ｎ（１，Ｎ
１）を有するカレントミラー回路ＣＭ（１）と、前記の端子Ｎ（１）に接続し電流を加／減算する電流源
Ｓ（１）と、前記の端子Ｎ（１，１）〜Ｎ（１，Ｎ１）それぞれに接
続し、電流を加／減算する電流源Ｓ（１，１）〜Ｓ
（１，Ｎ１）と、前記の端子Ｎ（１，１）〜Ｎ（１，Ｎ１）から供給され
る電流をそれぞれの入力とし、それぞれがＮ２個の出力
端子Ｎ（２，ｋ１，１）〜Ｎ（２，ｋ１，Ｎ２）を有す
るカレントミラー回路ＣＭ（２，ｋ１）（ただし、ｋ１
＝１〜Ｎ１）と、前記の端子Ｎ（２，１，１）〜Ｎ（２，Ｎ１，Ｎ２）そ
れぞれに接続し、電流を加／減算する電流源Ｓ（２，
１，１）〜Ｓ（１，Ｎ１，Ｎ２）と、前記の端子Ｎ（２，１，１）〜Ｎ（２，Ｎ１，Ｎ２）か
ら供給される電流をそれぞれの入力とし、それぞれＮ３
個の出力端子Ｎ（３，ｋ１，ｋ２，１）〜Ｎ（３，ｋ
１，ｋ２，Ｎ３）を有するカレントミラー回路ＣＭ
（３，ｋ１，ｋ２）（ただし、ｋ１＝１〜Ｎ１，ｋ２＝
１〜Ｎ２）と、前記の端子Ｎ（３，１，１，１）〜Ｎ（３，Ｎ１，Ｎ
２，Ｎ３）それぞれに接続し、電流を加／減算する電流
源Ｓ（３，１，１，１）〜Ｓ（３，Ｎ１，Ｎ２，Ｎ３）
と、（途中同様）前記の端子Ｎ（ｉ，１，…，１）〜Ｎ
（ｉ，Ｎ１，…，Ｎｉ）から供給される電流をそれぞれ
の入力とし、それぞれＮ（ｉ＋１）個の出力端子Ｎ
（ｉ，ｋ１，ｋ２，…，ｋ１，１）〜Ｎ（ｉ，ｋ１，ｋ
２，…，ｋｉ，Ｎ（ｉ＋１））を有するカレントミラー
回路ＣＭ（ｉ，ｋ１，ｋ２，…，ｋｉ）（ただし、ｋ１
＝１〜Ｎ１，ｋ２＝１〜Ｎ２，ｋ３＝１〜Ｎ３，…，ｋ
ｉ＝１〜Ｎｉ）と、前記の端子Ｎ（ｉ，１，…，１，１）〜Ｎ（ｉ，Ｎ１，
…，Ｎｉ，Ｎ（ｉ＋１））それぞれに接続し、電流を比
較減算する電流源Ｓ（ｉ，１，…，１，１）〜Ｓ（ｉ，
Ｎ１，…，Ｎｉ，Ｎ（ｉ＋１））と、前記の端子Ｎ（ｉ，１，…，１，１）〜Ｎ（ｉ，Ｎ１，
…，Ｎｉ，Ｎ（ｉ＋１））それぞれに接続し、前記のカ
レントミラー回路ＣＭ（ｉ，１，…，１）〜ＣＭ（ｉ，
Ｎ１，…，Ｎｉ）の出力電流と前記の電流源Ｓ（ｉ，
１，…，１，１）〜Ｓ（ｉ，Ｎ１，…，Ｎｉ，Ｎ（ｉ＋
１））の比較電流との大小を比較する比較器Ｈ（ｉ，
１，…，１，１）〜Ｈ（ｉ，Ｎ１，…，Ｎｉ，Ｎ（ｉ＋
１））と、前記の比較器Ｈ（ｉ，１，…，１，１）〜Ｈ（ｉ，Ｎ
１，…，Ｎｉ，Ｎ（ｉ＋１））のデジタル出力を所望の
デジタルコードに変換するエンコード回路と、を有する
Ａ／Ｄ変換器。
【請求項２】請求項１のカレントミラー回路の一部に
おいて、第ｎの出力端子を余分に設けたカレントミラー
回路ＣＭ（ｎ）と、その第ｎの出力端子に接続した電流源Ｓ（ｎ）と、その第ｎの出力端子に接続した比較器Ｈ（ｎ）と、前記比較器Ｈ（ｎ）の出力により一部の信号電流を遮断
する手段と、遮断した部分に対応するデジタル出力の一部を固定する
手段と、を有するＡ／Ｄ変換器。
【請求項３】請求項１の一部の端子Ｎ（ｎ）の電圧と
ある基準電圧とを比較する電圧比較器ＨＶ（ｎ）と、前記比較器ＨＶ（ｎ）の出力により一部の信号電流を遮
断する手段と、遮断した部分に対応するデジタル出力の一部を固定する
手段と、を有するＡ／Ｄ変換器。
【請求項４】電流源Ｓとして出力可変可能な電流源Ｓ
Ｖ、を有する請求項１または２に記載のＡ／Ｄ変換器。
【請求項５】入力電圧を入力電流に変換する手段、を
有する請求項４に記載のＡ／Ｄ変換器。
【請求項６】カレントミラー回路を構成する組になる
トランジスタサイズがツリー構造の末端にいくほど小さ
いカレントミラー回路、を有する請求項１に記載のＡ／
Ｄ変換器。