JPH0366159A - 積層型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は積層型半導体装置に関するもので、特に高集
積化が可能な積層型半導体装置５ＯＩ（Ｓｉｌｉｃｏｎ
　ｏｎ　Ｉｎ５ｕｌａｔｏｒ）に関する。

［従来の技術］ 第６図は従来のＣＭＯＳインバータの構造を示す模式図
である。第６図を参照して、従来のＣＭＯＳインバータ
５は、ｐ型シリコン基板１の上にシリコン酸化膜２を介
して設けられたｎチャネルトランジスタ６と、ｎチャネ
ルトランジスタ７とを含む。ｎチャネルトランジスタ６
は、ｐ型に形成された３０１層６０の主表面上に形成さ
れたｎ＋型拡散領域９　ａｓ　１０　ａと、その間に挾
まれた領域上に絶縁膜を介して形成されたゲート電極８
ａとを含む。ｎチャネルトランジスタ７は、ｎ型に形成
された８０１層６１の主表面上に形成されたｐ十拡散領
域９ｂ、１０ｂと、その間に挾まれた領域に絶縁膜を介
して形成されたゲート電極８ｂとを含む。ｎチャネルト
ランジスタ６とｐチャネルトランジスタ７の各々のゲー
ト電極８ａ１８ｂに入力端子１１が接続され、ｎチャネ
ルトランジスタ６とｐチャネルトランジスタ７のドレイ
ン１０ａ、１０ｂが出力端子１２に接続されている。

ｐチャネルトランジスタ７のソース９ｂには電源端子１
３が接続され、ｎチャネルトランジスタ６のソース９ａ
には、ＧＮＤ端子１４が接続されている。

第７図は第６図に示した従来のＣＭＯＳインバータの等
価回路図である。第７図を参照して従来のＣＭＯＳイン
バータの動作を説明する。

従来のＣＭＯＳインバータにおいては、入力端子１１に
高電圧が印加されると、出力端子１２にはＧＮＤ電位が
出力され、入力端子１１に低電圧が印加されると、出力
端子１２からは電源電位が出力される。このとき入力端
子１１に印加される電圧が高電位と判定されるか低電位
と判定されるかの論理しきい値電圧はプロセスによって
決まる。

ところが、バルク上のＣＭＯＳインバータでよく知られ
ているように、ｐチャネルトランジスタ、ｎチャネルト
ランジスタのチャネル領域下部のＳｉ基板の電位を何ら
かの方法で変化させれば、その電位に応じてインバータ
のしきい値を制御することができる。

第８図はｒＡＮ　　Ｓｏｌ／ＣＭＯ８ＦＬＡＳＨＡ／Ｄ
　　Ｃ０ＮＶＥＲＴＥＲＪ　　ＩＥＥＥ　　Ｊ。

Ｓｏｌ、Ｓｔ、Ｃ１ｒｃｕｉｔｓ　　Ｖｏｌ、２３゜Ｎ
ｏ、１．Ｆｅｂ、１９８８に記載された第６図に示した
従来のＣＭＯＳインバータのｎチャネルトランジスタ６
の断面構造を示す図である。第８図を参照して、従来の
ＣＭＯＳインバータは、ｐ型シリコン基板１と、ｐ型シ
リコン基板１の上に形成されたシリコン酸化膜２と、シ
リコン酸化膜２の上に素子分離酸化膜６６を介して形成
されたｎチャネルトランジスタ６と、ｐチャネルトラン
ジスタ７（図示省略）とを含む。バックゲート電圧は金
属配線層６５を介してｐ十拡散領域６２に印加される。

この場合はソース領域９ａと同電位、つまりグランドレ
ベルに設定しである。

また部分的にＳｏｌ構造にしたＣＭＯＳインバータの例
がたとえばｒＴＯＬＥを用いたＣＭＯＳトランジスタ」
第４９回応物学会Ｐ６５７．１９８８年秋季講演会予稿
集に開示されている。第９図はその中に示されたＣＭＯ
Ｓインバータを示す図である。第９図を参照して、この
ＣＭＯＳインバータは、ｐ型シリコン基板１と、ｐ型シ
リコン基板１の上に形成されたｐウェル６０Ｓｎウェル
６１と、ｐウェル６０の主表面上に形成されたｎチャネ
ルトランジスタ６と、ｎウェル６１の主表面上に形成さ
れたｐチャネルトランジスタ７とを含み、バックゲート
電圧はそれぞれのＭＯＳ）ランマスタが形成された領域
の下部にシリコン酸化膜２を貫通して設けられたバック
ゲート配線層６７．６８を介して印加される。

［発明が解決しようとする課題］ しかしながら、従来のＣＭＯＳインバータにおいても、
バックゲート電位を与えるための端子はＭＯＳ）ランマ
スタが形成される面と同一の平面上に、形成されるため
、バックゲート電位を調整する場合には集積度を上げる
ことが困難であった。

この発明は上記のような問題点を解消するためになされ
たもので、高集積化の可能なＣＭＯＳインバータのよう
な半導体装置を提供することである。

［課題を解決するための手段］ この発明にかかる回路素子を構成する複数の単結晶層が
縦方向に間に絶縁層を挾んで積層された積層型半導体装
置は複数の単結晶層のうちの１９を用いて形成されたイ
ンバータを含み、インバータは第１導電型の第１のスイ
ッチング手段と第１導電型と異なる第２導電型の第２の
スイッチング手段とを含み、インバータが形成された１
１１結晶層の下方の単結晶層に設けられ、第１のスイッ
チング手段または第２のスイッチング手段の少なくとも
一方のしきい値電圧を調整する電位調整手段と、インバ
ータと電位調整手段とが形成された２つの単結晶層の間
に挾まれた絶縁層に形成され、インバータと電位調整手
段とを接続する接続手段とを含む。

［作用］ この発明においては第１の単結晶層にインバータが形成
され、その下の第２の単結晶層にインバータのしきい値
電圧を調整する電位調整手段が形成される。したがって
、インバータとそのしきい値電圧を調整する電位調整手
段とが上下２層に積層して形成される。

【発明の実施例］ 以下にこの発明の一実施例を図面を参照して説明する。

第１図はこの発明が適用された積層構造の半導体装置の
一例としてのインバータの模式的斜視図である。第１図
は従来の技術で説明した第６図に対応する図である。し
たがって、第６図と異なる部分についてのみ説明し、同
じ部分については対応する部分に同じ参照符号を付して
その説明は繰返さない。第１図を参照して、この発明が
適用されたＣＭＯＳインバータは、バックゲート電位が
ｐ型の８０１層６０の下方に形成された層間配線層４と
、層間配線層に接続して設けられた抵抗素子３を介して
与えられる。抵抗素子３にはバックゲート電圧入力端子
１５が設けられている。

この層間配線層４としては、多結晶層を単結晶化させる
ためのシードが用いられてもよい。

第１図を参照して、この発明においてはＣＭＯＳインバ
ータが形成される層と、そのＣＭＯＳインバータのしき
い値電圧を調整するための抵抗素子３とが異なる層に設
けられる。したがって、従来のようにＣＭＯＳインバー
タとバックゲート電圧調整用の抵抗素子が同一平面上に
設けられないため、ＣＭＯＳインバータの高集積化が可
能になる。なお、ＣＭＯＳインバータの動作については
、従来と同一であるのでその説明は省略する。

次に第１図に示したこの発明が適用されたＣＭＯＳイン
バータの製造方法を図を参照して説明する。第２Ａ図〜
第２Ｈ図はこの発明が適用されたＣＭＯＳインバータの
製造プロセスをステップごとに示す図である。まず第２
Ａ図を参照して、シリコン基板１が準備され、その主表
面が部分的に酸化されることによりフィールド分離を行
なうためのフィールド酸化膜２１が形成される。これに
よってｐ型シリコン基板１の主表面上が結晶軸の揃った
単結晶層を上方に形成させるためのシード部と、能動素
子を形成するためのトランジスタ部に分けられる。

次に第２Ｂ図を参照して、トランジスタ部にはソース２
５、ドレイン２６およびゲート２４を含むトランジスタ
が形成される。ソース２５およびドレイン２６には金属
配線２２が設けられる。トランジスタが形成された後、
ｐ型シリコン基板の主表面上全体にシリコン酸化膜２３
が形成される。

シリコン酸化膜２３のシード部に層間配線用孔２７がエ
ツチングにより形成される。

第２Ｃ図を参照して、層間配線用孔２７およびシリコン
酸化膜２３の主表面上にシリコン膜２９が堆積される。

次にこのシリコン膜にルーザ光が照射される。その結果
シリコン膜が溶融されて再結晶化され、結晶軸の揃った
単結晶層が形成される。

次に第２Ｄ図を参照して、単結晶層がバターニングされ
、第１層目と異なる第２層目のシリコン層を形成するシ
ード台３１とトランジスタを形成するための活性領域３
２とが形成される。

第２Ｅ図を参照して、活性領域３２はさらにバターニン
グが行なわれ、後にバックゲート電圧を調整するための
抵抗素子になり得るシード台３１ｂと、それぞれのトラ
ンジスタが形成されるトランジスタ形成部３２ａおよび
３２ｂが形成される。

次に第２Ｆ図を参照して、トランジスタ形成部３２ａ、
３２ｂにはそれぞれ所定のトランジスタが形成される。

シード台３１ｂの上には配線層３４が形成される。次に
トランジスタおよび配線層３４を覆って層の間を分離す
るためのシリコン酸化膜３５が形成される。次にシリコ
ン酸化膜３５の上方から層間配線用およびシード用の孔
３３゜３６が形成される。

次に第２Ｇ図を参照して、シリコン膜３７がシリコン酸
化膜３５の主表面上および層間配線用およびシード用孔
３３．３６内に形成される。

次に第２Ｈ図を参照して、そのシリコン膜がバターニン
グされることにより、ｎチャネルトラン０ ジスタロおよび、ｐチャネルトランジスタ７および配線
用シード台４１が形成される。その後ｎチャネルトラン
ジスタ６、ｐチャネルトランジスタ７および配線用シー
ド台４１を覆って層を分離するためのシリコン酸化膜４
０夕（形成される。シリコン酸化膜４０の主表面上には
バックゲート電位を与えるためのバックゲート電圧入力
端子となるパッド３つが形成され、パッド３９と配線用
シード台４１との間が配線層３８で接続される。。

第２Ｈ図を参禅して、１点鎖線で示す部分がこの発明が
適用されたＣＭＯＳインバータである。

ｐチャネルトランジスタ７へのバックゲート電圧が層間
配線用孔３３、シード台３１ｂ等を介して印加される。

シード台３１ｂに所定の導電性を持たせることによって
、バックゲート電圧を調整することができる。なお、第
２Ｈ図においてはｐチャネルトランジスタのみにバック
ゲートが印加されているが、ｎチャネルトランジスタ６
にも配線用孔に形成されたシードを介して電位が印加さ
れてもよい。

１ 次にこの発明が適用されたインバータを用いた半導体装
置の具体例について説明する。この発明が適用されたＣ
ＭＯＳインバータはたとえばアナログディジタル変換器
（以下Ａ／Ｄコンバータと略す）に適用される。

第３図はＡ／Ｄコンバータρ回路を示す模式的回路図で
ある。第３図を参照して、Ａ／Ｄコンバータは、複数の
インバータから構成されるインバータ回路７０と、イン
バータ回路７０からの出力をディジタル値に変換するエ
ンコード回路５４と、各々のインバータの参照電位を与
えるための複数の抵抗素子が直接接続されたラダー抵抗
５１とを含む。ラダー抵抗５１の一方端は第１の電位に
保持された第１電圧入力端子５２に接続され、ラダー抵
抗５１の他方端は第２の電位に保持された第２電圧入力
端子５３に接続される。インバータ回路７０の入力端は
すべてアナログ入力端子５５に接続され、エンコード回
路５４からディジタル信号がディジタル出力端子５６を
介して出力される。

次にＡ／Ｄコンバータの動作について説明する。

２ ラダー抵抗５１により基準電圧を抵抗分割して燐数個の
基準タップ電圧が形成される。たとえばＮビットの場合
であれば、２Ｎ個の基準タップ電圧が作られる。通常の
Ａ／Ｄコンバータではこれらの基準電圧とアナログ入力
とを比較回路で比較してアナログ／ディジタル変換が行
なわれる。しかし基準タップ電圧を比較回路に人力する
代わりにインバータの論理しきい値を基準タップ電圧に
応じて変化させ、インバータを比較器として利用したの
が第３図に示す例である。つまり比較器として使用した
インバータ回路の論理しきい値を一定割合ずつずらして
これにアナログ人力を印加することによってどのインバ
ータ回路まで反転するかを調べることにより、エンコー
ド回路５４でアナログ人力信号をディジタル値に変換す
る。

このような構造のＡ／Ｄコンバータにおいては、複数の
インバータについてそれぞれ抵抗素子３が必要とされる
。したがって、第６図に示したような従来の平面構成の
インバータが用いられた場合には抵抗素子３を作成する
ための平面領域が多く３ 必要となり、その結果コンパクトなＡ／Ｄコンバータが
提供できなカ）った。

第４図はこの発明が適用されたＣＭＯＳインバータが適
用されたＡ／Ｄコンバータの平面図である。第４Ａ図は
第４図のＩＶＡ−ＩＶＡで示す部分の断面図であり、第
４Ｂ図は第４図のＩＶＢ−ＩＶＢで示す部分の断面図で
ある。

第４図、第４Ａ図および第４Ｂ図を参照してこの発明が
適用されたＣＭＯＳインバータを用いたＡ／Ｄコンバー
タは第１インバータ５ａと、第２インバータ５ｂと、第
３インバータ５ｃとを含む。

複数のインバータが形成された層の下層には両端を第１
の電位に保持された第１電圧入力端子５２と、第２の電
位に保持された第２電圧入力端子５３とに接続されたラ
ダー抵抗５１が形成されている。ラダー抵抗５１から３
つのインバータのそれぞれに層間配線層４５〜４７を介
してバックゲート電圧が印加され、それによって各々Ｃ
ＭＯＳインバータの論理しきい値が変えられる。この論
理しきい値は、たとえば第４Ａ図に示すように、第４ １インバータ５ａと第２インバータ５ｂとの間Ｌｌと第
２インバータ５ｂと第３インバータ５ｃとの間の距離Ｌ
２との長さを変えることによって変えることができる。

すなわち、Ｌｌ、Ｌ２の距離を変えることによってそれ
に対応した抵抗値Ｒ１、Ｒ′２．を変えることができる
。その結果、抵抗分割される論理しきい値の値を変える
ことができる。

なお第４Ｂ・図を参照して、ここではｎチャネルトづフ
ジメタ６およびｐチャネルトランジスタ７の両方にバッ
クゲート電圧が印加され、それによ側だけであっでもよ
い。

のこの発明が適用されたＣＭＯＳインバータを用いたＡ
／Ｄコンバータの回路図を第５図に示す６第５図を参照
して、この発明にかかるＣＭＯＳインバータが適用され
たＡ／Ｄコンバータにおいては、入力端子５５からアナ
ログ信号が入力され、゛出力端子はエンコード回路５４
に接続される。基準電位としてｐチャネルトランジスタ
７ａ、７ｂ。

５ ７Ｃにラダー抵抗５１で抵抗分割された所定の電位がバ
ックゲート電圧として印加される。アナログ入力端子５
５に印加されたアナログ信号によってどのインバータ回
路まで反転するかを調べることにより、エンコード回路
５４で入力されたアナログ信号をディジタル値に変換し
、ディジタル出力端子５６から出力する。

第４Ａｍ＋、Ｈ示したようにこの発明が適用されたＣＭ
ＯＳインバータを用いてＡ／Ｄコンバータを製造すれ＋
；＋’、ｃＭｏｓインバニタとその論理しきい値を変え
るためのラダー抵抗５１とがそれぞれ別の層に形成され
る。したがって、より集積化されたＡＩＤコンバータが
提供できる。

第５図に示した実施例においては複数のＣＭＯＳインバ
ータの基準値を変えるのにｐチャネルトランジスタ７　
ａｓ　７　ｂｓ　７　ｃが用いられたが、ｎチャネルト
ランジスタ６ａ、６ｂ、６ｐに基準電圧が印加されても
よい。さらにｐチャネルトランジスタだけでなくｎチャ
ネルトランジスタにも基準電圧が印加されてもよい。

６ ［発明の効果］ 以上のようにこの発明によれば、第１の単結晶層にイン
バータが形成され、その下の第２の単結晶層にインバー
タのしきい値電圧を調整する手段が形成されるため、し
きい値電圧調整手段とインバータとが積層して形成され
る。したがって、従来のようにしきい値電圧調整手段が
インバータの形成される面と同一平面上に設ける必要が
ない。

その結果、高集積化の可能なインバータのような積層構
造の半導体装置が提供できる。

【図面の簡単な説明】

第１図はこの発明が適用されたＣＭＯＳインバータを示
す模式図であり、第２Ａ図〜第２Ｈ図はＳインバータを
用いたＡ／Ｄコンバータの回路図であり、第４図はこの
発明が適用されたＣＭＯＳインバータを用いたＡ／Ｄコ
ンバータの平面図であり、第４Ａ図は第４図のＩＶＡ−
ＩＶＡで示す部分の断面図であり、第４Ｂ図は第４図の
ＩＶＢ　−ＩＶＢ７ で示す部分の断面図であり、第５図はこの発明にかかる
ＣＭＯＳインノく一部を用いたＡ／Ｄコンバータの回路
図であり、第６図は従来のＣＭＯＳインバータの構造を
示す斜視図であり、第７図は第６四に示した従来のＣＭ
ＯＳインバータの等価回路図であり、第８図は従来のＣ
ＭＯＳインバータの一部を示す断面図であり、第９図は
従来の集積度が改良されたＣＭＯＳインバータを示す断
面図である。 図において１は°ｐ型シリコン基板、Ｑはシリコン酸化
膜、３は抵抗素子、４゛は層間配線層（シード）、・５
はＣＭ　Ｏ、Ｓインバータ、６はｎチャネルトランジス
タ、７はｐチャネルトランジスタ、８ａ、ｇｂはゲート
電゛極、９ａ、９ｂはソース、１０ａ、ｌＯｂはドレイ
ン、１１は入力端子、１２は出力端子、・１３は電源端
子、１４はＧＮＤ端子、１５はバックゲート電圧入力端
子、６０はｐウェル、６１はｎウェルである。 なお、図中、同一符号は同一または相当部分を示す。 ８ ３７７− 第６図 ５ 第７図 萬８図 ６６：＠子イト卿阪峻イヒ膜 第９図 ６７．６ｇ：バツ７ゲニト＋！乙樗シ曹手続補正書（自
発〉 平成 ２年 １０月１２日 ３、補正をする者 代表者　志 岐 守 哉 ５゜ 補正の対象 図面の第９図 ６゜ 補正の内容 （１） 図面の第９図を別紙のとおり補正する。 以上

Claims (1)

1. 【特許請求の範囲】 回路素子を構成する複数の単結晶層が縦方向に間に絶縁
   層を挾んで積層された積層型半導体装置であって、 前記複数の単結晶層のうちの１層を用いて形成されたイ
   ンバータと、 前記インバータは第１導電型の第１のスイッチング手段
   と、前記第１導電型と異なる第２導電型の第２のスイッ
   チング手段とを含み、 前記インバータが形成された単結晶層の下方の前記単結
   晶層に設けられ、前記第１のスイッチング手段または第
   ２のスイッチング手段の少なくとも一方のしきい値電圧
   を調整するための電位調整手段と、 前記インバータと前記電位調整手段とが形成された前記
   それぞれの単結晶の間に挾まれた絶縁層に形成され、前
   記インバータと前記電位調整手段とを接続する接続手段
   とを含む積層型半導体装置。