JPH0467666A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0467666A JPH0467666A JP17944290A JP17944290A JPH0467666A JP H0467666 A JPH0467666 A JP H0467666A JP 17944290 A JP17944290 A JP 17944290A JP 17944290 A JP17944290 A JP 17944290A JP H0467666 A JPH0467666 A JP H0467666A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
拡散抵抗を具える半導体装置に関し、
拡散抵抗のバックゲート効果を低減することを目的とし
、 絶縁層の上に形成された半導体層と、該半導体層に形成
された拡散抵抗と、該拡散抵抗を包囲して該絶縁層に達
するように形成され、該拡散抵抗が形成されている半導
体領域を他の半導体領域から電気的に分離する絶縁障壁
と、該拡散抵抗の接続点および、該拡散抵抗が形成され
ている半導体領域の該拡散抵抗の接続点近傍の点の両者
に電気的に接続された配線層とによって構成した。
、 絶縁層の上に形成された半導体層と、該半導体層に形成
された拡散抵抗と、該拡散抵抗を包囲して該絶縁層に達
するように形成され、該拡散抵抗が形成されている半導
体領域を他の半導体領域から電気的に分離する絶縁障壁
と、該拡散抵抗の接続点および、該拡散抵抗が形成され
ている半導体領域の該拡散抵抗の接続点近傍の点の両者
に電気的に接続された配線層とによって構成した。
本発明は、拡散抵抗を具える半導体装置に関する。
近年、アナログ・デジタル混載ＬＳＩの応用の拡大に伴
い、アナログ回路の高精度化、低ひずみ特性化が要求さ
れている。
い、アナログ回路の高精度化、低ひずみ特性化が要求さ
れている。
この要求に対して、抵抗を拡散抵抗で形成する場合に問
題になるのが、拡散抵抗となる拡散領域と半導体層との
間のｐｎ接合面に生じる空乏層の厚さが、拡散抵抗にか
かる電圧によって変調される、いわゆる、バックゲート
効果による抵抗値の非直線性であり、高精度、低ひずみ
のアナログ特性を得るためには、この非直線性を小さく
する必要がある。
題になるのが、拡散抵抗となる拡散領域と半導体層との
間のｐｎ接合面に生じる空乏層の厚さが、拡散抵抗にか
かる電圧によって変調される、いわゆる、バックゲート
効果による抵抗値の非直線性であり、高精度、低ひずみ
のアナログ特性を得るためには、この非直線性を小さく
する必要がある。
従来の拡散抵抗は、基板上あるいはウェル上に形成され
ており、拡散抵抗が形成されている半導体層の電位は電
源あるいはグランドに固定されていた。そのため、複数
の抵抗を直列接続したストリングとして使用する場合や
抵抗に交流電圧を加える場合のように、拡散抵抗とその
抵抗が形成されている半導体層の電位が変わるような使
用態様においては、抵抗値がバックゲート効果により変
動する現象が起きていた。
ており、拡散抵抗が形成されている半導体層の電位は電
源あるいはグランドに固定されていた。そのため、複数
の抵抗を直列接続したストリングとして使用する場合や
抵抗に交流電圧を加える場合のように、拡散抵抗とその
抵抗が形成されている半導体層の電位が変わるような使
用態様においては、抵抗値がバックゲート効果により変
動する現象が起きていた。
（発明が解決しようとする課題〕
したがって、抵抗ストリングに使用した場合は各拡散抵
抗の抵抗値が変動するため、拡散抵抗間の相対精度が悪
化したり、また、フィルタなど交流電圧が印加される場
合は、電圧変化による抵抗値の変動のため、電流波形に
ひずみが生じるといった問題があった。
抗の抵抗値が変動するため、拡散抵抗間の相対精度が悪
化したり、また、フィルタなど交流電圧が印加される場
合は、電圧変化による抵抗値の変動のため、電流波形に
ひずみが生じるといった問題があった。
本発明は、以上の点に鑑み、拡散抵抗のバックゲート効
果を低減することを目的とする。
果を低減することを目的とする。
本発明にかかる半導体装置においては、絶縁層の上に形
成された半導体層と、該半導体層に形成された拡散抵抗
と、該拡散抵抗を包囲して該絶縁層に達するように形成
され、該拡散抵抗が形成されている半導体領域を他の半
導体領域から電気的に分離する絶縁障壁と、該拡散抵抗
の接続点および、該拡散抵抗が形成されている半導体領
域の該拡散抵抗の接続点近傍の点の両者に電気的に接続
された配線層を備える構成を採用した。
成された半導体層と、該半導体層に形成された拡散抵抗
と、該拡散抵抗を包囲して該絶縁層に達するように形成
され、該拡散抵抗が形成されている半導体領域を他の半
導体領域から電気的に分離する絶縁障壁と、該拡散抵抗
の接続点および、該拡散抵抗が形成されている半導体領
域の該拡散抵抗の接続点近傍の点の両者に電気的に接続
された配線層を備える構成を採用した。
また、この場合、複数の拡散抵抗を直列または並列に接
続し、各々の拡散抵抗が形成されている半導体領域を互
いに電気的に分離する構成を採用した。
続し、各々の拡散抵抗が形成されている半導体領域を互
いに電気的に分離する構成を採用した。
第１図は、本発明の原理説明図で、第１図（ａ）は平面
図、第１図（ｂ）は断面図である。
図、第１図（ｂ）は断面図である。
この図において、１は絶縁層、２は抵抗用半導体領域、
３は外部半導体領域、４は絶縁障壁、５は拡散抵抗、６
は接続点形成用拡散層、７は接続用貫通孔、８は配線層
、９は絶縁膜である。
３は外部半導体領域、４は絶縁障壁、５は拡散抵抗、６
は接続点形成用拡散層、７は接続用貫通孔、８は配線層
、９は絶縁膜である。
このように、抵抗用半導体領域２は、絶縁層１と絶縁障
壁４によって包囲されて外部半導体領域３とは電気的に
分離されており、絶縁膜９の上に形成された配線層８は
、拡散抵抗５の両端部と、その両外側近傍に形成された
抵抗用半導体領域２の接続点形成用拡散層６において、
接続用貫通孔７を通して電気的に接続されている。
壁４によって包囲されて外部半導体領域３とは電気的に
分離されており、絶縁膜９の上に形成された配線層８は
、拡散抵抗５の両端部と、その両外側近傍に形成された
抵抗用半導体領域２の接続点形成用拡散層６において、
接続用貫通孔７を通して電気的に接続されている。
第２図は本発明における動作説明図で、第２図（ａ）は
拡散抵抗と基板抵抗の抵抗分布図、第２図（ｂ）は拡散
抵抗と基板抵抗の等価回路図である。
拡散抵抗と基板抵抗の抵抗分布図、第２図（ｂ）は拡散
抵抗と基板抵抗の等価回路図である。
第２図（ａ）にみられるように、本発明の拡散抵抗は、
本来の拡散抵抗に、その抵抗が形成されている半導体領
域の抵抗が並列接続されたものとなる。
本来の拡散抵抗に、その抵抗が形成されている半導体領
域の抵抗が並列接続されたものとなる。
これを、第２図（ｂ）のように、拡散抵抗とその抵抗を
形成している半導体領域の抵抗を、直列接続された複数
の小抵抗に分割したものとして表すことができる。
形成している半導体領域の抵抗を、直列接続された複数
の小抵抗に分割したものとして表すことができる。
各々の分割された抵抗ＲおよびＲｏがそれぞれ等しい抵
抗値を有すると仮定すると、両端ＡＢの電圧を複数の直
列接続された抵抗ＲまたはＲｏによって分圧しているか
ら、各ノードａ、ｂ、ｃ、ｄ、ｅと、ａ’ ｂ’
ｃ’ ｄ’ ｅ’ の電圧は互いに等しく
なる。
抗値を有すると仮定すると、両端ＡＢの電圧を複数の直
列接続された抵抗ＲまたはＲｏによって分圧しているか
ら、各ノードａ、ｂ、ｃ、ｄ、ｅと、ａ’ ｂ’
ｃ’ ｄ’ ｅ’ の電圧は互いに等しく
なる。
すなわち、抵抗の両端がいかなる電圧であっても、拡散
抵抗の各領域の電圧とそれに接する半導体領域の電圧が
等しくなり、その関係は変動しないから、拡散抵抗とそ
の周囲の半導体領域との間の接合に生じる空乏層の厚さ
が電圧変動によって変調されることがなく、換言すると
、バンクゲート効果は生じない。
抵抗の各領域の電圧とそれに接する半導体領域の電圧が
等しくなり、その関係は変動しないから、拡散抵抗とそ
の周囲の半導体領域との間の接合に生じる空乏層の厚さ
が電圧変動によって変調されることがなく、換言すると
、バンクゲート効果は生じない。
（実施例〕
以下、本発明の実施例を図面に基づいて説明する。
（１）第１実施例
第３図は、本発明の第１実施例の構成図であり、第３図
（ａ）はその平面図、第３図（ｂ）は断面図である。
（ａ）はその平面図、第３図（ｂ）は断面図である。
この図において、１１はＳｔＯ□絶縁層、１２はｎ−抵
抗用シリコン領域、１３はｎ−外部シリコン領域、１４
はＳｉｎ、を埋め込んだトレンチ、１５はＰ゛拡散抵抗
、１６はｎ゛接続点形成用拡散層、１７は接続用貫通孔
、１８はアルミ配線層、１９はカバー用ＰＳＧ絶縁膜、
２０はＳｉｎ、絶縁膜、２１はＰＳＧ絶縁膜である。
抗用シリコン領域、１３はｎ−外部シリコン領域、１４
はＳｉｎ、を埋め込んだトレンチ、１５はＰ゛拡散抵抗
、１６はｎ゛接続点形成用拡散層、１７は接続用貫通孔
、１８はアルミ配線層、１９はカバー用ＰＳＧ絶縁膜、
２０はＳｉｎ、絶縁膜、２１はＰＳＧ絶縁膜である。
図示されるように、この第１実施例においては、ｎ−抵
抗用シリコン領域１２は、ＳｔＯ□絶縁層１１と５ｉＯ
ｚを埋め込んだトレンチ１４によって包囲されてｎ−外
部シリコン領域１３とは電気的に分離されており、カバ
ー用Ｓ ｉ Ｏを絶縁膜１９の上に形成されたアルミ配
線層１８は、Ｐ゛拡散抵抗１５の端部と、その線上の外
側近傍に形成されたｎ−抵抗用シリコン領域１２のｎ゛
接続点形成用拡散層１６に、接続用貫通孔１７を通して
電気的に接続されている。
抗用シリコン領域１２は、ＳｔＯ□絶縁層１１と５ｉＯ
ｚを埋め込んだトレンチ１４によって包囲されてｎ−外
部シリコン領域１３とは電気的に分離されており、カバ
ー用Ｓ ｉ Ｏを絶縁膜１９の上に形成されたアルミ配
線層１８は、Ｐ゛拡散抵抗１５の端部と、その線上の外
側近傍に形成されたｎ−抵抗用シリコン領域１２のｎ゛
接続点形成用拡散層１６に、接続用貫通孔１７を通して
電気的に接続されている。
（２）第２実施例
第４図は、本発明の第２実施例の構成図であり、第４図
（ａ）はその平面図、第４図（ｂ）は断面図である。
（ａ）はその平面図、第４図（ｂ）は断面図である。
この図中の符号は、第３図において説明したものと同じ
である。
である。
この実施例においては、第３図に示した拡散抵抗を複数
個用いた例であり、各々の拡散抵抗は絶縁層１１とトレ
ンチ１４によって互いに分離され、アルミ配線層１８に
よって直列に接続されている。
個用いた例であり、各々の拡散抵抗は絶縁層１１とトレ
ンチ１４によって互いに分離され、アルミ配線層１８に
よって直列に接続されている。
上記の第１実施例、第２実施例においては、拡散抵抗を
形成する領域と外部の半導体領域とをトレンチによって
分離したものとして説明したが、これは絶縁障壁であれ
ば足り、トレンチ、トレンチに絶縁体を埋め込んだもの
、イオン注入によって多結晶化した領域等を用いること
もできる。
形成する領域と外部の半導体領域とをトレンチによって
分離したものとして説明したが、これは絶縁障壁であれ
ば足り、トレンチ、トレンチに絶縁体を埋め込んだもの
、イオン注入によって多結晶化した領域等を用いること
もできる。
また、拡散抵抗は、その抵抗値や他の回路との関連で、
Ｐ−拡散層にしてもよく、半導体領域をＰ型にし、ｎ゛
拡散抵抗、ｎ−拡散抵抗としてもよい。
Ｐ−拡散層にしてもよく、半導体領域をＰ型にし、ｎ゛
拡散抵抗、ｎ−拡散抵抗としてもよい。
また、拡散抵抗を形成する半導体領域として、ウェルを
使用してもよい。
使用してもよい。
そしてまた、本発明における拡散抵抗は、不純物の拡散
工程、あるいは、不純物のイオン注入等の工程によって
形成される、半導体中の不純物濃度によって所定の抵抗
値をもたせた半導体抵抗を含むものとする。
工程、あるいは、不純物のイオン注入等の工程によって
形成される、半導体中の不純物濃度によって所定の抵抗
値をもたせた半導体抵抗を含むものとする。
なお、本発明は、ＳＯＩ （Ｓｉｌｉｃｏｎ 。
ｎ Ｉｎ５ｕｌａｔｏｒ）技術により実現することが
できる。
できる。
本発明は、例えばＤ／Ａコンバータ、電圧反転回路に適
用すると顕著な効果を奏する。
用すると顕著な効果を奏する。
第５図は、本発明の適用例を示す図であり、第５図（ａ
）はＤ／Ａコンバータに適用した例を示している。
）はＤ／Ａコンバータに適用した例を示している。
この回路では、（ｉ）に示すように、基準電圧を抵抗Ｒ
，−Ｒ，によって分圧し、そのうちの１点の電圧を、３
１〜ｓ４の開閉によって取り出すことにより、Ｄ／Ａ出
力を得ている。
，−Ｒ，によって分圧し、そのうちの１点の電圧を、３
１〜ｓ４の開閉によって取り出すことにより、Ｄ／Ａ出
力を得ている。
Ｄ／Ａコンバータの精度は抵抗Ｒ１〜Ｒ６の相対精度に
依存し、バックゲート効果が生じると、（ｉｉ）に示す
ように実線の設計値から、破線の出力にずれることにな
るが、本発明によると、バックゲート効果をなくするこ
とができ、抵抗Ｒ，〜Ｒ２の相対精度を向上でき、出力
特性を改善できる。
依存し、バックゲート効果が生じると、（ｉｉ）に示す
ように実線の設計値から、破線の出力にずれることにな
るが、本発明によると、バックゲート効果をなくするこ
とができ、抵抗Ｒ，〜Ｒ２の相対精度を向上でき、出力
特性を改善できる。
第５図（ｂ）は電圧反転回路に適用した例を示している
。
。
その回路は、（ｉ）に示すとおりである。
この回路において、Ｒ１とＲ２にバックゲート効果が生
じると、Ｒ１とＲ２にかかる電圧の増減が逆であるから
、（ｉｉ）に示すように入力波形が正弦波であっても、
出力波形はひずむ。
じると、Ｒ１とＲ２にかかる電圧の増減が逆であるから
、（ｉｉ）に示すように入力波形が正弦波であっても、
出力波形はひずむ。
しかし、本発明によってバンクゲート効果を除去すると
、この波形のひずみをなくすることができる。
、この波形のひずみをなくすることができる。
以上説明したように、本発明によると、拡散抵抗のバッ
クゲート効果を低減することができるため、アナログ回
路の高精度化、低ひずみ重化に寄与するところが大きい
。
クゲート効果を低減することができるため、アナログ回
路の高精度化、低ひずみ重化に寄与するところが大きい
。
第１図（ａ）、（ｂ）は、本発明の原理説明図、第２図
（ａ）、（ｂ）は本発明における動作説明図、第３図（
ａ）、（ｂ）は、本発明の第１実施例の構成図、第４図
（ａ）、（ｂ）は、本発明の第２実施例の構成図、第５
図（ａ）、（ｂ）は、本発明の適用例を示す図である。 １−・・絶縁層、２−・抵抗用半導体領域、３−外部半
導体領域、４・〜絶縁障壁、５−拡散抵抗、６−接続点
形成用拡散層、７−・・接続用貫通孔、８−配線層、９
−・絶縁膜 （ａ）平面図
（ａ）、（ｂ）は本発明における動作説明図、第３図（
ａ）、（ｂ）は、本発明の第１実施例の構成図、第４図
（ａ）、（ｂ）は、本発明の第２実施例の構成図、第５
図（ａ）、（ｂ）は、本発明の適用例を示す図である。 １−・・絶縁層、２−・抵抗用半導体領域、３−外部半
導体領域、４・〜絶縁障壁、５−拡散抵抗、６−接続点
形成用拡散層、７−・・接続用貫通孔、８−配線層、９
−・絶縁膜 （ａ）平面図
Claims (2)
- （１）、絶縁層の上に形成された半導体層と、該半導体
層に形成された拡散抵抗と、該拡散抵抗を包囲して該絶
縁層に達するように形成され、該拡散抵抗が形成されて
いる半導体領域を他の半導体領域から電気的に分離する
絶縁障壁と、該拡散抵抗の接続点および、該拡散抵抗が
形成されている半導体領域の該拡散抵抗の接続点近傍の
点の両者に電気的に接続された配線層を備えることを特
徴とする半導体装置。 - （２）、複数の拡散抵抗を直列または並列に接続し、各
々の拡散抵抗が形成されている半導体領域を互いに電気
的に分離することを特徴とする請求項１記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17944290A JPH0467666A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17944290A JPH0467666A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0467666A true JPH0467666A (ja) | 1992-03-03 |
Family
ID=16065937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17944290A Pending JPH0467666A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0467666A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5990538A (en) * | 1996-02-01 | 1999-11-23 | Micron Technology, Inc. | High resistivity integrated circuit resistor |
| EP1100126A2 (en) * | 1999-11-12 | 2001-05-16 | Sharp Kabushiki Kaisha | SOI semiconductor device and fabrication process thereof |
| US6667538B2 (en) * | 2000-05-24 | 2003-12-23 | Sony Corporation | Semiconductor device having semiconductor resistance element and fabrication method thereof |
| JP2007242660A (ja) * | 2006-03-06 | 2007-09-20 | Renesas Technology Corp | 半導体装置 |
| JP2015159329A (ja) * | 2015-05-08 | 2015-09-03 | 三菱電機株式会社 | 半導体装置 |
-
1990
- 1990-07-09 JP JP17944290A patent/JPH0467666A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5990538A (en) * | 1996-02-01 | 1999-11-23 | Micron Technology, Inc. | High resistivity integrated circuit resistor |
| EP1100126A2 (en) * | 1999-11-12 | 2001-05-16 | Sharp Kabushiki Kaisha | SOI semiconductor device and fabrication process thereof |
| EP1100126A3 (en) * | 1999-11-12 | 2003-07-30 | Sharp Kabushiki Kaisha | SOI semiconductor device and fabrication process thereof |
| US6720621B1 (en) | 1999-11-12 | 2004-04-13 | Sharp Kabushiki Kaisha | SOI semiconductor device with resistor body |
| US6667538B2 (en) * | 2000-05-24 | 2003-12-23 | Sony Corporation | Semiconductor device having semiconductor resistance element and fabrication method thereof |
| JP2007242660A (ja) * | 2006-03-06 | 2007-09-20 | Renesas Technology Corp | 半導体装置 |
| JP2015159329A (ja) * | 2015-05-08 | 2015-09-03 | 三菱電機株式会社 | 半導体装置 |
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