JPH04185010A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ディジタルフィルタ、特に各タップ係数が固
定である乗算器を複数個使用するＦＩＲ（Ｆｉｎｉｔｅ
　Ｉｍｐｕｌｓｅ　Ｒｅ５ｐｏｎｓｅ）型ディジタルフ
ィルタに関する。

［従来の技術］ ディジタル通信においては、変調器および復調器にそれ
ぞれ波形整形用のフィルタが必要となる。

この波形整形用フィルタをベースバンド帯で低域通過フ
ィルタとして構成する場合、従来コイルとコンデンサと
を組み合せたアナログＬＣフィルタが用いられてきた。

しかし、近年ディジタル信号処理の進歩により１時間軸
上でディジタル的にフィルタリングを行なうディジタル
フィルタが実用化されはじめた。

ディジタルフィルタには、方式により、ＩＩＲ（Ｉｎｆ
ｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅ５ｐｏｎｓｅ）型と
ｔ各タップ係数が固定のＦ　Ｉ　Ｒ（Ｆｉｎｉｔｅ　ｆ
ｗｐｕｌｓｅ　Ｒｅ５ｐｏｎｓｅ）型の二つがあるが、
ディジタル通信の低域通過フィルタとしては、直線位相
の実現できるＦＩＲ型が用いられる。ＦＩＲ型ディジタ
ルフィルタを用いることにより、ＬＣフィルタでは困難
であった低ロールオフ率での振幅特性および遅延特□性
が無調整で実現可能となった。

Ｃ発明が解決しようとする課１！］ 従来は、このＦＩＲ型ディジタルフィルタは。

タップ数だけの同じ構成のディジタル乗算器と乗算器の
出力を加算する加算器とを並べてゲートアレイ等で実現
していた。

しかしながら、ＦＩＲ型ディジタルフィルタで実用上充
分な特性を得るためには、多数のタップ数が必要である
。すなわち１乗算器の数を増やす必要がある。従来のＦ
ＩＲ型ディジタルフィルタでは、全回路中で乗算器部分
が占める割合が大きいので１乗算器の数が増大すると５
回路規模が大型化することが避けられない。

一般に、ＦＩＲ型ディジタルフィルタは、第３図に示さ
れるように、縦続接続されたシフトレジスタ３１〜３７
と、シフトレジスタ３１の入力側およびシフトレジスタ
３１〜３７の出力側に接続されたディジタル乗算器４０
〜４７と１乗算器４０〜４７の出力を加算する加算器５
０とから構成されている。乗算器４０〜４７には固定の
タップ係数Ｃ＋。〜Ｃｏ−Ｃ−ｎを与えることにより、
所望の特性を得ている。

従来のＦＩＲ型ディジタルフィルタにおいては。

′！Ｊ４図に示すような乗算器が使用されている。この
乗算器の動作について説明する。

乗算は、ハードウェアの構成が容易なことから一般に１
乗数および被乗数の数値を「符号十絶対値」表示の形式
が取り扱う。例えば、＋３／４と＋７／８とを掛けると
、＋２１／３２になるが。

これを「符号十絶対値」表示で示すと１次のようになる
。

符号部　０・０−〇　　−正・正−正 この符号部の演算は、第４図中で排他的論理和回路７０
で行なわれる。

絶対値部　　１１００　−＋３／４の絶対値×１１００
　←＋５／８の絶対値 １０１０１０００　−＋２１／１２の絶対値絶対値部の
乗算を乗算「Ａ１Ａ２人３Ａ４」と被乗数ｒＢ、８２Ｂ
３Ｂ４Ｊとを使用して記載すれば１次のようになる。

以下余日 ＡＡＡ ｌ　　　　　２　　　３　　　４ Ｘ）Ｂ　　　　　Ｂ　　　　　Ｂ　　　　　Ｂｌ　　　
　　２　　　３　　　４ Ａ１Ｂ３Ａ２Ｂ３Ａ３Ｂ３Ａ４Ｂ３ ＡＩＢ２Ａ２Ｂ２Ａ３Ｂ２Ａ４Ｂ２ ＋）　ＡｌＢ１Ａ２Ｂ、　　Ａ３ＢＩＡ４Ｂ。

絶対値部の演算中、ｒＡ　　Ｂ　　Ｊ、ｒＡ２Ｂ、Ｊ〜
ｒ　Ａａ　Ｂ　４　Ｊの演算は、第４図中で論理積回路
７１．７２〜８６で行なわれる。４ビツト加算器６１．
６２および６３で、上記論理積演算の総和が計算される
。このように、高々４ビツト×４ビツトの乗算でもかな
り大きな回路となる。更にビット数を増やした乗算器を
数十個も用意することは２回路規模および動作速度の点
から困難である。

動作速度が遅い場合は、コンパクトディスク再生装置等
で用いられているディジタルフィルタのように、一つの
高速乗算器を時分割で使用し１回路規模を抑えるという
方法も可能であるが、動作速度が数ＭＨｚ以上の場合、
この方法は使えない。

したがって１本発明の目的は、動作速度数ＭＨｚ以上の
高速で動作し、かつ回路規模の小型化を図ったＦＩＲ型
ディジタルフィルタを提供することにある。

［課題を解決するための手段］ 本発明によるＦＩＲ型ディジタルフィルタにおいては、
各タップの乗算器を、そのタップの係数を２進数で表わ
したとき「１」となる桁に関する演算のみを行なうよう
にしている。

［作用］ ＦＩＲ型ディジタルフィルタにおいては、タップ係数は
固定である。すなわち、上記の４ビツトの例の場合には
、被乗数「８１Ｂ２８３Ｂ４」が固定である。被乗数に
おいて２進数表示でｒＯＪの桁については、論理積演算
の結果は乗数の値に関係なく、すべて「０」となる。２
進数表示で「１」である桁については１乗数の値をその
まま出力すればよい。

［実施例］ 次に１本発明の実施例について図面を参照して。

より詳細に説明する。

第１図を参照すると１本発明の一実施例による（２ｎ＋
１）−タップディジタルフィルタは、縦続接続された２
ｎ個のシフトレジスタ１１．１十ｎ １　　　・・・、１１　．１２　　、　　・・・、　　
１２＋ｎ、、　　１十ｎ−１°　　　　　　　　　１１ ２　と、シフトレジスタ１１．１１＋。−１，・・・１
＋１　　　　　　　　　　　　　　　　　　　　　　　
＋ｎ１　の入力端に接続された乗算器１３．１３＋。

ｌ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　＋１ｌ−１’　・・・、１３□と、シフ
トレジスタ１１の出力側に接続された乗算器１４と、シ
フトレジスタ１２１２　の出力側に接続された ｌ・°°°・　１２＋。−１・　　　。。

１　　　　　　　　１５　と１乗算器 乗算器１５　、・・・、１５＋。−１，＋□１３　、・
・・、１３　．１４，１５　　、・・・、１５−ｎ＋１
　　　　　　　　１　　　　　　　　　　　１の出力を
加算する加算器１６とを有している。

乗算器には、予め定められたタップ係数Ｃ＋。。

ｃ　　　　−、ｃ、ｃ、ｃ　　　−、ｃ、＋１．ｃ＋ｎ
−１’　　　　　　　ｌ　　　　　Ｏ−１’−０が与え
られている。これらのタップ係数は固定であるので、各
乗算器は、タップ係数である被乗数の桁で２進数表示が
「１」である桁についてのみ乗算を行なう。

第２図は、タップ係数Ｃ、すなわち被乗数が。

ｒ−＋−３／４Ｊである乗算器１３の回路構成図である
。

被乗数ｒ＋３／４Ｊの絶対値部を２進数表示で表わせば
。ｒｌｌｏｏＪであるので１乗数の絶対値部「Ａ１Ａ２
Ａ３Ａ４」との乗算は。

ＡＩ　Ａ２　Ａ３　Ａ４ ×　　　　１　　　１　　　０　　　０ＡＩ　Ａ２　３
　Ａ４ となる。すなわち、２進数表示で「１」の桁だけについ
て全加算演算を行なえばよい。このため。

乗算器１３は１乗数の各桁のビット値Ａ　　、Ａ　　。

Ａ　ａ　、Ａ　４を直接入力する４ビツト全加算器６０
を有している。このように１乗数の各ビット値が。

全加算器６０に直接入力されるので、論理積回路は使用
されていない。なお、ビットＡｏは符号ビットである。

なお、被乗数が２進数表示で、ｒｌｏｏｌＪの場合の乗
算は。

Ａ　ｔ　　　Ａ　２　　　Ａ　３Ａ　４Ｘ）１００１ ＡＩ　　Ａ２　　Ａ３　　Ａ４ ＋）ＡＩ　　Ａ、、　　　Ａ３　　Ａ４被乗数が２進数
表示で、　　ｒｌ　１１０Ｊの場合の乗算は。

Ａ　ｔ　　　Ａ　２　　　Ａ　ａ　　　Ａ　４ＸＩ　　
　１　　１０ Ａ　ｒ　　　Ａ　２　　　Ａ　ｓ　　　Ａ　４Ａ　ｔ　
　　Ａ　２　　Ａ　ｓ　　　Ａ　４Ａ　ｔ　　　Ａ　２
　　　Ａ　ａ　　　Ａ　４被乗数が２進数表示で、　　
ｒｌ　１１１Ｊの場合の乗算は。

Ａ　ｔ　　　Ａ　２　　Ａ　ａ　　Ａ　４Ｘ）　　　　
１　　１　　１　　１ Ａ　ｔ　　　Ａ　２　　　Ａ　ａ　　Ａ　４ＡＩ　Ａ２
　Ａ３　Ａ４ Ａ　ｔ　　Ａ　２　　Ａ　ａ　　Ａ　４このように、被
乗数が固定されているので、論理積回路はすべて不要と
なる。また、２進数で表示された被乗数の「０」となる
桁に関する乗数は。

「０」となるため、「１」となる桁に関する演算だけを
全加算器で行なえばよく、被乗数の値によっては、総和
を計算するための全加算器の数も少なくできる。

［発明の効果］ 本発明においては、固定タップ係数で２進数表示で「０
」の桁の乗算器を省略できるのみならず。

２進数表示で「１」の桁についても乗数の各桁を全加算
器に直接供給できるので１乗算器の規模。

延いてはＦＩＲ型ディジタルフィルタの回路規模を小型
化できる。

また小型化されることにより１回路の動作速度も高速化
できる。

更に、ディジタル通信におけるロールオフフィルタとし
て用いられるディジタルフィルタのタップ係数は、信号
のインパルス応答に対応しているため、タップの中心か
ら離れるにしたがって急速に小さな値になる。タップ係
数が小さいと、実際の計算結果に寄与するビット数は少
なくなるため。

乗算器を本発明の構成にした場合の効果は更に大きくな
る。

【図面の簡単な説明】

第１図は本発明の一実施例によるＦＩＲ型ディジタルフ
ィルタのブロック図、第２図は第１図に示した実施例に
おけるタップ係数の絶対値が２進数表示でｒｌｌｏｏＪ
である乗算器の回路図、第３図は従来のディジタルフィ
ルタのブロック図。 第４図は第３図に示した従来例における乗算器の回路図
である。 １１．１１　　　　・・・、１１　：シフトレジス＋ｎ
　　　　＋ｎ−１’　　　　　　１り、１２　、・・・
、１２　　　１２：シフトレジ１　　　　　　　　　　
　　＋ｎ−１’　　　　　　＋ｎスタ、１３．１３　　
　　・・・、１３　二乗算器。 ＋ｎ　　　　　　＋ｎ−１’　　　　　　　　　１１４
：乗算器、１５　、・・・、１５　　　１５：１　　　
　　　＋ｎ−１″　　＋ｎ 乗算器、１６：加算器、６０：全加算器。 第２図 箒 ｏ６６６６ｏｃｉ　　δ　６

Claims (1)

1. 【特許請求の範囲】 １、縦続接続された複数個のシフトレジスタと、前記複
   数個のシフトレジスタの各段の出力側および初段の入力
   側に接続され被乗数が固定の複数個のディジタル乗算器
   と、 前記複数個のディジタル乗算器の出力を加算する加算器
   とを有するディジタルフィルタにおいて、前記被乗数の
   ２進数表示したとき「１」となる桁についてのみ演算を
   行なうことを特徴とするディジタルフィルタ。 ２、前記被乗数を２進数表示したとき「１」となる桁と
   の間で乗算を行なう全加算器を有する請求項１記載のデ
   ィジタルフィルタ。 ３、縦続接続された複数個のシフトレジスタと、前記複
   数個のシフトレジスタの各段の出力側および初段の入力
   側に接続され被乗数が固定の複数個のディジタル乗算器
   と、 前記複数個のディジタル乗算器の出力を加算する加算器
   とを有するディジタルフィルタにおいて、前記ディジタ
   ル乗算器が、前記被乗数との間で乗算が行なわれる乗数
   が供給される全加算器を有することを特徴とするディジ
   タルフィルタ。