JPS59212962A - 多要素処理装置 - Google Patents

多要素処理装置

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Publication number
JPS59212962A
JPS59212962A JP8696283A JP8696283A JPS59212962A JP S59212962 A JPS59212962 A JP S59212962A JP 8696283 A JP8696283 A JP 8696283A JP 8696283 A JP8696283 A JP 8696283A JP S59212962 A JPS59212962 A JP S59212962A
Authority
JP
Japan
Prior art keywords
elements
processing
signal lines
switch
control information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8696283A
Other languages
English (en)
Inventor
Hiroshi Fujita
博 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8696283A priority Critical patent/JPS59212962A/ja
Publication of JPS59212962A publication Critical patent/JPS59212962A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8023—Two dimensional arrays, e.g. mesh, torus

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、複数の基本処理要素を本構造に結合して動
作させる多要素処理装置に関するものである。
第１図は従来の多要素処理装置の一例を示す説明図、第
２図は第１図に示す装置に対応する木構造を示す説明図
であり、図において（ｌａ）　、　（ｌｂ）　。
（ｌｃ）　、　（ｌｄ）は基本処理要素、（２ａ）　ｓ
　（２ｂ）　ｔ（２ｃ）　、　（２ｄ）は基本処理要素
のうち最下位の処理を行なう葉要素、（３ａ）　、　（
３ｂ）　、　（３ｃ）　、　（３ｄ）は木構造において
中間位の処理を行なう節を素である。
節要素（３ａ）は第２図に示す木構造の最上位節Ｘにお
ける処理を、節要素（３ｂ）は中間節Ｙにおける処理を
、節要素（３ｃ）は中間節２における処理を、葉袂素（
２ａ）　、　（２ｂ）　、　（２ｃ）　、　（ｚａ）は
それぞれ葉ａｔｂｌＣ１ｄにおける処理を受持つ。
従来の多要素処理装置では、木構造のそれぞれの節、葉
における処理を受持つそれぞれの要素は、配線時に決め
られ、固定されている。
なお、一般に、多要素処理装置では、上位の処理要素が
、下位の処理要素の作用を支配する。
従来の多要素処理装置は以上のように構成されているの
で、例えば第１図の節要素（３ａ）が異常状態となると
、それより下位の処理要素（３ｂ）　。
（３ｃ）　、　（２ａ）　、　（２Ｎ　、　（２ｃ）　
、　（２ｄ）　　の全てが使用不能となることがあると
いう欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、回路切換素子によって信号線を相
互に切換え、要素の結合関係を変更できるように構成し
た多要素処理装置を提供することを目的としている８ 以下、この発明の一実施例を図について説明する。第３
図及び第４図はそれぞれこの発明の一実施例を示す説明
図であシ、図において（ｌａ）　、　（ｌｂ）　ｒ（ｌ
ｃ）　、　（ｌｄ）　、　（２ａ）　、　（２ｂ）　、
（，２ｃ）　、　（２ｃｌ）　、　（３ａ）　。
（３ｂ）　、　（３ｃ）　、　（３ｄ）　　はそれぞれ
第１図の同一符号と同−捷たけ相当する部分を示し、（
４）は回路切換素子である。
回路切換素子（４）は、この素子に接続した４木の信号
線の互いに信号を授受することができる信号−線の組合
せを、外部からの制御情報によって任意に切換えること
ができる機能をもつ素子である。
第３図、第４図は第５図に示す２つの接続状態の組合せ
を有する回路切換素子（４）が用いられている例を示す
。
これらの回路切換素子（４）に訃いて信号線の接続を制
御情報によって適宜切換えることによシ、要麻の結合関
係を変更することができる。
例えば、第３図に示す結合関係から、いくつかの回路切
換素子（４）において信号線の接続を切換え、第４図に
示す結合関係に変更することができる。
第３図に示す状態のときは節要素（３ａ）が、第４図に
示す状態のときは節要素（３ｄ）が、第２図に示す木構
造の最上位節Ｘにおける処理を受持ち、節ｙ、ｚ、葉ａ
、ｂ、ｅ、ｄにおける処理を受持つ要素もそれぞれ異な
っている。
なお、上記実施例では、基本処理要素数が４の場合のも
のを示したが、４以上の場合でも、同様に構成すること
ができる。また、回路切換素子として第５図に示す組合
せのほかに第６図に示す組合せをも有するものを用いる
と、より機能的な回路構成にすることができる。
以上のように、この発明によれば、上位の処理要素が異
常状態となった場合等に、容易に結合関係を変更して動
作させることができ、処理要素の有効的な利用ができる
という効果がある。
【図面の簡単な説明】
第１図は従来の多要素処理装置の一例を示す説明図、第
２図は第１図に示す装置に対応する木構造を示す説明図
、第３図及び第４図はそれぞれこの発明の一実施例を示
す説明図、第５図及び第６図はこの発明に係る回路切換
素子によって接続される信号線の組合せを示す説明図で
ある。 図において（１ａ）、（１ｂ）、（１ｃ）、（１ｄ）は
基本処理要素、（２ａ）　、　（２ｂ）　、　（２ｃ）
　’、　（２ｄ）は葉要素、（３ａ）　、　（３ｂ）　
、　（３ｃ）　、　（３ｄ）は節要素、（４）は回路切
換素子である。 なお各図中同一符号は同−又は相当する部分を示すもの
とする。 代理人　大　岩　増　雄 第１図 第３図

Claims (1)

    【特許請求の範囲】
  1. 複数の基本処理要素を木構造に結合して動作させる多要
    素処理装置において、当該素子に接続した４本の信号線
    の互いに信号を授受することができる信号線の組合せを
    任意に切換えることができる回路切換素子によって信号
    線の接続を相互に切換え、要素の結合関係を変更するこ
    とができるように構成したことを特徴とする多要素処理
    装置。
JP8696283A 1983-05-18 1983-05-18 多要素処理装置 Pending JPS59212962A (ja)

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JP8696283A JPS59212962A (ja) 1983-05-18 1983-05-18 多要素処理装置

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JP8696283A JPS59212962A (ja) 1983-05-18 1983-05-18 多要素処理装置

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JPS59212962A true JPS59212962A (ja) 1984-12-01

Family

ID=13901493

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JP (1) JPS59212962A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
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EP0541288A2 (en) * 1991-11-05 1993-05-12 Fu-Chieh Hsu Circuit module redundacy architecture
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