JP3214581B2 - テスト回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明はテスト回路に関し、特に
ディジタル処理装置のテスト回路に関する。
ディジタル処理装置のテスト回路に関する。
【０００２】
【従来の技術】従来のディジタル処理装置のテスト回路
は、一例として図３のブロック図に示されるように、ｍ
組の出力端子５９−１、５９−２、………、５９−ｍ、
ｍ組の出力端子６０−１、６０−２、………、６０−
ｍ、………、ｍ組の出力端子６１−１、６１−２、……
…、６１−ｍ、テスト端子６３、制御端子６４および内
部ブロック回路間を接続するデータ・バス２０４に対応
して、デコーダ３１と、ｎ個の内部ブロック回路３２−
１、３２−２、………、３２−ｎと、インタフェ−ス・
ブロック回路３６とを備えて構成される。なお、上記の
ｍ組の出力端子は、それぞれｎ個の内部ブロック回路に
対応してｎ組備えられているが、図３においては、上述
のように、出力端子５９−１〜５９−ｍ、出力端子６０
−１〜６０−ｍ、および出力端子６１−１〜６１−ｍが
記載されているのみであり、他の出力端子は全て省略さ
れている。このことは、内部ブロック回路についても同
様である。
は、一例として図３のブロック図に示されるように、ｍ
組の出力端子５９−１、５９−２、………、５９−ｍ、
ｍ組の出力端子６０−１、６０−２、………、６０−
ｍ、………、ｍ組の出力端子６１−１、６１−２、……
…、６１−ｍ、テスト端子６３、制御端子６４および内
部ブロック回路間を接続するデータ・バス２０４に対応
して、デコーダ３１と、ｎ個の内部ブロック回路３２−
１、３２−２、………、３２−ｎと、インタフェ−ス・
ブロック回路３６とを備えて構成される。なお、上記の
ｍ組の出力端子は、それぞれｎ個の内部ブロック回路に
対応してｎ組備えられているが、図３においては、上述
のように、出力端子５９−１〜５９−ｍ、出力端子６０
−１〜６０−ｍ、および出力端子６１−１〜６１−ｍが
記載されているのみであり、他の出力端子は全て省略さ
れている。このことは、内部ブロック回路についても同
様である。
【０００３】図３において、デコーダ３１により選択さ
れた内部ブロック回路に入力されたデータは、それぞれ
対応する内部ブロック回路３２−１〜３２−ｎに入力さ
れ、これらの内部ブロック回路においてそれぞれ処理さ
れ、または格納される。通常動作モード時においては、
これらの内部ブロック回路より出力されるデータは、そ
れぞれ出力端子５９−１〜５９−ｍ、出力端子６０−１
〜６０−ｍ、および出力端子６１−１〜６１−ｍを介し
て外部に出力される。また、テスト・モード時において
は、デコーダ３１により選択された内部ブロック回路よ
り出力されるデータは、データ・バス２０４を経由して
一旦インタフェ−ス・ブロック回路３６内のレジスタに
格納され、外部から制御端子６４よりインタフェ−ス・
ブロック回路３６に入力される制御信号１０３により制
御されて、当該データはテスト端子６３よりシリアル・
データ信号として外部に出力され、テストが行われる。
れた内部ブロック回路に入力されたデータは、それぞれ
対応する内部ブロック回路３２−１〜３２−ｎに入力さ
れ、これらの内部ブロック回路においてそれぞれ処理さ
れ、または格納される。通常動作モード時においては、
これらの内部ブロック回路より出力されるデータは、そ
れぞれ出力端子５９−１〜５９−ｍ、出力端子６０−１
〜６０−ｍ、および出力端子６１−１〜６１−ｍを介し
て外部に出力される。また、テスト・モード時において
は、デコーダ３１により選択された内部ブロック回路よ
り出力されるデータは、データ・バス２０４を経由して
一旦インタフェ−ス・ブロック回路３６内のレジスタに
格納され、外部から制御端子６４よりインタフェ−ス・
ブロック回路３６に入力される制御信号１０３により制
御されて、当該データはテスト端子６３よりシリアル・
データ信号として外部に出力され、テストが行われる。
【０００４】
【発明が解決しようとする課題】上述した従来のディジ
タル処理装置のテスト回路においては、テスト・モード
時には、制御信号１０３を介して、テストの対象となる
データがインタフェ−ス・ブロック回路３６よりシリア
ル・データ信号として出力されるために、データ出力の
測定パターンも、１回の内部ブロック回路の状態値の読
出しだけについても、データ・バス２０４のビット数だ
け必要となり、テストに長時間を要するという欠点があ
る。
タル処理装置のテスト回路においては、テスト・モード
時には、制御信号１０３を介して、テストの対象となる
データがインタフェ−ス・ブロック回路３６よりシリア
ル・データ信号として出力されるために、データ出力の
測定パターンも、１回の内部ブロック回路の状態値の読
出しだけについても、データ・バス２０４のビット数だ
け必要となり、テストに長時間を要するという欠点があ
る。
【０００５】
【課題を解決するための手段】本発明のテスト回路は、
複数の内部ブロック回路を有するテスト対象のディジタ
ル信号処理装置に含まれ、前記内部ブロック回路を選択
するデコーダと、前記内部ブロック回路間を接続し前記
ディジタル信号処理装置がテスト・モードのとき前記内
部ブロック回路からテスト時データがパラレル出力され
るデータ・バスと、前記内部ブロック回路ごとに備えら
れ前記ディジタル信号処理装置が通常動作モードのとき
前記内部ブロック回路から通常時データがパラレル出力
される出力端子と、前記ディジタル信号処理装置がテス
ト・モードのときモード切替信号により切替えられ前記
デコーダにより選択された前記内部ブロック回路から前
記データ・バスに出力される前記テスト時データを前記
内部ブロック回路のうちの１つの前記出力端子に出力す
る切替回路と、前記モード切替信号を与えるモード切替
端子とを備え、前記データ・バスを複数の部分データ・
バスに分離するスイッチ手段と、前記部分データ・バス
ごとに設けられた前記切替回路とを備えることを特徴と
している。
複数の内部ブロック回路を有するテスト対象のディジタ
ル信号処理装置に含まれ、前記内部ブロック回路を選択
するデコーダと、前記内部ブロック回路間を接続し前記
ディジタル信号処理装置がテスト・モードのとき前記内
部ブロック回路からテスト時データがパラレル出力され
るデータ・バスと、前記内部ブロック回路ごとに備えら
れ前記ディジタル信号処理装置が通常動作モードのとき
前記内部ブロック回路から通常時データがパラレル出力
される出力端子と、前記ディジタル信号処理装置がテス
ト・モードのときモード切替信号により切替えられ前記
デコーダにより選択された前記内部ブロック回路から前
記データ・バスに出力される前記テスト時データを前記
内部ブロック回路のうちの１つの前記出力端子に出力す
る切替回路と、前記モード切替信号を与えるモード切替
端子とを備え、前記データ・バスを複数の部分データ・
バスに分離するスイッチ手段と、前記部分データ・バス
ごとに設けられた前記切替回路とを備えることを特徴と
している。
【０００６】
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、モー
ド切替端子５１、ｍ組の出力端子５２−１、５２−２、
………、５２−ｍ、ｍ組の出力端子５３−１、５３−
２、………、５３−ｍ、ｍ組の出力端子５４−１、５４
−２、………、５４−ｍ、および内部ブロック回路間を
接続するデータ・バス２０１に対応して、デコーダ１１
と、ｎ個の内部ブロック回路１２−１、１２−２、……
…、１２−ｎと、内部ブロック回路１２−１に対応し
て、モード切替端子５１より入力されるモード切替信号
１０１により信号を切替えるｍ個の切替回路１３−１、
１３−２、………、１３−ｍとを備えて構成される。な
お従来例の場合と同様に、上記のｍ組の出力端子は、そ
れぞれｎ個の内部ブロック回路に対応してｎ組備えられ
ているが、図１においては、上述のように、出力端子５
２−１〜５２−ｍ、出力端子５３−１〜５３−ｍ、およ
び出力端子５４−１〜５４−ｍが記載されているのみで
あり、他の出力端子は全て省略されている。このこと
は、内部ブロック回路および切替回路についても同様で
ある。
ク図である。図１に示されるように、本実施例は、モー
ド切替端子５１、ｍ組の出力端子５２−１、５２−２、
………、５２−ｍ、ｍ組の出力端子５３−１、５３−
２、………、５３−ｍ、ｍ組の出力端子５４−１、５４
−２、………、５４−ｍ、および内部ブロック回路間を
接続するデータ・バス２０１に対応して、デコーダ１１
と、ｎ個の内部ブロック回路１２−１、１２−２、……
…、１２−ｎと、内部ブロック回路１２−１に対応し
て、モード切替端子５１より入力されるモード切替信号
１０１により信号を切替えるｍ個の切替回路１３−１、
１３−２、………、１３−ｍとを備えて構成される。な
お従来例の場合と同様に、上記のｍ組の出力端子は、そ
れぞれｎ個の内部ブロック回路に対応してｎ組備えられ
ているが、図１においては、上述のように、出力端子５
２−１〜５２−ｍ、出力端子５３−１〜５３−ｍ、およ
び出力端子５４−１〜５４−ｍが記載されているのみで
あり、他の出力端子は全て省略されている。このこと
は、内部ブロック回路および切替回路についても同様で
ある。
【０００９】図１において、デコーダ１１により選択さ
れた内部ブロック回路に入力されたデータは、それぞれ
対応する内部ブロック回路１２−１〜１２−ｎに入力さ
れ、これらの内部ブロック回路においてそれぞれ処理さ
れ、または格納される。ディジタル信号処理装置におけ
る通常動作モード時においては、モード切替端子５１よ
り入力されるモード切替信号１０１を受けて、切替回路
１３−１、１３−２、………１３−ｍにおいては、これ
らの切替回路の入力側は内部ブロック回路１２−１の側
に「接」となる。デコーダ１１により内部ブロック回路
１２−１が選択される場合には、当該内部ブロック回路
１２−１より出力されるデータが、これらの切替回路１
３−１、１３−２、………、１３−ｍを経由して、それ
ぞれ出力端子５２−１、５２−２、………、５２−ｍよ
り出力されるように回路接続が形成される。従って、通
常動作モード時においては、デコーダ１１により選択さ
れた内部ブロック回路より出力されるデータは、それぞ
れ対応する出力端子５２−１〜５２−ｍ、出力端子５３
−１〜５３−ｍ、および出力端子５４−１〜５４−ｍを
介して外部に出力される。
れた内部ブロック回路に入力されたデータは、それぞれ
対応する内部ブロック回路１２−１〜１２−ｎに入力さ
れ、これらの内部ブロック回路においてそれぞれ処理さ
れ、または格納される。ディジタル信号処理装置におけ
る通常動作モード時においては、モード切替端子５１よ
り入力されるモード切替信号１０１を受けて、切替回路
１３−１、１３−２、………１３−ｍにおいては、これ
らの切替回路の入力側は内部ブロック回路１２−１の側
に「接」となる。デコーダ１１により内部ブロック回路
１２−１が選択される場合には、当該内部ブロック回路
１２−１より出力されるデータが、これらの切替回路１
３−１、１３−２、………、１３−ｍを経由して、それ
ぞれ出力端子５２−１、５２−２、………、５２−ｍよ
り出力されるように回路接続が形成される。従って、通
常動作モード時においては、デコーダ１１により選択さ
れた内部ブロック回路より出力されるデータは、それぞ
れ対応する出力端子５２−１〜５２−ｍ、出力端子５３
−１〜５３−ｍ、および出力端子５４−１〜５４−ｍを
介して外部に出力される。
【００１０】また、ディジタル信号処理装置のテスト・
モード時においては、モード切替端子５１より入力され
るモード切替信号１０１を受けて、切替回路１３−１、
１３−２、………、１３−ｍにおいては、これらの切替
回路の入力側はデータ・バス２０１の側に「接」とな
り、データ・バス２０１のデータが、これらの切替回路
１３−１、１３−２、………、１３−ｍを介して、それ
ぞれ出力端子５２−１、５２−２、………、５２−ｍよ
り出力されるような回路接続が形成される。従って、こ
の場合においては、デコーダ１１により選択された内部
ブロック回路の状態値に対応するデータは、データ・バ
ス２０１を介して切替回路１３−１、１３−２、……
…、１３−ｍを経由し、それぞれ出力端子５２−１〜５
２−ｍより外部に出力されてテストされる。即ち、本実
施例においては、内部ブロック回路１２−１の出力端子
が、テスト・モード時におけるテスト端子として兼用さ
れる。しかも、これらの状態値に対応するデータは、当
該データ・バス２０１を介してパラレル・デ−タ信号と
して出力されるために、外部におけるテストに要する時
間が短縮される。例えば、データ・バス２０１が２４ビ
ットに対応し得る場合には、従来例においては２４パタ
ーンが必要であったにもかかわらず、本実施例において
は１パターンのみにて十分であり、これにより、テスト
時間も１／２４に短縮される。
モード時においては、モード切替端子５１より入力され
るモード切替信号１０１を受けて、切替回路１３−１、
１３−２、………、１３−ｍにおいては、これらの切替
回路の入力側はデータ・バス２０１の側に「接」とな
り、データ・バス２０１のデータが、これらの切替回路
１３−１、１３−２、………、１３−ｍを介して、それ
ぞれ出力端子５２−１、５２−２、………、５２−ｍよ
り出力されるような回路接続が形成される。従って、こ
の場合においては、デコーダ１１により選択された内部
ブロック回路の状態値に対応するデータは、データ・バ
ス２０１を介して切替回路１３−１、１３−２、……
…、１３−ｍを経由し、それぞれ出力端子５２−１〜５
２−ｍより外部に出力されてテストされる。即ち、本実
施例においては、内部ブロック回路１２−１の出力端子
が、テスト・モード時におけるテスト端子として兼用さ
れる。しかも、これらの状態値に対応するデータは、当
該データ・バス２０１を介してパラレル・デ−タ信号と
して出力されるために、外部におけるテストに要する時
間が短縮される。例えば、データ・バス２０１が２４ビ
ットに対応し得る場合には、従来例においては２４パタ
ーンが必要であったにもかかわらず、本実施例において
は１パターンのみにて十分であり、これにより、テスト
時間も１／２４に短縮される。
【００１１】次に、本発明の第２の実施例について説明
する。図２は本実施例を示すブロック図である。図２に
示されるように、本実施例は、モード切替端子５５、ｍ
組の出力端子５６−１、５６−２、………、５６−ｍ、
ｍ組の出力端子５７−１、５７−２、………、５７−
ｍ、ｍ組の出力端子５８−１、５８−２、………、５８
−ｍ、および内部ブロック回路間を接続するデータ・バ
ス２０２および２０３に対応して、デコーダ２１と、ｎ
個の内部ブロック回路２２−１、２２−２、………、２
２−ｎと、それぞれ内部ブロック回路２２−１および内
部ブロック回路２２−２に対応して、モード切替端子５
５より入力されるモード切替信号１０２により信号を切
替え選択するｍ個の切替回路２３−１、２３−２、……
…、２３−ｍおよびｍ個の切替回路２５−１、２５−
２、………、２５−ｍと、スイッチ２４とを備えて構成
される。なお前述の第１の実施例の場合と同様に、上記
のｍ組の出力端子は、それぞれｎ個の内部ブロック回路
に対応してｎ組備えられているが、図２においては、上
述のように、出力端子５６−１〜５６−ｍ、出力端子５
７−１〜５７−ｍ、および出力端子５８−１〜５８−ｍ
が記載されているのみであり、他の出力端子は全て省略
されている。このことは、内部ブロック回路および切替
回路についても同様である。
する。図２は本実施例を示すブロック図である。図２に
示されるように、本実施例は、モード切替端子５５、ｍ
組の出力端子５６−１、５６−２、………、５６−ｍ、
ｍ組の出力端子５７−１、５７−２、………、５７−
ｍ、ｍ組の出力端子５８−１、５８−２、………、５８
−ｍ、および内部ブロック回路間を接続するデータ・バ
ス２０２および２０３に対応して、デコーダ２１と、ｎ
個の内部ブロック回路２２−１、２２−２、………、２
２−ｎと、それぞれ内部ブロック回路２２−１および内
部ブロック回路２２−２に対応して、モード切替端子５
５より入力されるモード切替信号１０２により信号を切
替え選択するｍ個の切替回路２３−１、２３−２、……
…、２３−ｍおよびｍ個の切替回路２５−１、２５−
２、………、２５−ｍと、スイッチ２４とを備えて構成
される。なお前述の第１の実施例の場合と同様に、上記
のｍ組の出力端子は、それぞれｎ個の内部ブロック回路
に対応してｎ組備えられているが、図２においては、上
述のように、出力端子５６−１〜５６−ｍ、出力端子５
７−１〜５７−ｍ、および出力端子５８−１〜５８−ｍ
が記載されているのみであり、他の出力端子は全て省略
されている。このことは、内部ブロック回路および切替
回路についても同様である。
【００１２】図２より明らかなように、本実施例におい
ては、データ・バスは、スイッチ２４により部分データ
・バス２０２および２０３に分割されており、これによ
り、切替回路も、それぞれの部分データ・バス２０２お
よび２０３に対応して、ｍ個の切替回路２３−１、２３
−２、………、２３−ｍおよびｍ個の切替回路２５−
１、２５−２、………、２５−ｍに区分されて、それぞ
れ内部ブロック回路２２−１および２２−２に対応して
配置されている。このスイッチ２４の切替操作により、
データ・バス２０２とデータ・バス２０３とを分離する
ことができ、これにより、第１の実施例の場合と同様な
動作作用により、テスト・モード時においては、モード
切替端子５５より入力されるモード切替信号１０２を受
けて、切替回路２３−１、２３−２、………２３−ｍに
おいては、これらの切替回路の入力側はデータ・バス２
０２の側に「接」となり、データ・バス２０２のデータ
が、これらの切替回路２３−１、２３−２、………、２
３−ｍを介して、それぞれ出力端子５６−１、５６−
２、………、５６−ｍより出力されるような回路接続が
形成され、同様に、モード切替信号１０２を受けて、切
替回路２５−１、２５−２、………２５−ｍにおいて
は、これらの切替回路の入力側はデータ・バス２０３の
側に「接」となり、データ・バス２０３のデータが、こ
れらの切替回路２５−１、２５−２、………、２５−ｍ
を介して、それぞれ出力端子５７−１、５７−２、……
…、５７−ｍより出力されるような回路接続が形成され
る。従って、この場合においては、デコーダ２１により
選択された内部ブロック回路２２−１のデータは、デー
タ・バス２０２を介して切替回路２３−１、２３−２、
………、２３−ｍを経由して、出力端子５６−１〜５６
−ｍより外部に出力されてテストされるとともに、同時
に、デコーダ２１により選択された内部ブロック回路２
２−２〜２２−ｎの内の内部ブロック回路のデータが、
データ・バス２０３を介して切替回路２５−１、２５−
２、………、２５−ｍを経由して、出力端子５７−１〜
５７−ｍより外部に出力されてテストされる。従って、
テスト・モード時においては、スイッチ２４を設けるこ
とにより、少なくとも二つの内部ブロック回路における
状態値が、データ・バス２０２および２０３を介して外
部に出力されて、同時にテストすることが可能となる。
即ち、この場合においては、内部ブロック回路２２−１
および２２−２の出力端子が、テスト・モード時におけ
るテスト端子として兼用される。これらの内部ブロック
回路の状態値に対応するデータは、当該データ・バス２
０２および２０３を介して、それぞれパラレル・デ−タ
信号として同時出力されるために、外部におけるテスト
に要する時間は、前述の第１の実施例の場合よりも更に
短縮される。このように、スイッチ２４と同様の作用を
するスイッチを、データ・バス上に複数個設けることに
より、各内部ブロック回路に対応する出力端子を、全て
テスト端子として兼用することも可能であり、これによ
り、各内部ブロック回路の状態値に対応するデータのテ
ストを同時に行うことも可能となり、テストに要する時
間は更に短縮される。
ては、データ・バスは、スイッチ２４により部分データ
・バス２０２および２０３に分割されており、これによ
り、切替回路も、それぞれの部分データ・バス２０２お
よび２０３に対応して、ｍ個の切替回路２３−１、２３
−２、………、２３−ｍおよびｍ個の切替回路２５−
１、２５−２、………、２５−ｍに区分されて、それぞ
れ内部ブロック回路２２−１および２２−２に対応して
配置されている。このスイッチ２４の切替操作により、
データ・バス２０２とデータ・バス２０３とを分離する
ことができ、これにより、第１の実施例の場合と同様な
動作作用により、テスト・モード時においては、モード
切替端子５５より入力されるモード切替信号１０２を受
けて、切替回路２３−１、２３−２、………２３−ｍに
おいては、これらの切替回路の入力側はデータ・バス２
０２の側に「接」となり、データ・バス２０２のデータ
が、これらの切替回路２３−１、２３−２、………、２
３−ｍを介して、それぞれ出力端子５６−１、５６−
２、………、５６−ｍより出力されるような回路接続が
形成され、同様に、モード切替信号１０２を受けて、切
替回路２５−１、２５−２、………２５−ｍにおいて
は、これらの切替回路の入力側はデータ・バス２０３の
側に「接」となり、データ・バス２０３のデータが、こ
れらの切替回路２５−１、２５−２、………、２５−ｍ
を介して、それぞれ出力端子５７−１、５７−２、……
…、５７−ｍより出力されるような回路接続が形成され
る。従って、この場合においては、デコーダ２１により
選択された内部ブロック回路２２−１のデータは、デー
タ・バス２０２を介して切替回路２３−１、２３−２、
………、２３−ｍを経由して、出力端子５６−１〜５６
−ｍより外部に出力されてテストされるとともに、同時
に、デコーダ２１により選択された内部ブロック回路２
２−２〜２２−ｎの内の内部ブロック回路のデータが、
データ・バス２０３を介して切替回路２５−１、２５−
２、………、２５−ｍを経由して、出力端子５７−１〜
５７−ｍより外部に出力されてテストされる。従って、
テスト・モード時においては、スイッチ２４を設けるこ
とにより、少なくとも二つの内部ブロック回路における
状態値が、データ・バス２０２および２０３を介して外
部に出力されて、同時にテストすることが可能となる。
即ち、この場合においては、内部ブロック回路２２−１
および２２−２の出力端子が、テスト・モード時におけ
るテスト端子として兼用される。これらの内部ブロック
回路の状態値に対応するデータは、当該データ・バス２
０２および２０３を介して、それぞれパラレル・デ−タ
信号として同時出力されるために、外部におけるテスト
に要する時間は、前述の第１の実施例の場合よりも更に
短縮される。このように、スイッチ２４と同様の作用を
するスイッチを、データ・バス上に複数個設けることに
より、各内部ブロック回路に対応する出力端子を、全て
テスト端子として兼用することも可能であり、これによ
り、各内部ブロック回路の状態値に対応するデータのテ
ストを同時に行うことも可能となり、テストに要する時
間は更に短縮される。
【００１３】
【発明の効果】以上説明したように、本発明は、複数の
内部ブロック回路の状態値に対応するデータを外部に出
力する経路として、データ・バスを介して出力される経
路と直接出力される経路とに区分し、これらの両経路に
対応するデータを入力して選択し切替えて出力する切替
回路を備えることにより、テスト・モード時において、
前記内部ブロック回路の状態値に対応するデータをパラ
レル・データ信号として出力することが可能となり、テ
スト時間を短縮することができるという効果がある。
内部ブロック回路の状態値に対応するデータを外部に出
力する経路として、データ・バスを介して出力される経
路と直接出力される経路とに区分し、これらの両経路に
対応するデータを入力して選択し切替えて出力する切替
回路を備えることにより、テスト・モード時において、
前記内部ブロック回路の状態値に対応するデータをパラ
レル・データ信号として出力することが可能となり、テ
スト時間を短縮することができるという効果がある。
【００１４】また、前記データ・バス上に、テスト・モ
ード時において、当該データ・バスを相互に分離するス
イッチを設けることにより、複数の内部ブロック回路の
状態値を同時にテストすることができ、より一層テスト
時間を短縮することができるという効果がある。
ード時において、当該データ・バスを相互に分離するス
イッチを設けることにより、複数の内部ブロック回路の
状態値を同時にテストすることができ、より一層テスト
時間を短縮することができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来例を示すブロック図である。
１１、２１、３１ デコーダ １２−１〜１２−ｎ、２２−１〜２２−ｎ、３２−１〜
３２−ｎ 内部ブロック回路 １３−１〜１３−ｍ、２３−１〜２３−ｍ、２５−１〜
２５−ｍ 切替回路 ２４ スイッチ ３６ インタフェ−ス・ブロック回路
３２−ｎ 内部ブロック回路 １３−１〜１３−ｍ、２３−１〜２３−ｍ、２５−１〜
２５−ｍ 切替回路 ２４ スイッチ ３６ インタフェ−ス・ブロック回路
Claims (1)
- 【請求項１】 複数の内部ブロック回路を有するテスト
対象のディジタル信号処理装置に含まれ、前記内部ブロ
ック回路を選択するデコーダと、前記内部ブロック回路
間を接続し前記ディジタル信号処理装置がテスト・モー
ドのとき前記内部ブロック回路からテスト時データがパ
ラレル出力されるデータ・バスと、前記内部ブロック回
路ごとに備えられ前記ディジタル信号処理装置が通常動
作モードのとき前記内部ブロック回路から通常時データ
がパラレル出力される出力端子と、前記ディジタル信号
処理装置がテスト・モードのときモード切替信号により
切替えられ前記デコーダにより選択された前記内部ブロ
ック回路から前記データ・バスに出力される前記テスト
時データを前記内部ブロック回路のうちの１つの前記出
力端子に出力する切替回路と、前記モード切替信号を与
えるモード切替端子とを備え、前記データ・バスを複数
の部分データ・バスに分離するスイッチ手段と、前記部
分データ・バスごとに設けられた前記切替回路とを備え
ることを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10785493A JP3214581B2 (ja) | 1993-05-10 | 1993-05-10 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10785493A JP3214581B2 (ja) | 1993-05-10 | 1993-05-10 | テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06317633A JPH06317633A (ja) | 1994-11-15 |
| JP3214581B2 true JP3214581B2 (ja) | 2001-10-02 |
Family
ID=14469751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10785493A Expired - Fee Related JP3214581B2 (ja) | 1993-05-10 | 1993-05-10 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3214581B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474992B1 (ko) * | 1997-08-06 | 2005-05-20 | 삼성전자주식회사 | 집적회로의폴트검출장치및방법 |
-
1993
- 1993-05-10 JP JP10785493A patent/JP3214581B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06317633A (ja) | 1994-11-15 |
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