JPS62298127A - 大規模集積回路の試験方法 - Google Patents
大規模集積回路の試験方法Info
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- JPS62298127A JPS62298127A JP61142353A JP14235386A JPS62298127A JP S62298127 A JPS62298127 A JP S62298127A JP 61142353 A JP61142353 A JP 61142353A JP 14235386 A JP14235386 A JP 14235386A JP S62298127 A JPS62298127 A JP S62298127A
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- 238000012360 testing method Methods 0.000 title claims abstract description 40
- 230000006870 function Effects 0.000 claims abstract description 14
- 230000015654 memory Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 abstract description 5
- 239000000872 buffer Substances 0.000 description 3
- 108010061414 Hepatocyte Nuclear Factor 1-beta Proteins 0.000 description 2
- 102100022123 Hepatocyte nuclear factor 1-beta Human genes 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１ 発明の詳細な説明
〔産業上の利用分野〕 ・
本発明は大規模集積回路の試験方法に関し、特に論理回
路と共に大規模な論理機能を有する７７ンクシヨンブロ
ツクや大容量ＳＲＡＭ、ＲＵＭ 等のメモリを有する
大規模集積回路の試験方法に関する。
路と共に大規模な論理機能を有する７７ンクシヨンブロ
ツクや大容量ＳＲＡＭ、ＲＵＭ 等のメモリを有する
大規模集積回路の試験方法に関する。
従来、大規模集積回路（以下、ＬＳＩと称す）に、論理
回路と共に大規模な論理機能を有するファンクションブ
ロックや大容ｉｓＲＡＭ、ＲＯＭ等のメモリ（以下、大
規模論理ブロックと称す）を有する場合、それらの入出
力データ線は直接工ＬＳの入出力端子に接続されている
ことは少なく、大部分は内部の論理回路を介してＬＳＩ
の入出力端子に接続されている。
回路と共に大規模な論理機能を有するファンクションブ
ロックや大容ｉｓＲＡＭ、ＲＯＭ等のメモリ（以下、大
規模論理ブロックと称す）を有する場合、それらの入出
力データ線は直接工ＬＳの入出力端子に接続されている
ことは少なく、大部分は内部の論理回路を介してＬＳＩ
の入出力端子に接続されている。
従ってＬＳＩの入出力端子より試験する場合、大規模論
理ブロックは内部の論理回路経由となシ、論理深度が深
くなっている。
理ブロックは内部の論理回路経由となシ、論理深度が深
くなっている。
従来、ＬＳＩ内のメモリ部分の試験においては、メモリ
部分の各入出力データを直接ＬＳＩの入出力端子まで引
き出して、入出力端子から直接性なうなどの手段は個々
に取られていた。塘た、大規模な論理機能を有している
ファンクシランプロックにおいても、直接入出力端子よ
り試験した方が効率的であったが、メモリ部分のテスト
のため既に入出力端子が使用されているなどＬＳＩの端
子数制限の為引き出す予裕がないため、十分に、効率的
に試験することが出来ないという欠点があった。
部分の各入出力データを直接ＬＳＩの入出力端子まで引
き出して、入出力端子から直接性なうなどの手段は個々
に取られていた。塘た、大規模な論理機能を有している
ファンクシランプロックにおいても、直接入出力端子よ
り試験した方が効率的であったが、メモリ部分のテスト
のため既に入出力端子が使用されているなどＬＳＩの端
子数制限の為引き出す予裕がないため、十分に、効率的
に試験することが出来ないという欠点があった。
Ｃ問題点を解決するための手段〕
本発明の大規模集積回路の試験方法は、各大規模論理ブ
ロックの入出力データを全てパス構成にするテストバス
を内蔵し、入出力データを各大規模論理ブロック向けた
選択的に選ぶためのデータ切換回路と、テストバスと入
出力回路との間のデータ切換回路とを含み、各データ切
換回路がテストモード信号により各大規模論理ブロック
を任意に選択して試験するものである。
ロックの入出力データを全てパス構成にするテストバス
を内蔵し、入出力データを各大規模論理ブロック向けた
選択的に選ぶためのデータ切換回路と、テストバスと入
出力回路との間のデータ切換回路とを含み、各データ切
換回路がテストモード信号により各大規模論理ブロック
を任意に選択して試験するものである。
本発明の大規模集積回路の試験方法は、データバスとフ
ァンクションブロックやメモリへ入カスるデータを論理
回路よ）のデータとテストバスよりのデータとに切替え
る第１の切換手段と、ファンクションブロックやメモリ
よ多出力するデータ金論理回路へのデータとテストバス
へのデータとに切換える第２の切換手段と、テストバス
と入出力回路とのデータ接続を切換える第３（Ｄ９Ｊ換
手段とを有し、テストモードにおいて第１．第２０切換
手段がテストバスのデータをファンクシランプロックや
メモリの入出力データに接続し、第３の切換手段がテス
トバスのデータを入出力回路の入出力データに接続する
ととｔ特徴とする。
ァンクションブロックやメモリへ入カスるデータを論理
回路よ）のデータとテストバスよりのデータとに切替え
る第１の切換手段と、ファンクションブロックやメモリ
よ多出力するデータ金論理回路へのデータとテストバス
へのデータとに切換える第２の切換手段と、テストバス
と入出力回路とのデータ接続を切換える第３（Ｄ９Ｊ換
手段とを有し、テストモードにおいて第１．第２０切換
手段がテストバスのデータをファンクシランプロックや
メモリの入出力データに接続し、第３の切換手段がテス
トバスのデータを入出力回路の入出力データに接続する
ととｔ特徴とする。
次に１本発明について図面を参照して説明する。
第１因は本発明の一実施例である。ＬＳＩＩはＬＳＩの
入出力バッファー詐２を介して外部の入出力端子と接続
される大規模論理ファンクションブロック（ＬＦＢと略
す）３、ＳＲＡＭ４、Ｒ〇八へ５およびその他の論理回
路６を有しておシ、ＬＦＢ３、ＳＲＡＭ４およびＲＯＭ
５は第１の切換回路８、第２の切換回路９ｔ−介してテ
ストバス７に接続され、テストバス７は第３の切換回路
１０ｔ−介して入出力バッファ一群２に接続されている
。各大規模論理ブロック（ＬＦＢ３、ＳＲにＶｉ４、Ｒ
ＯＭ５）の入・出力データ線１１．１３はテストモード
時にも入・出力データ線として働き、テストバス７より
第１．第２の切換回路８，９へ接続される入・出力デー
タ、ｊｉ１２，１４はテストモード時のみ入出力データ
線として働く。
入出力バッファー詐２を介して外部の入出力端子と接続
される大規模論理ファンクションブロック（ＬＦＢと略
す）３、ＳＲＡＭ４、Ｒ〇八へ５およびその他の論理回
路６を有しておシ、ＬＦＢ３、ＳＲＡＭ４およびＲＯＭ
５は第１の切換回路８、第２の切換回路９ｔ−介してテ
ストバス７に接続され、テストバス７は第３の切換回路
１０ｔ−介して入出力バッファ一群２に接続されている
。各大規模論理ブロック（ＬＦＢ３、ＳＲにＶｉ４、Ｒ
ＯＭ５）の入・出力データ線１１．１３はテストモード
時にも入・出力データ線として働き、テストバス７より
第１．第２の切換回路８，９へ接続される入・出力デー
タ、ｊｉ１２，１４はテストモード時のみ入出力データ
線として働く。
以下に、回路動作について述べる。
通常の動作モードにおいては、各大規模論理ブロック３
，４．５の入出力データ１１．１３は粛１図には図示さ
れていないが、第１．第２ｃｓｎｍ回ｗｌ１８．９を通
ってその他崗理回路６′または人出カバソファ一群２に
接続されている。従ってＬＳＩ本来の機能をする。次に
テストモードにおいては、各大規模＃ａ理ブロック３，
４．５０人出力データ線１１．１３にはテストバス７と
第１．第２の切換回路８，９を経由して、かつ第３の切
換回路１０１！−経由して直接人・出力端子よりアクセ
スが出来る。この際６大規模論理ブロックの選択は選択
信号線Ｓｓ、Ｓｓ、５ｓＶｃより行なう。
，４．５の入出力データ１１．１３は粛１図には図示さ
れていないが、第１．第２ｃｓｎｍ回ｗｌ１８．９を通
ってその他崗理回路６′または人出カバソファ一群２に
接続されている。従ってＬＳＩ本来の機能をする。次に
テストモードにおいては、各大規模＃ａ理ブロック３，
４．５０人出力データ線１１．１３にはテストバス７と
第１．第２の切換回路８，９を経由して、かつ第３の切
換回路１０１！−経由して直接人・出力端子よりアクセ
スが出来る。この際６大規模論理ブロックの選択は選択
信号線Ｓｓ、Ｓｓ、５ｓＶｃより行なう。
第２図は本発明の第２の実施例を示す。
第１図はテストバスとデータ切換回路とを利用した回路
構成であったが、大規模集積回路ではデータバス、制御
パス等いくつかのパスが内蔵している。このようなパス
を利用した実施例でめシ基本的には第１図と同じである
ため、同一記号を用いている。データバス７Ａとデータ
バス７Ａに直接入出力端子よりアクセス出来るデータ切
換回路１０Ａいさらにデータ切換回路１０Ａにデータを
接続する入出力データ線１５Ａが追加された構成であり
回路動作全く同一である。
構成であったが、大規模集積回路ではデータバス、制御
パス等いくつかのパスが内蔵している。このようなパス
を利用した実施例でめシ基本的には第１図と同じである
ため、同一記号を用いている。データバス７Ａとデータ
バス７Ａに直接入出力端子よりアクセス出来るデータ切
換回路１０Ａいさらにデータ切換回路１０Ａにデータを
接続する入出力データ線１５Ａが追加された構成であり
回路動作全く同一である。
以上の実施例では選択信号は３本であったが３本に限ら
れるものではなく複数本あってもよい。
れるものではなく複数本あってもよい。
以上説明したように本発明は、各大規模論理ブロックの
入出力データを全てパス構成にするテストバスを内蔵し
、入出力データを各大規模論理向けに選択的に選ぶため
のデータ切換回路を含み、各データ切換回路はテストモ
ード信号により任意に選択出来るような構成にすること
によ）、完全にかつ効率的に大規模論理ブロックＯ試経
が出来るという効果がある。
入出力データを全てパス構成にするテストバスを内蔵し
、入出力データを各大規模論理向けに選択的に選ぶため
のデータ切換回路を含み、各データ切換回路はテストモ
ード信号により任意に選択出来るような構成にすること
によ）、完全にかつ効率的に大規模論理ブロックＯ試経
が出来るという効果がある。
第１図は本発明の第１の実施例の構成図、第２図は本発
明の第２の実施例の構成図である。 １・・・・・・大規模集積回路、２−・・・・・入出力
バッファ一群、３・・・・・・大規模論理フアンクシヨ
ンブロック、４・・・・・・ＳＲＡＭ、５・−・・・・
ＲＯＭ、６・・・・・・その他の論理回路、７・・・・
−・テストバス、７Ａ・・・・・・データバス、８・・
・・・・第１の切換回路、９・・・・・・第２の切換回
路、１０・・・・・・第３の切換回路、１０Ａ・・・・
・・データ切換回路、１１，１２，１３，１４，１５，
１５Ａ・・・・・・入出力データ線、Ｓｌ、Ｓｚ、Ｓｓ
・・・・・・選択信号線。 −１，ノ
明の第２の実施例の構成図である。 １・・・・・・大規模集積回路、２−・・・・・入出力
バッファ一群、３・・・・・・大規模論理フアンクシヨ
ンブロック、４・・・・・・ＳＲＡＭ、５・−・・・・
ＲＯＭ、６・・・・・・その他の論理回路、７・・・・
−・テストバス、７Ａ・・・・・・データバス、８・・
・・・・第１の切換回路、９・・・・・・第２の切換回
路、１０・・・・・・第３の切換回路、１０Ａ・・・・
・・データ切換回路、１１，１２，１３，１４，１５，
１５Ａ・・・・・・入出力データ線、Ｓｌ、Ｓｚ、Ｓｓ
・・・・・・選択信号線。 −１，ノ
Claims (1)
- フアンクシヨンブロックやメモリへ入力するデータを論
理回路よりのデータとテストバスよりのデータとに切換
える第１の切換手段と、ファンクシヨンブロックやメモ
リより出力するデータを論理回路へのデータとテストバ
スへのデータとに切換える第２の切換手段と、テストバ
スと入出力回路とのデータ接続を切換える第３の切換手
段とを有し、テストモード時において第１、第２の切換
手段がテストバスのデータを前記ファンクションブロッ
クやメモリの入出力データに接続し、第３の切換手段が
テストバスのデータを前記入出力回路の入出力データに
接続することを特徴とする大規模集積回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142353A JPS62298127A (ja) | 1986-06-17 | 1986-06-17 | 大規模集積回路の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142353A JPS62298127A (ja) | 1986-06-17 | 1986-06-17 | 大規模集積回路の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298127A true JPS62298127A (ja) | 1987-12-25 |
Family
ID=15313397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142353A Pending JPS62298127A (ja) | 1986-06-17 | 1986-06-17 | 大規模集積回路の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298127A (ja) |
-
1986
- 1986-06-17 JP JP61142353A patent/JPS62298127A/ja active Pending
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