CN104240628B - 显示器面板与双向移位寄存器电路 - Google Patents

Abstract

一种显示器面板与双向移位寄存器电路。该双向移位寄存器电路包括多个移位寄存器，其中第N级移位寄存器包括输入级电路、输出级电路、控制电路与下拉电路。输入级电路用以接收一第一输入信号与一第二输入信号。输出级电路耦接至一第一时钟输入端与一输出端，并且与输入级电路耦接于一第一控制点与一第二控制点，用以接收一第一时钟信号，并且根据第一控制点的一第一控制电压电平与第二控制点的一第二控制电压电平输出栅极驱动信号。控制电路用以控制第一控制电压电平及第二控制电压电平。下拉电路耦接至输出端，并且与控制电路耦接于第三控制点。

Description

显示器面板与双向移位寄存器电路

技术领域

本发明涉及一种移位寄存器，特别涉及一种支持相反的扫描顺序操作的双向移位寄存器。

背景技术

移位寄存器(shift register)被广泛应用于数据驱动电路与栅极驱动电路，用以分别控制各数据线取样数据信号的时序，以及为各栅极线产生扫描信号的时序。在数据驱动电路中，移位寄存器用以输出一选取信号至各数据线，使得图像数据可依序被写入各数据线。另一方面，在栅极驱动电路中，移位寄存器用以产生一扫描信号至各栅极线，用以依序将供应至各数据线的图像信号写入一像素矩阵的像素。

传统移位寄存器仅能以单一扫描顺序产生取样信号或扫描信号。然而，单一扫描顺序已无法满足现今图像显示系统产品的需求了。例如，一些数字相机的显示屏幕可根据相机的摆放角度而被旋转。此外，一些图像显示系统可包括旋转屏幕的功能。因此，需要一种全新的双向移位寄存器架构，其可以不同扫描顺序产生输出信号。

发明内容

根据本发明的一实施例，一种双向移位寄存器电路包括多个移位寄存器，该等移位寄存器的一第N级移位寄存器包括输入级电路、输出级电路、控制电路与下拉电路。输入级电路耦接至第一信号输入端与第二信号输入端，用以接收第一输入信号与第二输入信号，其中第一输入信号为一起始脉冲或第(N-1)级移位寄存器所产生的该栅极驱动信号，第二输入信号为第(N+1)级移位寄存器所产生的栅极驱动信号或起始脉冲，其中N为大于1的一正整数；输出级电路耦接至第一时钟输入端与输出端，并且与输入级电路耦接于第一控制点与第二控制点，用以自第一时钟输入端接收第一时钟信号，并且根据第一控制点的第一控制电压电平与第二控制点的第二控制电压电平于输出端输出栅极驱动信号。控制电路与输入级电路及输出级电路耦接于第一控制点与第二控制点，并且与输入级电路耦接于第三控制点，用以控制第一控制电压电平及第二控制电压电平。下拉电路耦接至输出端，并且与控制电路耦接于第三控制点；其中，当双向移位寄存器电路操作于正向扫描时，移位寄存器以第一顺序依序输出对应的栅极驱动信号，当双向移位寄存器电路操作于反向扫描时，移位寄存器以一第二顺序依序输出对应的栅极驱动信号。

根据本发明的另一实施例，一种显示器面板，包括像素矩阵、控制芯片、数据驱动电路以及栅极驱动电路。像素矩阵包括多个像素。控制芯片用以产生多个时钟信号以及一起始脉冲。数据驱动电路用以产生多个数据驱动信号以提供数据至该等像素。栅极驱动电路用以产生多个栅极驱动信号以驱动像素，其中栅极驱动电路包括一双向移位寄存器电路，双向移位寄存器电路包括多个移位寄存器，其中第N级移位寄存器包括输入级电路、输出级电路、控制电路与下拉电路。输入级电路耦接至第一信号输入端与第二信号输入端，用以接收第一输入信号与第二输入信号，其中第一输入信号为一起始脉冲或第(N-1)级移位寄存器所产生的该栅极驱动信号，第二输入信号为第(N+1)级移位寄存器所产生的栅极驱动信号或起始脉冲，其中N为大于1的一正整数；输出级电路耦接至第一时钟输入端与输出端，并且与输入级电路耦接于第一控制点与第二控制点，用以自第一时钟输入端接收第一时钟信号，并且根据第一控制点的第一控制电压电平与第二控制点的第二控制电压电平于输出端输出栅极驱动信号。控制电路与输入级电路及输出级电路耦接于第一控制点与第二控制点，并且与输入级电路耦接于第三控制点，用以控制第一控制电压电平及第二控制电压电平。下拉电路耦接至输出端，并且与控制电路耦接于第三控制点；其中，当双向移位寄存器电路操作于正向扫描时，移位寄存器以第一顺序依序输出对应的栅极驱动信号，当双向移位寄存器电路操作于反向扫描时，移位寄存器以一第二顺序依序输出对应的栅极驱动信号。

附图说明

图1是显示根据本发明的一实施例所述的图像显示系统的实施方式。

图2是显示根据本发明的一实施例所述的双向移位寄存器电路的架构图。

图3是显示根据本发明的一实施例所述的移位寄存器的方块图。

图4是显示根据本发明的一实施例所述的移位寄存器的电路图。

图5是显示根据本发明的一实施例所述的移位寄存器操作于正向扫描时各控制点的控制电压与信号的波形图。

图6是显示根据本发明的一实施例所述的移位寄存器操作于反向扫描时各控制点的控制电压与信号的波形图

图7是显示根据本发明的一实施例所述的时钟信号范例波形图。

图8是显示根据本发明的一实施例所述的栅极驱动信号范例波形图。

图9是显示根据本发明的另一实施例所述的时钟信号范例波形图。

图10是显示根据本发明的又另一实施例所述的时钟信号范例波形图。

【符号说明】

100 图像显示系统

101 显示器面板

102 输入单元

110 栅极驱动电路

120 数据驱动电路

130 像素矩阵

140 控制芯片

200 双向移位寄存器电路

300、400、SR[1]、SR[2]、SR[N-1]、SR[N] 移位寄存器

310 输入级电路

320 输出级电路

330 控制电路

340 下拉电路

C1、C2 电容

CK1、CK2 时钟输入端

CLK1、CLK2、CLK3、CLK4、CLK5、CLK6、CLK7、CLK8、CLK9、CLK10、CLK11、CLK12、DATA、G(1)、G(2)、G(3)、G(4)、G(5)、G(6)、G(7)、G(8)、G(N-7)、G(N-6)、G(N-5)、G(N-4)、G(N-3)、G(N-2)、G(N-1)、G(N) 信号

IN1、IN2 信号输入端

N1、N2、N3 控制点

OUT 输出端

SP 起始脉冲

T1、T2、T3、T4、T5、T6、T7、T8、T9 晶体管

Ta、Tb、Tc、Td 阶段

VH、VH’、VH’’、VL、Vth 电压

具体实施方式

为使本发明的制造、操作方法、目标和优点能更明显易懂，下文特举几个优选实施例，并配合附图，作详细说明如下：

图1是显示根据本发明的一实施例所述的图像显示系统的实施方式。如图所示，图像显示系统100可包括一显示器面板101，其中显示器面板101包括一栅极驱动电路110、一数据驱动电路120、一像素矩阵130以及一控制芯片140。栅极驱动电路110用以产生多个栅极驱动信号以驱动像素矩阵130的多个像素。数据驱动电路120用以产生多个数据驱动信号以提供数据至像素矩阵130的多个像素。控制芯片140用以产生多个时序信号，包括时钟信号、重置信号与起始脉冲等。在本发明之一些实施例中，图像显示系统100可还包括一输入单元102。此外，图像显示系统100有多种实施方式，包括：一移动电话、一数字相机、一移动计算机、一桌上型计算机、一电视机、一汽车用显示器、或任何包括图像显示功能的装置。根据本发明的一实施例，栅极驱动电路110可包括一双向移位寄存器电路，其可以不同的扫描顺序(例如，第一顺序扫描与第二顺序扫描)依序产生一栅极驱动信号至各栅极线，用以依序将供应至各数据线的图像信号依序写入像素矩阵130的像素中。

图2是显示根据本发明的一实施例所述的双向移位寄存器电路的架构图。双向移位寄存器电路200包括多个串接的移位寄存器SR[1]、SR[2]、…SR[N-1]、SR[N]，分别用以产生栅极驱动信号G(1)～G(N)的其中一个。各移位寄存器分别包括信号输入端IN1与IN2、时钟输入端CK1与CK2以及输出端OUT。第一级移位寄存器SR[1]通过输入端IN1接收起始脉冲SP，而其它级移位寄存器SR[2]～SR[N]的输入端IN1耦接至相邻的一移位寄存器(例如，前一级的移位寄存器SR[1]～SR[N-1])的输出端OUT，用以自该移位寄存器接收对应的栅极驱动信号。移位寄存器SR[1]～SR[N-1]的另一输入端IN2耦接至相邻的另一移位寄存器(例如，后一级的移位寄存器SR[2]～SR[N])的输出端OUT，用以自该移位寄存器接收对应的栅极驱动信号，而最后一级移位寄存器SR[N]通过输入端IN2接收起始脉冲SP。当双向移位寄存器电路200操作于正向扫描时，移位寄存器SR[1]～SR[N]依一第一顺序输出对应的栅极驱动信号G(1)～G(N)，并且当双向移位寄存器电路200操作于反向扫描时，移位寄存器SR[N]～SR[1]依一第二顺序输出对应的栅极驱动信号G(N)～G(1)。

值得注意的是，如图2所示，双向移位寄存器电路可接收四个时钟信号CLK1～CLK4，并且可至少包括四级串接的移位寄存器。根据本发明的一实施例，以高态动作(active high)的时钟信号为例，时钟信号具有高电压电平的时间区间会部分重叠。此外，值得注意的是，在本发明的优选实施例中，移位寄存器SR[1]～SR[N]以一循环的方式接收时钟信号CLK1～CLK4为较佳。举例而言，如图2所示，第一级移位寄存器SR[1]分别通过时钟输入端CK1与CK2接收时钟信号CLK1与CLK3，第二级移位寄存器SR[2]分别通过时钟输入端CK1与CK2接收时钟信号CLK2与CLK4，第三级移位寄存器SR[3]分别通过时钟输入端CK1与CK2接收时钟信号CLK3与CLK1，第四级移位寄存器SR[4]分别通过时钟输入端CK1与CK2接收时钟信号CLK4与CLK2，其中以四级移位寄存器构成一个循环为较佳，并且于后续的移位寄存器可重复此循环。

值得注意的是，在本发明的不同实施例中，以高态动作(active high)的时钟信号为例，时钟信号具有高电压电平的时间区间长可被设计为具有两个水平周期(horizontalperiod)的长度(即，2H)，或是具有两个水平周期以上的长度。例如，当时钟信号的数量增加时，时钟信号具有高电压电平的时间区间长也可进一步被延长为三个水平周期的长度(即，3H)、四个水平周期的长度(即，4H)、五个水平周期的长度(即，5H)、六个水平周期的长度(即，6H)等。其中，水平周期相当于水平同步信号与数据致能信号DE的一个周期时间。以下段落将介绍不同的时钟信号设计之下所对应的各实施例。

图3是显示根据本发明的一实施例所述的移位寄存器的方块图。移位寄存器300可包括输入级电路310、输出级电路320、控制电路330与下拉电路340。输入级电路310耦接至信号输入端IN1与IN2，用以自相邻的移位寄存器接收对应的栅极驱动信号和/或起始脉冲。输出级电路320耦接至时钟输入端CK1与输出端OUT，并且与输入级电路310耦接于第一控制点与第二控制点(未示于图3)，用以通过时钟输入端CK1接收一时钟信号，并且根据第一控制点的第一控制电压电平与第二控制点的第二控制电压电平，适时于输出端OUT将时钟信号输出，用以作为对应的栅极驱动信号(以下将作更详细的介绍)。控制电路330与输入级电路310以及输出级电路320耦接于第一控制点与第二控制点，并且与输入级电路310耦接于第三控制点，用以控制第一控制点、第二控制点与第三控制点的控制电压电平(以下将作更详细的介绍)。下拉电路340耦接至输出端OUT，并且与控制电路330耦接于第三控制点。

图4是显示根据本发明的一实施例所述的移位寄存器的电路图。根据本发明的一实施例，移位寄存器400可包括晶体管T1～T9以及电容C1与C2，其中晶体管T1与T2以及电容C1与C2包括于输出级电路，晶体管T3与T4包括于输入级电路，晶体管T5包括于下拉电路，而晶体管T6～T9包含于控制电路。此外，在本发明的实施例中，电容C1与C2可以是额外耦接的电容装置，或是晶体管的寄生电容，而本发明并不限于任一种实施方式。

晶体管T1的第一端耦接至时钟输入端CK1、第二端耦接至第一控制点N1、以及第三端耦接至输出端OUT。晶体管T2的第一端耦接至时钟输入端CK1、第二端耦接至第二控制点N2、以及第三端耦接至输出端OUT。电容C1耦接于第一控制点N1与输出端OUT之间，并且电容C2耦接于第二控制点N2与输出端OUT之间。如图所示，晶体管T1与T2以及电容C1与C2对称耦接于时钟输入端CK1与输出端OUT之间。

晶体管T3的第一端耦接至信号输入端IN1、第二端耦接至第三控制点N3、第三端耦接至第一控制点N1。晶体管T4的第一端耦接至信号输入端IN2、第二端耦接至第三控制点N3、第三端耦接至第二控制点N2。在本发明的实施例中，晶体管T3与T4根据第三控制点N3的第三控制电压电平导通或不导通。

晶体管T5的第一端耦接至输出端OUT、第二端耦接至第三控制点N3、第三端耦接至低操作电压VL。在本发明的实施例中，晶体管T5根据第三控制点N3的第三控制电压电平导通或不导通。

晶体管T6的第一端耦接至高操作电压VH、第二端耦接至时钟输入端CK2、第三端耦接至第三控制点N3。晶体管T7的第一端耦接至第三控制点N3、第二端耦接至第一控制点N1。晶体管T8的第一端耦接至第三控制点N3、第二端耦接至第二控制点N2。晶体管T9的第一端耦接晶体管T7的第三端与晶体管T8的第三端、第二端耦接至时钟输入端CK1、第三端耦接至低操作电压VL。

图5是显示根据本发明的一实施例所述的移位寄存器操作于正向扫描时各控制点的控制电压与信号的波形图，其中图5所示的电压与信号波形为第一级移位寄存器SR[1]所对应的电压与信号波形。结合图4与图5，以下段落将针对本发明所提出的移位寄存器的操作提供更详细的说明。

在初始阶段，例如，图5中的第一阶段Ta之前，第一控制点N1与第二控制点N2的控制电压被设置为具有低电压电平，例如，具有低操作电压VL的电压电平，而第三控制点N3的控制电压被设置为具有高电压电平，例如，近似于高操作电压VH减去晶体管T6的临界电压的电压电平。根据本发明的一实施例，第三控制点N3的初始控制电压可通过重置电路作设定。例如，如图4所示的电路中还可加入一重置晶体管与晶体管T6并联耦接于高操作电压VH与第三控制点N3之间，并且可根据一重置信号被导通，用以于初始阶段将第三控制点N3的初始第三控制电压设置为具有高电压电平。一旦第三控制点N3的初始第三控制电压被设置为具有高电压电平，第一控制点N1的初始第一控制电压电平与第二控制点N2的初始第二控制电压电平可通过被导通的晶体管T3与T4被设置为具有低电压电平。此时，由于晶体管T5被导通，栅极驱动信号G(1)亦具有低电压电平。

在第一阶段Ta，起始脉冲SP抵达，致使第一控制点N1被充电至近似于高操作电压VH减去晶体管T3与晶体管T6的临界电压的一高电压电平(如图所示的(VH-2Vth)，其中在此假设所有晶体管具有相同的临界电压)。此时，第二控制点N2与第三控制点N3的控制电压电平维持不变，晶体管T1与T7会因应第一控制点N1的高电压电平被导通，而电容C1将存储第一控制点N1与输出端OUT的电压差。

在第二阶段Tb的开端，时钟输入端CK1的电压因应时钟信号CLK1的脉冲抵达而被抬升至近似于高操作电压VH的高电压电平。时钟输入端CK1的电压变化进一步将第一控制点N1的第一控制电压电平抬升至一更高的电压电平(如图所示的VH’)。由于第一控制点N1的第一控制电压电平被进一步拉高，使晶体管T1的第二端电压被提高，导致晶体管T1的导通电流增加，而时钟信号CLK1可直接通过导通的晶体管T1被传送至输出端OUT，而不会有临界电压耗损，栅极驱动信号G(1)的波形根据时钟信号CLK1被产生。同一时间，晶体管T9也会因应时钟输入端CK1的高电压电平被导通，使得第三控制点N3的第三控制电压电平会被下拉至具有低操作电压VL的低电压电平。此时第二控制点N2也会通过电容C2自输出端OUT耦合一小电压VH’’。

在第三阶段Tc，时钟输入端CK1的电压因应时钟信号CLK1的脉冲结束而被拉低至具有低操作电压VL的低电压电平，此时输出端OUT的电压电平会透晶体管T1被放电至低电压电平，栅极驱动信号G(1)的脉冲成功地被产生。

在第四阶段Td，时钟输入端CK2的电压因应时钟信号CLK3的脉冲被抬升至近似于高操作电压VH的高电压电平。此时晶体管T6导通，第三控制点N3的第三控制电压电平被拉高至近似于高操作电压VH减去晶体管T6的临界电压的电压电平(如图所示的(VH-Vth))。此时，晶体管T3会被导通，输入端IN1具有低电压电平，使得第一控制点N1的第一控制电压会通过晶体管T3被放电至低电压电平。同样地，此时晶体管T4会被导通，输入端IN2因栅极驱动信号G(2)的脉冲抵达而具有高电压电平，使得第二控制点N2的第二控制电压会通过晶体管T4被放拉高至近似于高操作电压VH减去晶体管T4与晶体管T6的临界电压的一高电压电平(如图所示的(VH-2Vth))。

如图5所示，在正向扫描时，栅极驱动信号G(1)～G(N)可依序被产生，使得栅极线上的像素可依序动作，用以接收数据驱动信号DATA上对应的数据。值得注意的是，虽图5中仅显示第一级移位寄存器SR[1]所对应的各控制点电压与信号波形，本领域技术人员当可根据以上段落的叙述推导出其它级移位寄存器操作于正向扫描时各控制点电压与信号波形，因此相关叙述在此不再赘述。

图6是显示根据本发明的一实施例所述的移位寄存器操作于反向扫描时各控制点的控制电压与信号的波形图，其中图6所示的节点电压与信号波形为最后一级移位寄存器SR[N]所对应的控制电压与信号波形。在反向扫描时，由移位寄存器SR[N]接收起始脉冲，并且各移位寄存器SR[N]～SR[1]可依序产生栅极驱动信号G(N)～G(1)，使得栅极线上的像素可依序动作，用以接收数据驱动信号DATA上对应的数据。

由于移位寄存器于反向扫描时的操作与于正向扫描时的操作雷同，本领域技术人员当可根据以上段落的叙述推导出移位寄存器于反向扫描时的操作，因此相关叙述在此不再赘述。

由以上实施例可看出，由于时钟信号具有高电压电平的时间区间会部分重叠，藉此消除了栅极驱动信号的脉冲上升时间Tr对于像素矩阵的各像素的充电时间产生的影响。换句话说，与传统技术相比，像素矩阵的各像素的充电时间不会因栅极驱动信号的脉冲所需的上升时间Tr而被缩短。此外，由以上实施利可看出，控制电路中的晶体管T6、T7与T9，以及T6、T8与T9均不会于任一时间同时被导通，因此，不会因为于高操作电压VH与低操作电压VL之间产生一导通路径而产生大电流。如此一来，与传统技术相比，本发明所提出的移位寄存器电路无论在任何阶段都不会有大电流耗损。

如上述，当时钟信号的数量增加时，以高态动作(active high)的时钟信号为例，时钟信号具有高电压电平的时间区间长也可进一步被延长为三个水平周期的长度(即，3H)、四个水平周期的长度(即，4H)、五个水平周期的长度(即，5H)、六个水平周期的长度(即，6H)等。举例而言，当时钟信号的数量由四个增加为八个时，时钟信号具有高电压电平的时间区间长也可进一步被延长为3H或4H，而当时钟信号的数量增加为十二个时，时钟信号具有高电压电平的时间区间长也可进一步被延长为5H或6H，并依此类推。更具体的说，当时钟信号具有高电压电平的时间区间长被设计为[(2M+1)H]或[(2M+2)H]时，其中M>=0，所需的时钟信号的数量为[4*(M+1)]。

图7是显示根据本发明的一实施例所述的时钟信号范例波形图。图8是显示根据本发明的一实施例所述的栅极驱动信号范例波形图。其中图7与图8中所示的信号波形为将时钟信号具有高电压电平的时间区间长延长为三个水平周期的长度的结果，并且图7与图8中所示的信号波形均可应用于正向扫描与反向扫描。如图所示，在正向扫描时，时钟信号CLK1～CLK8的脉冲依序抵达，而栅极驱动信号G(1)～G(8)的脉冲也会因应时钟信号CLK1～CLK8的脉冲依序被产生。在反向扫描时，图7与图8中所示的信号波形对应于括号内的顺序，栅极驱动信号G(N)～G(N-7)的脉冲会因应时钟信号CLK8～CLK1的脉冲依序被产生。

图7与图8中所示的信号波形可直接应用于图3与图4所示的电路图，本领域技术人员当可根据以上段落的叙述与图7与图8中所示的信号波形推导出移位寄存器的操作，因此相关叙述在此不再赘述。值得注意的是，当时钟信号增加为8个时，移位寄存器SR[1]～SR[N]用以接收时钟信号的循环也会随之变化。举例而言，第一级移位寄存器SR[1]分别通过时钟输入端CK1与CK2接收时钟信号CLK1与CLK5，第二级移位寄存器SR[2]分别通过时钟输入端CK1与CK2接收时钟信号CLK2与CLK6，第三级移位寄存器SR[3]分别通过时钟输入端CK1与CK2接收时钟信号CLK3与CLK7，第四级移位寄存器SR[4]分别通过时钟输入端CK1与CK2接收时钟信号CLK4与CLK8，第五级移位寄存器SR[5]分别通过时钟输入端CK1与CK2接收时钟信号CLK5与CLK1，第六级移位寄存器SR[6]分别通过时钟输入端CK1与CK2接收时钟信号CLK6与CLK2，第七级移位寄存器SR[7]分别通过时钟输入端CK1与CK2接收时钟信号CLK7与CLK3，第八级移位寄存器SR[8]分别通过时钟输入端CK1与CK2接收时钟信号CLK8与CLK4，其中以八级移位寄存器构成一个循环为较佳，并且于后续的移位寄存器可重复此循环。

图9是显示根据本发明的另一实施例所述的时钟信号范例波形图，图9中所示的信号波形为将时钟信号具有高电压电平的时间区间长延长为四个水平周期的长度的结果。如图所示，在正向扫描时，时钟信号CLK1～CLK8的脉冲将依序抵达，而于反向扫描时，图9中所示的信号波形对应于括号内的顺序，时钟信号CLK8～CLK1的脉冲将依序抵达。

图9中所示的信号波形可直接应用于图3与图4所示的电路图，本领域技术人员当可根据以上段落的叙述与图9中所示的信号波形推导出移位寄存器的操作以及对应的栅极驱动信号波形图，因此，相关叙述在此不再赘述。此外，当时钟信号具有高电压电平的时间区间长延长为4H时，移位寄存器SR[1]～SR[N]用以接收时钟信号的循环与当时钟信号具有高电压电平的时间区间长延长为3H时相同，相关叙述在此不再赘述。

图10是显示根据本发明的又另一实施例所述的时钟信号范例波形图，图10中所示的信号波形为将时钟信号具有高电压电平的时间区间长延长为五个水平周期的长度的结果。如图所示，在正向扫描时，时钟信号CLK1～CLK12的脉冲将依序抵达，而于反向扫描时，图10中所示的信号波形对应于括号内的顺序，时钟信号CLK12～CLK1的脉冲将依序抵达。

图10中所示的信号波形可直接应用于图3与图4所示的电路图，本领域技术人员当可根据以上段落的叙述与图10中所示的信号波形推导出移位寄存器的操作以及对应的栅极驱动信号波形图，因此，相关叙述在此不再赘述。此外，当时钟信号增加为12个时，移位寄存器SR[1]～SR[N]用以接收时钟信号的循环也会随之变化。举例而言，第一级移位寄存器SR[1]分别通过时钟输入端CK1与CK2接收时钟信号CLK1与CLK7，第二级移位寄存器SR[2]分别通过时钟输入端CK1与CK2接收时钟信号CLK2与CLK8，第三级移位寄存器SR[3]分别通过时钟输入端CK1与CK2接收时钟信号CLK3与CLK9，第四级移位寄存器SR[4]分别通过时钟输入端CK1与CK2接收时钟信号CLK4与CLK10，第五级移位寄存器SR[5]分别通过时钟输入端CK1与CK2接收时钟信号CLK5与CLK11，第六级移位寄存器SR[6]分别通过时钟输入端CK1与CK2接收时钟信号CLK6与CLK12，第七级移位寄存器SR[7]分别通过时钟输入端CK1与CK2接收时钟信号CLK7与CLK1，第八级移位寄存器SR[8]分别通过时钟输入端CK1与CK2接收时钟信号CLK8与CLK2，第九级移位寄存器SR[9]分别通过时钟输入端CK1与CK2接收时钟信号CLK9与CLK3，第十级移位寄存器SR[10]分别通过时钟输入端CK1与CK2接收时钟信号CLK10与CLK4，第十一级移位寄存器SR[11]分别通过时钟输入端CK1与CK2接收时钟信号CLK11与CLK5，第十二级移位寄存器SR[12]分别通过时钟输入端CK1与CK2接收时钟信号CLK12与CLK6，其中以十二级移位寄存器构成一个循环为较佳，并且于后续的移位寄存器可重复此循环。

如上述，无论时钟信号的数量为多少并且无论时钟信号具有高电压电平的时间区间长被设计为多长，本发明所提出的移位寄存器电路均可解决传统技术的像素的充电时间不足的问题，同时在移位寄存器电路的任何操作阶段都不会有大电流耗损。

权利要求书中用以修饰元件的“第一”、“第二”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或方法所执行的步骤的次序，而仅用作标识来区分具有相同名称（具有不同序数词）的不同元件。

本发明虽以优选实施例公开如上，然其并非用以限定本发明的范围，本领域技术人员在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附权利要求书界定范围为准。

Claims (8)

1.一种双向移位寄存器电路，用以产生多个栅极驱动信号，该

双向移位寄存器电路包括多个移位寄存器，所述移位寄存器的第N级移位寄存器包括：

一输入级电路，耦接至一第一信号输入端与一第二信号输入端，用以接收一第一输入信号与一第二输入信号，其中该第一输入信号为一起始脉冲或第(N-1)级移位寄存器所产生的该栅极驱动信号，该第二输入信号为第(N+1)级移位寄存器所产生的该栅极驱动信号或该起始脉冲，其中N为大于1的一正整数；

一输出级电路，耦接至一第一时钟输入端与一输出端，并且与该输入级电路耦接于一第一控制点与一第二控制点，用以自该第一时钟输入端接收一第一时钟信号，并且根据该第一控制点的一第一控制电压电平与该第二控制点的一第二控制电压电平于该输出端输出该栅极驱动信号；

一控制电路，与该输入级电路及该输出级电路耦接于该第一控制点与该第二控制点，并且与该输入级电路耦接于一第三控制点，用以控制该第一控制电压电平及该第二控制电压电平；以及

一下拉电路，耦接至该输出端，并且与该控制电路耦接于该第三控制点，

其中，当该双向移位寄存器电路操作于正向扫描时，所述移位寄存器以一第一顺序依序输出对应的该栅极驱动信号，当该双向移位寄存器电路操作于反向扫描时，所述移位寄存器以一第二顺序依序输出对应的该栅极驱动信号，

其中该输出级电路包括一第一晶体管与一第二晶体管、以及一第一电容与一第二电容，该第一晶体管具有一第一端耦接至该第一时钟输入端、一栅极端耦接至该第一控制点以及一第二端耦接至该输出端，该第二晶体管具有一第一端耦接至该第一时钟输入端、一栅极端耦接至该第二控制点以及一第二端耦接至该输出端，该第一电容耦接于该第一控制点与该输出端之间，并且该第二电容耦接于该第二控制点与该输出端之间。

2.如权利要求1所述的双向移位寄存器电路，其中该输入级电路包括：

一第三晶体管，具有一第一端耦接至该第一信号输入端，一栅极端耦接至该第三控制点，以及一第二端耦接至该第一控制点；以及

一第四晶体管，具有一第一端耦接至该第二信号输入端，一栅极端耦接至该第三控制点，以及一第二端耦接至该第二控制点。

3.如权利要求1所述的双向移位寄存器电路，其中该下拉电路包括：

一第五晶体管，具有一第一端耦接至该输出端，一栅极端耦接至该第三控制点，以及一第二端耦接至一低操作电压。

4.如权利要求1所述的双向移位寄存器电路，其中该控制电路包括：

一第六晶体管，具有一第一端耦接至一高操作电压，一栅极端耦接至一第二时钟输入端，以及一第二端耦接至该第三控制点；

一第七晶体管，具有一第一端耦接至该第三控制点，以及一栅极端耦接至该第一控制点；

一第八晶体管，具有一第一端耦接至该第三控制点，以及一栅极端耦接至该第二控制点；以及

一第九晶体管，具有一第一端耦接至该第七晶体管的一第二端与该第八晶体管的一第二端，一栅极端耦接至该第一时钟输入端，以及一第二端耦接至一低操作电压。

5.一种显示器面板，其中该显示器面板包括：

一像素矩阵，包括多个像素；

一控制芯片，用以产生多个时钟信号以及一起始脉冲；

一数据驱动电路，用以产生多个数据驱动信号以提供数据至所述像素；以及

一栅极驱动电路，用以产生多个栅极驱动信号以驱动所述像素，其中该栅极驱动电路包括一双向移位寄存器电路，该双向移位寄存器电路包括多个移位寄存器，所述移位寄存器的第N级移位寄存器包括：

一输入级电路，耦接至一第一信号输入端与一第二信号输入端，用以接收一第一输入信号与一第二输入信号，其中该第一输入信号为该起始脉冲或第(N-1)级移位寄存器所产生的该栅极驱动信号，该第二输入信号为第(N+1)级移位寄存器所产生的该栅极驱动信号或该起始脉冲，其中N为大于1的一正整数；

一输出级电路，耦接至一第一时钟输入端与一输出端，并且与该输入级电路耦接于一第一控制点与一第二控制点，用以自该第一时钟输入端接收一第一时钟信号，并且根据该第一控制点的一第一控制电压电平与该第二控制点的一第二控制电压电平于该输出端输出该栅极驱动信号；

一控制电路，与该输入级电路及该输出级电路耦接于该第一控制点与该第二控制点，并且与该输入级电路耦接于一第三控制点，用以控制该第一控制电压电平及该第二控制电压电平；以及

一下拉电路，耦接至该输出端，并且与该控制电路耦接于该第三控制点，

其中，当该双向移位寄存器电路操作于正向扫描时，所述移位寄存器以一第一顺序依序输出对应的该栅极驱动信号，当该双向移位寄存器电路操作于反向扫描时，所述移位寄存器以一第二顺序依序输出对应的该栅极驱动信号，

其中该输出级电路包括一第一晶体管与一第二晶体管、以及一第一电容与一第二电容，该第一晶体管具有一第一端耦接至该第一时钟输入端、一栅极端耦接至该第一控制点以及一第二端耦接至该输出端，该第二晶体管具有一第一端耦接至该第一时钟输入端、一栅极端耦接至该第二控制点以及一第二端耦接至该输出端，该第一电容耦接于该第一控制点与该输出端之间，并且该第二电容耦接于该第二控制点与该输出端之间。

6.如权利要求5所述的显示器面板，其中该输入级电路包括：

一第三晶体管，具有一第一端耦接至该第一信号输入端，一栅极端耦接至该第三控制点，以及一第二端耦接至该第一控制点；以及

一第四晶体管，具有一第一端耦接至该第二信号输入端，一栅极端耦接至该第三控制点，以及一第二端耦接至该第二控制点。

7.如权利要求5所述的显示器面板，其中该下拉电路包括：

一第五晶体管，具有一第一端耦接至该输出端，一栅极端耦接至该第三控制点，以及一第二端耦接至一低操作电压。

8.如权利要求5所述的显示器面板，其中该控制电路包括：

一第六晶体管，具有一第一端耦接至一高操作电压，一栅极端耦接至一第二时钟输入端，以及一第二端耦接至该第三控制点；

一第七晶体管，具有一第一端耦接至该第三控制点，以及一栅极端耦接至该第一控制点；

一第八晶体管，具有一第一端耦接至该第三控制点，以及一栅极端耦接至该第二控制点；以及

一第九晶体管，具有一第一端耦接至该第七晶体管的一第二端与该第八晶体管的一第二端，一栅极端耦接至该第一时钟输入端，以及一第二端耦接至一低操作电压。