JP3707212B2 - パルス出力回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば、入力されるパルス信号を所定のレベルに変換して高容量負荷を有する回路に供給するパルス出力回路に関する。
【0002】
【従来の技術】
例えば、コンピュータディスプレイモニタの映像増幅回路などの増幅回路では、通常、数百MHz程度までの広い帯域の信号成分を含むパルス状の信号を扱う。
上記のような増幅回路では、当該増幅回路入力されるパルス信号を高いスルーレートでバッファリングして、高い容量負荷を有する回路を駆動させなければならない場合も存在する。例えば、コンピュータディスプレモの映像信号では、パルス信号を高いスルーレートで出力させることができないと、映像信号を忠実にコンピュータディスプレイモニタに再生することができない。
【0003】
【発明が解決しようとする課題】
ここで、図6に示すように、パルス信号をバッファリングして後段の高い容量負荷C0 を有する回路に出力する利得制御増幅回路50を有する回路を考える。
入力パルス信号SINは、利得制御回路51に入力されて、利得を自動的に制御されて一定レベルのパルス信号として出力バッファ回路52に出力される。
出力バッファ回路52は、入力されたパルス信号を所定のレベルに変換して、後段の高い容量負荷C0 を有する回路にパルス信号SOUT を出力する。
図7および図8に、出力バッファ回路52の具体例を示す。
図7に示す出力バッファ回路は、出力段に高い容量負荷C0 を有する回路が接続されており、npnトランジスタQ51〜Q54および抵抗R51から構成されている。
【0004】
図7において、トランジスタQ51のエミッタとトランジスタQ52のコレクタとが接続されており、トランジスタQ51のコレクタが電源電圧VCCの供給ラインに接続されている。
トランジスタQ51のベースが入力端子TINに接続されている。
トランジスタQ52,Q54のベースが相互に接続され、これらに直流電圧が印加されている。
トランジスタQ52のエミッタがグラウンドGNDラインに接続されている。
トランジスタQ53のコレクタが電源電圧VCCの供給ラインに接続されており、トランジスタQ53のエミッタとトランジスタQ54のコレクタとが接続されている。
抵抗R51の一端がトランジスタQ53のベースに接続され、他端がトランジスタQ51のエミッタとトランジスタQ52のコレクタとの接続ラインに接続されている。
トランジスタQ53のコレクタが電源電圧VCCの供給ラインに接続されている。
トランジスタQ53のエミッタとトランジスタQ54のコレクタとの接続ラインが出力端子TOUT に接続されている。
容量負荷C0 は、一端が出力端子TOUT に接続され、他端がグラウンドGNDラインに接続されている。
【0005】
図7に示す回路において、トランジスタQ51,Q53はエミッタフォロア回路となっており、トランジスタQ53,Q54は他のトランジスタQ51、Q52と比較して十分大きな電流駆動能力を有している。トランジスタQ52,Q54のベースにはバイアス電圧が印加されており、トランジスタQ52,Q54は導通状態にある。
【0006】
図7に示す回路において、図9に示すような波形の入力端子TINにパルス信号SINが入力されると、抵抗R51に電流がi0 が流れ、トランジスタQ53のベースにベースバイアス電流が流れ、トランジスタQ53のエミッタ電流i1 が増大する。
トランジスタQ54の電流駆動能力はトランジスタQ53に比較して小さいため、エミッタ電流i1 の一部はトランジスタQ54に流れ込み、残りは容量負荷C0 に流れ込み、容量負荷C0 が充電される。
出力端子TOUT の出力電圧は、図9に示す(1)のように変化する。
【0007】
パルス信号SINの立ち下がりでは、トランジスタQ51のエミッタ電流の供給が急激に減少し、容量負荷C0 へ充電されなくなる。
容量負荷C0 に充電された電荷は、トランジスタQ54を通じてグランドGNDラインに放電される。
このとき、出力端子TOUT の出力電圧SOUT は、図9に示す(2)のように変化する。
したがって、トランジスタQ54のコレクタ電流量が小さく、容量負荷C0 の容量が大きいと、パルス信号SINの立ち下がりに対するスルーレートはますます悪化するという問題があった。
また、トランジスタQ54のエミッタからは常に電流が流出しているため、消費電流が比較的大きくなるという問題もあった。
【0008】
図8は、図7に示した回路におけるトランジスタQ54を抵抗R52に置き換えた回路である。
図8に示す回路の場合には、パルス信号SINの立ち下がりにおける容量負荷C0 からの放電に要する時間は、容量負荷C0 と抵抗R52によって決まる時定数によって決定される。
このため、容量負荷C0 と抵抗R52によって決まる時定数を短くすることにより、パルス信号SINの立ち下がりに対するスルーレートは改善される。
しかしながら、抵抗R52およびトランジスタQ53による消費電流が大きくなるため、回路を構成する上で望ましくない。
【0009】
本発明は、上述の問題に鑑みてなされたものであって、出力段に容量負荷が接続されたパルス出力回路であって、入力されるパルス信号のスルーレートを改善することができ、かつ消費電流の低減されたパルス出力回路を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明は、出力端子に接続され、入力パルス信号に応じて出力端子に接続された容量負荷にパルス信号を出力するパルス出力回路であって、前記出力端子に接続され、ベースに前記入力パルス信号が供給される第1のトランジスタと、前記出力端子と基準電位との間に接続された第2のトランジスタと、前記第2のトランジスタのベースに所定のベース電流を供給して当該第2のトランジスタを導通状態にするバイアス手段と、前記入力パルス信号の立ち上がり時に前記第2のトランジスタのベース電流を所定の期間減少させて当該第2のトランジスタを非導通状態とし、前記入力パルス信号の立ち下がり時に前記第2のトランジスタのベース電流を所定の期間増加させて当該第2のトランジスタを流れる電流を増加させる信号を出力するベース電流制御手段とを有する。
【0011】
本発明では、入力端子からパルス信号が入力されると、第1のトランジスタは導通状態となる。また、バイアス手段は第2のトランジスタを導通状態としており、第1のトランジスタから出力される電流は、容量負荷に供給されるとともに、第2のトランジスタを通過しようとする。
このとき、ベース電流制御手段は第2のトランジスタを所定の期間非導通状態とするため、第2のトランジスタには電流は流れず、すべて容量負荷に供給され、出力端子に現れる電位は急激に立ち上がることになる。
パルス信号が立ち下がると、第1のトランジスタは非導通状態となり、容量負荷への電流の供給は遮断される。このとき、第2のトランジスタは所定の期間ベース電流が増加して第2のトランジスタを流れる電流を増加させる。
容量負荷に充電された電荷は、第2のトランジスタのコレクタからエミッタを通じて急激に放電される。
また、入力パルス信号の立ち下がり時に、前記第1のトランジスタの入力容量に充電された電荷を放電するリセット回路をさらに有する。
これにより、出力端子と基準電位との間に発生する電位は急激に立ち下がり、スルーレートが向上するとともに、第1のトランジスタの導通状態から非導通状態への遷移期間中に第1のトランジスタおよび第2のトランジスタを貫通する電流量を抑制することが可能となり、消費電流量を抑制することができる。
【0012】
好ましくは、前記リセット回路は、前記第1のトランジスタのベースにコレクタが接続され、エミッタが接地され、ベースに前記ベース電流制御手段からの信号が入力される第3のトランジスタである。
第3のトランジスタは、入力されたパルス信号の立ち下がり時に、ベース電流制御手段からの出力信号によって導通状態になり、第1のトランジスタの有する寄生容量から放出される電荷は第3のトランジスタに放出される。
これにより、入力されたパルス信号の立ち下がりによる第1のトランジスタの導通状態から非導通状態への遷移は素早く行われることになり、第1のトランジスタの導通状態から非導通状態への遷移期間中に第1のトランジスタおよび第2のトランジスタを貫通する電流量を抑制することが可能となり、消費電流量を抑制することができる。
【0013】
前記入力パルス信号の入力に応じて所定の値のベース電流を第1のトランジスタのベースに出力するエミッタフォロア回路からなるバッファ回路をさらに有する。
バッファ回路によって、パルスの入力に応じて第1のトランジスタのベースに適切なベース電流が入力されることになる。
【0014】
前記ベース電流制御手段は、前記入力パルス信号のレベルを反転するインバータ回路と、前記インバータ回路の出力信号を微分し、電流として前記第2のトランジスタのベースに出力する微分回路とを有する。
インバータ回路から出力された信号を微分回路によって微分すると、入力されたパルス信号の立ち上がりで負方向の突起状の電流信号が生成され、立ち下がりで正方向の突起状の電流信号が生成されることになる。
これらの信号を第1のトランジスタのベースに入力することにより、入力されたパルス信号の立ち上がり時には、第2のトランジスタのベース電流を所定の期間減少させ、立ち上がり時には第2のトランジスタのベース電流を所定の期間増加させることになる。
【0015】
前記インバータ回路の出力信号のレベルを調整するレベル調整回路を前記微分回路の前段にさらに有する。
レベル調整回路によって、第2のトランジスタのベースに与える信号の大きさを調整することができるとともに、微分回路によって生成される電流信号のレベルを調整することができ、容量負荷への充放電の急峻の度合いを調整することができる。
【0016】
前記微分回路は、前記インバータ回路の出力信号を微分し、電流として前記第2および第3のトランジスタのベースにそれぞれ独立に出力する第1および第2の微分回路を有する。
このような構成とすることにより、第2および第3のトランジスタに対してそれぞれ独立にベース電流を制御することが可能になる。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図1は、本発明のパルス出力回路の一実施形態を示す構成図である。
図1に示すパルス出力回路1は、バッファ回路4、インバータ回路6、アッテネータ回路8、微分回路10、npn型トランジスタQ1,Q2,Q3、抵抗R1、定電圧源E1 から構成されている。
【0018】
バッファ回路4およびインバータ回路6は入力端子TINに接続され、バッファ回路4の出力はトランジスタQ1のベースに接続され、インバータ回路6の出力はアッテネータ回路8の入力に接続されている。
アッテネータ回路8の出力は微分回路53の入力に接続され、微分回路10の出力はトランジスタQ2のベースおよび抵抗R1の一端に接続されている。
抵抗R1の他端は直流電源E1のプラス端子に接続され、直流電源E1のマイナス端子はグラウンドGNDに接地されている。
【0019】
トランジスタQ2のコレクタは、バッファ回路4とトランジスタQ1のベースを結ぶ接続ラインに接続され、トランジスタQ2のエミッタはグラウンドGNDに接地されている。
トランジスタQ1のコレクタには電源電圧VCCが供給され、エミッタは出力端子TOUT に接続されているとともに、トランジスタQ3のコレクタに接続されている。
トランジスタQ3のベースは微分回路10の出力に接続され、エミッタはグラウンドGNDに接地されている。
容量負荷C0 は、一端が出力端子TOUT に接続され、他端がグラウンドGNDに接地されている。
【0020】
バッファ回路4は、入力端子TINからのパルス信号の入力に応じて、所定の値のベース電流をトランジスタQ1のベースに出力する。
インバータ回路6は、入力端子TINに入力されたパルス信号を反転出力する。
アッテネータ回路8は、インバータ回路6から出力された信号を、所定のレベルに調整して微分回路10に出力する。
微分回路10は、入力された信号を微分し電流として出力する。
【0021】
次に、上記構成のパルス出力回路の動作について説明する。
入力端子TINに所定のレベルのパルス信号SINが入力される前の状態では、トランジスタQ2およびQ3のベースには直流電源E1および抵抗R1によって、順方向のバイアス電流が供給されているため、トランジスタQ2およびQ3は導通状態にある。しかしながら、トランジスタQ1は非導通状態にあるため、トランジスタQ2およびQ3に電流は流れず、電流は消費されない。
【0022】
パルスの立ち上がり時
図3(a)に示すように、入力端子TINに所定のレベルのパルス信号SINが入力されると、インバータ回路6の出力信号Vrは、図3(b)に示すような形状となる。
インバータ回路6から出力された出力信号Vrはアッテネータ回路8で所定のレベルに変換され、微分回路10で微分されて電流信号i0 として出力される。
電流信号i0 の波形は、図3(c)に示すように、パルス信号SINの立ち上がりで負方向の突起状の信号となり、パルス信号SINの立ち下がりで正方向の突起状の信号となる。
【0023】
トランジスタQ1には、パルス信号SINの立ち上がり時に、バッファ回路4からのベース電流信号が入力され導通状態となる。
これによって、トランジスタQ1のエミッタからは、図3(d)に示すような電流が出力される。
【0024】
パルス信号SINの立ち上がり時には、トランジスタQ1のエミッタから電流は容量負荷C0 およびトランジスタQ3にそれぞれ分岐して流れようとする。
また、トランジスタQ3には、図3(c)に示した負方向の突起状のバイアス電流が微分回路10から供給される。
したがって、直流電源E1および抵抗R1によって供給されている順方向のバイアス電流が負方向の突起状のバイアス電流によって打ち消され、トランジスタQ3は非導通状態となる。
この結果、トランジスタQ3のコレクタには、図3(e)に示すように、わずかな電流しか流れない。
トランジスタQ3のコレクタに流れるわずかな電流は、トランジスタQ3が導通状態から非導通状態に遷移する間に、トランジスタQ3の有する寄生容量に起因して流れる電流である。
【0025】
パルス信号SINの立ち上がり時には、トランジスタQ2のベースにも図3(c)に示した負方向の突起状のバイアス電流が微分回路10から供給されるため、トランジスタQ2も導通状態となる。
【0026】
トランジスタQ1のエミッタから出力される電流i0 から容量負荷C0 側に分岐した電流i3 は、図3(f)に示すような形状となり、トランジスタQ1のエミッタから出力される電流i0 の大部分が容量負荷C0 に供給されることになる。
容量負荷C0 が充電されると、出力端子TOUT に現れる電圧は、図3(g)に示す波形となる。
【0027】
立ち下がり時
パルス信号SINの立ち下がると、トランジスタQ1は非導通状態となる。
このため、容量負荷C0 に充電された電荷は、トランジスタQ3を通じてグラウンドGNDに放電されることになる。
このとき、図3(c)に示したように、微分回路10から出力される電流信号i0 は、正方向の突起状の電流信号となる。
したがって、トランジスタQ3のベースには直流電源E1および抵抗R1によって順方向のバイアス電流が供給されているのに加えて、正方向の突起状の電流が供給されるため、図3(e)に示すように、トランジスタQ3のコレクタを流れる電流は増大する。
この結果、容量負荷C0 に充電された電荷が速やかに放電されることになり、図3(g)に示すように、出力端子TOUT に現れる電圧の立ち下がり波形は非常に急峻となる。
【0028】
また、パルス信号SINの立ち下がり時には、トランジスタQ1およびバッファ回路4は寄生容量を有しているため、この寄生容量に充電された電荷が放出されて、貫通電流がトランジスタQ1およびQ3に流れようとする。
貫通電流は、例えば、トランジスタQ1のコレクタ側の寄生容量に蓄積された電荷がベース側に内部帰還することによって流れたり、バッファ回路4の有する寄生容量に蓄積された電荷がトランジスタQ1のベースに流れ込むことによって発生する。
しかしながら、トランジスタQ2は正方向の突起状の電流によってバイアスされて導通状態になるため、トランジスタQ1およびバッファ回路4の寄生容量からの電荷はトランジスタQ2によってグラウンドGNDの放電され、トランジスタQ1およびQ3に貫通電流が流れることが防止される。
【0029】
以上のように、本実施形態によれば、パルス信号SINの立ち上がり時に、微分回路10から強制的にトランジスタQ3のベースに負のバイアス電流を供給することにより、トランジスタQ3を導通状態から非導通状態に速やかに遷移させることから、容量負荷C0 への充電速度が速くなる。
また、容量負荷C0 への充電中にトランジスタQ3に直流電流が流れないため、パルス信号SINの立ち上がり時の消費電流を低減することができる。
【0030】
さらに、パルス信号SINの立ち下がり時に、トランジスタQ3のベースにバイアス電流を加えて、トランジスタQ3の駆動電流量を増加させることにより、容量負荷C0 に充電された電荷をトランジスタQ3を通じて速やかに放出することが可能になる。
この結果、出力端子に現れる電圧の立ち下がり波形は急峻となり、パルス信号SINのスルーレートを向上させることができる。
【0031】
また、本実施形態によれば、トランジスタQ2を設けたことにより、パルス信号SINの立ち下がり時に、トランジスタQ1やバッファ回路4の有する寄生容量から放出される電流によって、トランジスタQ1およびQ3に貫通電流が流れるのを防ぐことができ、パルス信号SINの立ち下がり時のスルーレートの悪化を抑制することができ、電流の消費を抑制することができる。
【0032】
また、本実施形態によれば、アッテネータ回路8によって微分回路10から出力される電流信号のレベルを調整することができることから、容量負荷C0 に充放電の急峻の度合いを調整可能であるとともに、アッテネータ回路8および微分回路10によってトランジスタQ2およびQ3のベース電流を任意にかつ容易に制御することができる。
【0033】
図2は、図1に示した構成のパルス出力回路の具体的な回路例を示す説明図である。一点鎖線の左側部分の回路がバッファ回路4、インバータ回路6、アッテネータ回路8、微分回路10および直流電源E1を実現している。
図2において、入力端子TINにnpn型のトランジスタQ6が接続されており、npn型のトランジスタQ6,Q7,Q8のベースが相互接続されているとともに、抵抗R1の一端が接続されており、トランジスタQ6,Q7,Q8のベースには直流電圧が印加されている。
トランジスタQ1は、コレクタが抵抗R5を介して電源電圧Vccに接続されており、エミッタが抵抗R4を介してグラウンドGNDラインに接地されている。
トランジスタQ4はベースがトランジスタQ1のコレクタと抵抗R5との接続ラインに接続されており、コレクタが電源電圧Vccに接続されており、エミッタがトランジスタQ7のコレクタと接続されている。
トランジスタQ7は、コレクタがトランジスタQ4のエミッタと接続されており、エミッタがグラウンドGNDラインに接地されている。
コンデンサC1 は、一端がトランジスタQ4のエミッタとトランジスタQ7のコレクタとの接続ラインに接続され、他端が抵抗R3の一端に接続されている。
抵抗R3の他端は、抵抗R1とトランジスタQ2のベースとの接続ラインに接続されている。
【0034】
トランジスタQ5は、コレクタが電源電圧Vccに接続され、エミッタがトランジスタQ8のコレクタに接続されている。
トランジスタQ8のエミッタはグラウンドGNDラインに接地されている。
抵抗R2は、一端がトランジスタQ5のエミッタとトランジスタQ8のコレクタとの接続ラインに接続され、他端がトランジスタQ1のベースに接続されている。
【0035】
上記構成の回路において、トランジスタQ5はエミッタフォロア回路を構成しており、このトランジスタQ5および抵抗R2によってバッファ回路4が実現されている。
入力端子TINにパルス信号SINが入力されると、トランジスタQ5、Q8は導通状態となり、抵抗R2には電流が流れ、ベース電流としてトランジスタQ1にベースに供給される。
【0036】
トランジスタQ4は、パルス信号SINが立ち下がった状態のときは、抵抗R5を通じてベースに電流が供給されるため導通状態となり、パルス信号SINが立ち上がり状態のときは、トランジスタQ6が導通状態となるため、ベース電流が供給されなくなり非導通状態となる。
したがって、パルス信号SINが立ち下がった状態のときは、コンデンサC1 は充電されて接続点A側の電位は上がるが、電源電圧Vccにまでは上がらない。
この状態からパルス信号SINが立ち上がると、コンデンンサC1 の電荷はトランジスタQ7を通じてグラウンドGNDラインに流れる。コンデンサC1 が放電すると、接続点A側の電位は下がるが、グラウンドレベルまでは下がらない。
すなわち、接続点A側の電位はパルス信号SINを反転しかつレベルを変換したものとなり、これによってインバータ回路6が実現されている。
【0037】
トランジスタQ2のベースを流れる電流波形は、抵抗R1とコンデンサC1 とによって、接続点Aの電圧波形を微分した波形となる。すなわち、図3(c)に示した突起状の波形となる。これにより、微分回路10が実現されている。
このとき、トランジスタQ2のベースに供給される電流のレベルは、抵抗R3と抵抗R1との抵抗値の比によって決定される。すなわち、抵抗R3と抵抗R1との抵抗値の比を調整することによって、図3(c)に示した突起状の電流波形のレベルを調整することができる。
これにより、アッテネータ回路8が実現されている。
【0038】
また、パルス信号SINが立ち下がった状態のときは、トランジスタQ4が導通状態にありコンデンサC1 充電されていることから、トランジスタQ2およびQ3のベースにはバイアス電流が供給された状態となっており、トランジスタQ2およびQ3は導通状態にある。これにより、直流電源E1 が実現されている。
【0039】
以上のように、図2に示すパルス出力回路では、回路に使用するトランジスタに全てnpn型のトランジスタを用いることができる。
通常npn型およびpnp型のトランジスタを両方使用したいわゆるプッシュプルタイプ回路では、高周波特性の性能が高く性能が均一なnpn型とpnp型を必要とする。このようなICの製造が難しく、コストもかかる。
npn型のみのトランジスタを有するICは、比較的安価であり、トランジスタ間の性能のバラツキも少ない。
したがって、本発明のパルス出力回路は比較的安価に製造でき、かつ回路の性能のバラツキを容易に抑制することができる。
【0040】
本実施形態に係るパルス出力回路1は、たとえば図5に示すように、CRT(Cathode Ray Tube) を駆動するシステムに適用される。
図5に示すCRT駆動システムは、RGB端子41から例えば非常に広い帯域を有するパルス状の映像信号が入力され、プリアンプにおいて、例えば0.7V程度のレベルの信号を4〜5ボルト程度のレベルに変換してパワーアンプ44に出力する。
パワーアンプは、高い容量負荷を有しており、プリアンプ42から出力された信号をたとえば数十ボルトのレベルに増幅してCRT45に出力する。
本実施形態に係るパルス出力回路1は、プリアンプ42の出力段に設けられた出力バッファ43として適用される。
パワーアンプ44の有する容量負荷が図1および図2の容量負荷C0 に相当する。
映像信号は、数百MHz程度までの周波数を含んでおり、本実施形態のパルス出力回路1を適用することにより、このような高い周波数のパルス信号の立ち下がり性能を向上させることができ、かつ消費電流を抑制することができる。
この結果、映像信号が歪むことなく、CRTに忠実な映像を映し出すことが可能となる。
【0041】
第2実施形態
図4は、本発明のパルス出力回路の第2実施形態を示す回路構成図である。
図1に示したパルス出力回路1では、トランジスタQ2およびトランジスタQ2のベース電流は、アッテネータ回路8および微分回路10によって制御されていた。
しかしながら、図4に示すパルス出力回路101は、トランジスタQ2およびトランジスタQ3のベース電流をそれぞれ独立に制御するために、第1および第2のアッテネータ回路18,28および微分回路20,30を設けた点で異なる。
【0042】
トランジスタQ3は容量負荷C0 に充電された電荷を放出するために設けられており、また、トランジスタQ2はトランジスタQ1の寄生容量およびバッファ回路4の寄生容量に充電された電荷を放出するために設けられている。
通常、容量負荷C0 とトランジスタQ1およびバッファ回路4の寄生容量とは大きさが異なる。
このため、トランジスタQ2およびトランジスタQ3のベース電流を同じものとしたのでは、容量負荷C0 とトランジスタQ1およびバッファ回路4の寄生容量とに充電された電荷を同時に適切に放出することができない場合も考えられる。
【0043】
本実施形態では、第1および第2のアッテネータ回路18,28および微分回路20,30を設けることにより、トランジスタQ2およびトランジスタQ3のベース電流をそれぞれ独立に制御することができ、容量負荷C0 とトランジスタQ1およびバッファ回路4の寄生容量とに充電された電荷を同時に適切に放出することが可能となる。
【0044】
【発明の効果】
本発明によれば、入力されるパルス信号のスルーレートを改善することができる。
また、本発明によれば、パルス信号の立ち上がりおよび立ち下がりにおける消費電流を低減することができる。
さらに、本発明によれば、回路に使用するトランジスタの導電型をすべてnpn型とすることができ、回路性能を均一にでき、かつ安価に製造できる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係るパルス出力回路を示す構成図である。
【図2】図1の回路構成を実現する回路の具体例を示す回路図である。
【図3】図1に示す回路の各部の出力状態を示すタイミングチャートである。
【図4】本発明の第2実施形態を示す構成図である。
【図5】CRT駆動システムの構成を示す構成図である。
【図6】パルス信号をバッファリングして後段の高い容量負荷を有する回路に出力する回路の一例を示す説明図である。
【図7】従来のパルス出力回路の一例を示す回路図である。
【図8】従来のパルス出力回路の他の例を示す回路図である。
【図9】入力パルスと出力パルスの関係を示す説明図である。
【符号の説明】
4…バッファ回路,6…インバータ回路,8…アッテネータ回路,10…微分回路,Q1〜Q8…npn型トランジスタ,C0 …容量負荷。
Claims (8)
- 出力端子に接続され、入力パルス信号に応じて出力端子に接続された容量負荷にパルス信号を出力するパルス出力回路であって、
前記出力端子に接続され、ベースに前記入力パルス信号が供給される第1のトランジスタと、
前記出力端子と基準電位との間に接続された第2のトランジスタと、
前記第2のトランジスタのベースに所定のベース電流を供給して当該第2のトランジスタを導通状態にするバイアス手段と、
前記入力パルス信号の立ち上がり時に前記第2のトランジスタのベース電流を所定の期間減少させて当該第2のトランジスタを非導通状態とし、前記入力パルス信号の立ち下がり時に前記第2のトランジスタのベース電流を所定の期間増加させて当該第2のトランジスタを流れる電流を増加させる信号を出力するベース電流制御手段と、
前記入力パルス信号の立ち下がり時に、前記第1のトランジスタの入力容量に充電された電荷を放電するリセット回路と
を有するパルス出力回路。 - 前記リセット回路は、前記第1のトランジスタのベースにコレクタが接続され、エミッタが接地され、ベースに前記ベース電流制御手段からの信号が入力される第3のトランジスタである
請求項1に記載のパルス出力回路。 - 前記第1〜第3のトランジスタは、導電型がnpn型である
請求項2に記載のパルス出力回路。 - 前記入力パルス信号の入力に応じて所定の値のベース電流を第1のトランジスタのベースに出力するエミッタフォロア回路からなるバッファ回路をさらに有する
請求項1に記載のパルス出力回路。 - 前記ベース電流制御手段は、前記入力パルス信号のレベルを反転するインバータ回路と、
前記インバータ回路の出力信号を微分し、電流として前記第2のトランジスタのベースに出力する微分回路とを有する
請求項1に記載のパルス出力回路。 - 前記インバータ回路の出力信号のレベルを調整するレベル調整回路を前記微分回路の前段にさらに有する
請求項5に記載のパルス出力回路。 - 前記微分回路は、前記インバータ回路の出力信号を微分し、電流として前記第2および第3のトランジスタのベースにそれぞれ独立に出力する第1および第2の微分回路を有する
請求項5に記載のパルス出力回路。 - 前記インバータ回路の出力信号のレベルを調整する第1および第2のレベル調整回路を前記第1および第2微分回路の前段にさらに有する
請求項7に記載のパルス出力回路。
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