CN1212508A - 脉冲输出电路 - Google Patents

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Abstract

提供了有一个输出级和容性负载相连接,能够以降低的功率消耗改善输入脉冲信号的导通率的脉冲输出电路。有第一晶体管,在其基极提供有输入脉冲信号,在集电极提供有电源电压,发射极和输出端连接;第三晶体管的集电极和第一晶体管的发射极连接而其发射极接地;偏置设备给第三晶体管的基极提供预定基极电流,使之导通;差分电路,输出信号降低或提高第二晶体管的基极电流。

Description

脉冲输出电路
本发明涉及脉冲输出电路，它转换例如一个输入脉冲信号为预定电平，并将其提供给有高容性负载的电路。
例如，诸如计算机显示监视器中的视频信号放大电路那样的放大电路，通常处理一种脉冲信号，包括带宽大于几百兆赫兹的信号分量。
在以上放大电路中，有时需要缓冲一个脉冲信号输入，到有高通过率的放大电路，以驱动一个有高容性负载的电路。例如，在计算机显示监视器的视频信号的情况下，如果不能以高通过率输出一个脉冲信号，就不能在计算机显示监视器上真实地再现视频信号。
这里，如图9所示，考虑一个有增益控制放大电路50的电路，它缓冲一个脉冲信号，并将它输出到一个在随后级提供有高容性阻抗C0的电路。
输入脉冲信号Sin被输入到增益控制电路51，在其中增益被自动控制，接着被输出到输出缓冲器电路52，作为一个恒定电平的脉冲信号。
输出缓冲器电路51转换有预定电平的输入脉冲信号，并输出脉冲信号Sout到一个在随后级提供有高容性负载C0的电路。
图1和2是输出缓冲器52的具体例子的视图。
图1所示的输出缓冲器电路被连接到在输出级有高容性负载C0的电路，并由npn-型晶体管Q51-Q54和一个电阻器R51构成。
在图1中，晶体管Q51的发射极和晶体管Q52的集电极被连接，而晶体管Q51的集电极被连接到电源电压VCC的电源线上。
晶体管Q51的基极被连接到输入端Tin。
晶体管Q52和Q53的基极彼此相互连接，并给它们提供一个直流电压(DC)。
晶体管Q52的发射极被连接到地线GND。
晶体管Q53的集电极被连接到电源电压的VCC的电源线，而晶体管Q53的发射极被连接到晶体管Q54的集电极。
电阻器R51的一端被连接到晶体管Q52的基极，而其另一端被连接到晶体管Q51的发射极的连接线和晶体管Q52的集电极。
晶体管Q53的集电极被连接到电源电压VCC的电源线上。
晶体管Q53的发射极的连接线和晶体管Q54的集电极被连接到输出端Tout。
容性负载C0的一端被连接到输出端Tout而其另一端被连接到地线GND。
在图1所示的电路中，晶体管Q51和Q53形成射极跟随电路，而晶体管Q53和Q54与晶体管Q51和Q52相比有足够大的电流驱动能力。给晶体管Q52和Q54的基极施加偏置电压，而晶体管Q52和Q54处于导通状态。
在图1所示的电路中，当有图6所示的波形的脉冲信号Sin被输入到输入端Tin时，电流流到电阻R51，基极偏置电流流到晶体管53的基极，而晶体管Q53的发射极电流i1增加。
由于晶体管Q54的电流驱动能力小于晶体管Q53，发射极电流i1的一部分流到晶体管Q54，剩余电流流到容性负载C0，因此容性负载C0被充电。
输出端Tout的输出电压如图6的部分(1)所示变化。
在脉冲信号Sin的尾沿，晶体管Q1的发射极的供电电流急速下降，使得容性负载C0不再被充电。容性负载C0中的电荷被经过晶体管Q54放电到地线GND。这时，输出端Tout和输出电压Sout如图6的第(2)部分所示变化。
因此，当晶体管Q54的集电极电流量小而容性负载C0的电容大时，有一个不益之处是，在脉冲信号Sin下降期间，通过率进一步恶化。
另外，由于电流总是从晶体管Q54的发射极流出，一个不利之处是，功率消耗变得相当高。
图2表示由图1所示的电路构成的电路，其中晶体管Q54被电阻R52取代。
在图2所示电路的情况下，在脉冲信号Sin的尾沿对容性负载C0放电所需的时间，由由容性负载C0和电阻器R52确定的时间常量来确定。
因此，通过将由容性负载C0和电阻器R52确定的时间常量设置的短，在脉冲信号Sin的尾沿的通过率提高。
然而，电阻器R52和晶体管Q53的功率消耗变大，在配置电路时这时不利的。
本发明的目的是提供一个脉冲输出电路，其中容性负载被连接到其输出级，并且能以降低的功率消耗提高输入脉冲信号的通过率。
根据本发明，提供了一个连接到输出端的脉冲输出电路，并根据输入脉冲信号向和输出端相连接的容性负载输出一个脉冲信号的脉冲输出电路，包括：和输出端相连接的一个第一晶体管，在其基极提供有输入脉冲信号；连接在输出端和参考电压之间的第二晶体管；一个偏置设备，用于给第二晶体管的基极提供一个预定的基极电流，使第二晶体管处于导通的状态；和一个基极电流控制设备，用于在输入脉冲信号的电平升高使第二晶体管处于截止状态的预定周期，降低第二晶体管的基极电流，并用于在输入脉冲信号的电平降低到使第二晶体管处于导通状态时，提高第二晶体管的基极电流。
根据本发明，从输入端输入脉冲信号时，第一晶体管变为导通。由偏置设备使第二晶体管导通，第一晶体管的电流输出被提供给容性负载，并且试图通过第二晶体管。这时，由于基极电流控制设备使得第二晶体管在预定周期不导通，电流不流入第二晶体管，而全部提供给容性负载，因此在输出端的电位急剧升高。
当脉冲信号下降时，第一晶体管变得不导通，而提供给容性负载的电流截至。这时，第二晶体管的基极电流在预定时间周期提高，以增加流过第二晶体管的电流。
容性负载中的电荷经过发射极，从第二晶体管的集电极急剧放电。
结果，在输出端和参考电位之间形成的电压快速下降，而通过率提高。
进而，脉冲输出包括一个复位电路，在输入脉冲信号的电平下降时，对在第一晶体管中形成的寄生电容中存储的电荷进行放电。
复位电路最好包括一个其集电极和第一晶体管的基极相连接的第三晶体管，一个发射极和地相连接，其基极提供有来自基极电流控制设备的信号。
当输入脉冲信号下降时，第三晶体管被来自基极电流控制设备的输出信号导通。从第一晶体管拥有的寄生电容的放电，被从第三晶体管放出。
结果由于输入脉冲信号降低引起的，第一晶体管从导通状态到截至状态的变化是快速的。因此，就可以抑制在从导通状态到截至状态的变化过程中，通过第一和第二晶体管的电流量，并且可以保持低的功率消耗。
进而，脉冲输出电路包括包括有射基跟随电路的缓冲器电路，用于根据输入脉冲信号的输入，输出一个预定值的基极电流，给第一晶体管的基极。
可以根据输入脉冲，由缓冲器电路将合适的基极电流输入到第一晶体管的基极。
基极电流控制设备包括：一个反相器电路，用于对输入脉冲信号的电平反相和一个差分电路，用于差分反相电路的输出信号，并将差分信号作为一个电流输出到第二晶体管的基极。
通过差分电路差分反相器电路的信号输出，在输入脉冲信号的上升沿产生一个反向峰型电流信号，同时在输入脉冲信号的尾沿产生一个正向峰型电流信号。
通过把这些信号输入到第一晶体管的基极，第二晶体管的基极电流，在预定时间周期在输入脉冲信号的上升沿降低，而第二晶体管的基极电流，在预定时间周期在输入脉冲信号的尾沿升高。
进而，脉冲输出电路包括一个电平调整电路，在差分电路的预定级调整反相器电路的输出信号的电平。
电平调整电路能够调整给第二晶体管的基极的信号的大小，并且能够调整由差分电路产生的电流信号的电平。结果，能够调整去往和来自容性负载的充电和放电的速度。
差分电路包括第一和第二差分电路，它们对反相器电路的输出信号进行差分，并独立地输出差分信号作为电流给第二和第三晶体管的基极。
通过以上结构可以独立于第二和第三晶体管控制基极电流。
通过以下结合附图对优选实施例的具体描述，本发明的这些和其它目的和特征将变得更清楚。
图1是相关技术的脉冲输出电路的一个例子的电路图；
图2是相关技术的脉冲输出电路的另一个例子的电路图；
图3是说明输入脉冲和输出脉冲之间的关系的图；
图4是根据本发明第一实施例的脉冲输出电路的结构图；
图5是实现图7的电路结构的一个电路的具体例子的电路图；
图6是图7所示的电路的相应部分的输出状态的时序图；
图7是本发明第二实施例的结构的视图；
图8是CRT驱动系统的结构的视图；和
图9是说明缓冲一个脉冲信号，并将它输出到有高容性负载的随后电路的一个例子的视图。
以下将参考附图描述优选实施例。
图4是本发明的脉冲输出电路的实施例的结构图。
图4所示的脉冲输出电路1包括一个缓冲器电路4，一个反相器电路6，一个衰减电路8，一个差分电路10，npn-型晶体管Q1,Q2,Q3，电阻器R1，和一个衡压源E1。
缓冲器电路4和反相器电路6被连接到输入端Tin，而缓冲器电路4的输出端被连接到晶体管Q1的基极，反相器电路6的输出端被连接到衰减电路8的输入端。
衰减电路8的输出端被连接到差分电路53的输入端，而差分电路10的输出端被连接到晶体管Q2的基极和电阻器R1的一端。
电阻器R1的另一端被连接到直流电压源E1的正端，而直流电压源E1的负端被接地GND。
晶体管Q2的集电极被连接到，缓冲器电路4和晶体管Q1的基极的连接线上，而晶体管Q2的发射极接地GND。
电源电压VCC被提供给晶体管Q1的集电极，而发射极被连接到输出端Tout，以及晶体管Q3的集电极。
晶体管Q3的基极被连接到差分电路10的输出端，而发射极接地GND。
容性负载C0的一端连接到输出端Tout，而另一端接到地GDN。
缓冲器电路4根据输入端Tin的脉冲信号输入，输出一个预定值的基极电流，给晶体管Q1的基极。
反相器电路6将到输入端Tin的脉冲信号输入反相，并输出结果。
衰减电路8将反相器6的信号输出调整到预定电平，并将其输出到差分电路10。
差分电路10差分输入信号，并将其作为电流输出。
接着，将说明有以上结构的脉冲输出电路的操作。
一个正向偏置电流，在预定电平的脉冲信号被输入到输入端Tin之前，被直流电压源E1提供给晶体管Q2和Q3的基极和电阻器R1，因此晶体管Q2和Q3处于导通状态。然而，由于晶体管Q1处于不导通状态，电流不流入晶体管Q2和Q3，因此没有能量消耗。
如图6A所示，当预定电平的脉冲信号Sin被输入到输入端Tin时，反相器电路6的输出信号Vr变为图6B的形状。
从反相器电路6输出的输出信号Vr，在衰减电路8中被转变为预定电平，在差分电路10中被差分，并被作为电流信号i0输出。
如图6C所示，电流信号i0的波形在脉冲信号Sin的上升沿变成反向峰型，而在脉冲信号Sin的尾沿变成正向峰型。
基极电流信号在脉冲信号Sin的上升沿，被从缓冲器电路4输入到晶体管Q1，而晶体管Q1变为导通。
结果图6D所示的电流被从晶体管Q1的发射极输出。
在脉冲信号Sin的上升沿，来自晶体管Q1发射极的电流趋于分支，并流入容性负载C0和晶体管Q3。
在晶体管Q3中，图6C所示的负向峰型偏置电流被从差分电路10提供。
因此直流电压源E1和电阻器R1提供的正向偏置电流，被负向峰型偏置电流取消，晶体管Q3变为不导通。
结果如图6E所示，只有少量电流流到晶体管Q3的集电极。
流到晶体管Q3的集电极的少量电流是，由晶体管Q3所拥有的寄生电容所引起的，它在晶体管Q3从导通状态到不导通状态转变时流动。
在脉冲信号Sin的上升沿，图6C所示的负向峰型偏置电流被从差分电路10提供给晶体管Q2的基极，因此晶体管Q2也变为导通。
从晶体管Q1的发射极输出到容性负载C0的电流i0分支的电流i3，变为图6F所示的波形，因此从晶体管Q1的发射极输出的电流i0的大部分被提供给容性负载C0。
当容性负载C0被充电时，出现在输出端的电压变得有图6G所示的波形。
当脉冲信号Sin下降时，晶体管Q1变得不导通。
因此，容性负载C0中的电荷经过晶体管Q3向地GND放电。
这时如图6C所示，差分电路10输出的电流信号i0呈现正向峰型。
因此，除了由直流电压源E1和电阻器R1，向晶体管Q3的基极提供一个正向偏置电流外，也提供正向峰型电流，因此，在晶体管Q3的集电极的电流如图6E所示增加。
结果，容性负载C0中的电荷急速放电，而出现在输出端的电压的尾沿的波形变为如图6G所示的快速增加。
在脉冲信号Sin的尾沿，由于晶体管Q1和缓冲器电路4有寄生电容，这些寄生电容中的电荷被放电，通过电流趋于流到晶体管Q1和Q3。
通过电流流动的出现，例如，是由于在晶体管Q1的集电极侧的寄生电容的电荷到基极侧的内部反馈，和由于由缓存器电路4拥有的寄生电容中的电荷到晶体管Q1的基极的流动。
然而由于晶体管Q2在被正向峰型电流偏置后变得导电，晶体管Q1的寄生电容和缓存器电路4的电荷由晶体管Q2向地放电，从而阻止了晶体管Q1和Q3中通过电流的流动。
如上所述，根据本发明，通过在脉冲信号Sin的上升沿，从差分电路10向晶体管Q3的基极强制提供一个负偏置电流，晶体管Q3快速从导通状态转变为不导通状态。因此到容性负载C0的放电速率变快。
另外，由于在容性负载C0充电期间，没有直流流到晶体管Q3，所以有可能在脉冲信号的上升沿降低功率消耗。
进而在脉冲信号Sin的尾沿，通过给晶体管Q3的基极施加偏置电流来提高晶体管Q3的驱动电流量，可以通过晶体管Q3快速释放容性负载中的电荷。
结果出现在输出端的电压的尾沿的波形变得锋锐，并且变得可以提高脉冲信号Sin的通过率。
另外根据本实施例，通过提供晶体管Q2，可以阻止由于从晶体管Q1的寄生电容释放的电流所引起的通过电流流入晶体管Q1和Q2。在脉冲信号的尾沿有缓冲器电路4，以抑制脉冲信号尾沿的通过率恶化，从而降低功率消耗。
另外，根据本实施例，由于可以通过衰减电路8来调整差分电路10输出的电流信号的电平，所以在容性负载C0上充电和放电的尖锐程度可以调整，并且可以由衰减电路8和差分电路10自由和容易地控制晶体管Q2和Q3的基极电流。
图5说明有图7所示结构的脉冲输出电路的一个具体例子。在点化线左侧的电路包括一个缓冲器电路4，一个反相器电路6，一个衰减电路8，一个差分电路10，和一个直流电源E1。
在图5中，npn-型晶体管Q6被连接到输入端Tin，npn-型晶体管Q6,Q7,Q8的基极彼此连接，并且连接到电阻器R1的一端，直流电压被提供给晶体管Q6,Q7,Q8的基极。
晶体管Q1的集电极经过电阻器R5被连接到电源电压VCC，而发射极经过电阻器R4被连接到地线GND。
晶体管Q4的基极被连接到晶体管Q1的集电极的连接线和电阻器R5，集电极被连接到电源电压，而发射极被连接到晶体管Q7的集电极。
晶体管Q7的集电极被连接到晶体管Q4的发射极，而发射极被连接到地线GND。
电容器C1的一端被连接到晶体管Q4的发射极的连接线和晶体管Q7的集电极上，而另一端被连接到电阻器R3的另一端。
电阻器R3的另一端被连接到电阻器R1的连接线和晶体管的基极。
晶体管Q5的集电极被连接到电源电压VCC，而发射极被连接到晶体管Q8的集电极。
晶体管Q8的发射极被连接到地线GND。
电阻器R2的一端被连接到晶体管Q5的发射极的连接线和晶体管Q8的集电极，而另一端被连接到晶体管Q1的基极。
在有以上结构的电路中，晶体管Q5形成一个射极跟随电路，而缓冲器电路4由晶体管Q5和电阻器R2构成。
当脉冲信号Sin被输入到输入端Tin时，晶体管Q5和Q8变得导通，而电流流到电阻器R2，并被作为基极电流提供给晶体管Q1的基极。
由于在脉冲信号下降时经电阻器R5提供给基极的电流，晶体管Q4变得导通。当脉冲信号上升时，晶体管Q6变得导通，所以不提供基极电流，并且以上晶体管变得不导通。
因此，当脉冲信号Sin下降时，电容器C1被充电，而连接点A侧的电位升高，然而，它不达到电源电压VCC。
当脉冲信号Sin从这一状态上升时，电容器C1的电荷经过电阻器Q3流到地线GND。当电容器C1放电时，连接点A侧的电位升高，然而不达到地电平。
也就是，连接点A侧的电位有和脉冲信号Sin相反的极性和变化的电平。这样实现反相器电路6。
在晶体管Q2的基极中流动的电流的波形，变为由电阻器R1和电容器C1差分的连接点A处的一个波形，也就是，图6C所示的峰型波形。这样实现差分电路。
这时，提供给晶体管Q2的电流的电平，由电阻器R3和电阻器R1的电阻值的比确定。也就是，通过调整电阻器R1和R3的电阻值的比率，可以调整图6C所示的峰型电流的电平。
这样实现衰减电路8。
当脉冲信号Sin已经下降，晶体管Q4处于导通状态而电容C1被充电，因而给晶体管Q2和Q3的基极提供一个偏置电流，并且晶体管Q2和Q3处于导通状态。通过这样实现直流电源E1。
如上所述，在图5q1所示的脉冲输出电路中，电路中所用的晶体管可以都是npn-型晶体管。
在所谓推-拉型电路中既用到npn-型晶体管又用到pnp-型晶体管，npn-型晶体管和pnp-型晶体管有高质高频特性并且要求归一化性能。生产这样的IC是困难和昂贵的。
只有npn-型晶体管的IC相对便宜，并且晶体管的性能之间也只有些微差异。
因此可以相对便宜地生产本发明的脉冲输出电路，并且可以容易地抑制电路的性能的差异。
根据本发明的脉冲输出电路1被用于驱动图8所示的阴极射线管的系统。
图8所示的CRT驱动系统，例如接收有很宽带宽的来自RGB端41的脉冲视频信号作为输入。有电平，例如0.7v的信号在预放大器被转换为4-5V的电平，并输出到功率放大器44。
功率放大器包括一个高容性负载，并放大预放大器42的一个信号输出到例如一个10倍的电压电平，并将它输出到CRT45。
提供了根据本实施例的脉冲输出电路1，作为在预放大器42的输出级提供的输出缓冲器43。
由功率放大器44拥有的容性负载对应于图7和8中的容性负载C0。
视频信号包括高达或大约几百兆赫兹的频率。通过应用本发明的脉冲输出电路，这样一个高频脉冲信号的尾沿的性能可以被改善。功率消耗也可以被抑制。
结果，视频信号没有失真，变得可以在CRT上再生一个真实的图象。
图7是本发明的脉冲输出电路的第二个实施例的电路图。
在图7所示的脉冲输出电路1中，晶体管Q2和Q3的基极电流可以被衰减电路8和差分电路10控制。
然而，图7所示的脉冲输出电路101的不同点在于，提供了第一和第二衰减电路18和28和差分电路20和30，以独立控制晶体管Q2和Q3的基极电流。
提供了晶体管Q3以释放容性负载C0中的电荷，提供了晶体管Q2，以释放晶体管Q1的寄生电容的电荷，和缓冲器电路4的寄生电容中的电荷。
通常，容性负载C0和晶体管Q1以及缓冲器电路4的寄生电容在大小上不同。
因此，如果晶体管Q2和Q3的基极电流相同，显然会出现一种情况，即容性负载C0和晶体管Q1及缓冲器电路4的寄生电容不能放电。
在本实施例中，通过提供第一和第二衰减电路18和28，以及差分电路20和30，晶体管Q2和Q3的基极电流可以被独立地控制，而同时容性负载C0和晶体管Q1及缓冲器电路4的寄生电容也能被适当地放电。
根据本发明，可以改善输入脉冲信号的通过率。
另外，根据本发明，在脉冲信号的上升沿和尾沿能够降低功率消耗。
另外，根据本发明，对于电路中所用的导电型晶体管可以使用所有的晶体管，可以统一电路的性能，生产成本可以降低。
注意本发明并不限于以上实施例，并且包括权利要求范围内的变型。

Claims (9)

1．和一个输出电路相连接，并根据输入脉冲信号向和输出端相连接的容性负载输出一个脉冲信号的脉冲输出电路，
所述脉冲输出电路包括：
和输出端相连接的一个第一晶体管，在其基极提供有输入脉冲信号；
连接在输入端和参考电压之间的第二晶体管；
一个偏置设备，用于给第二晶体管的基极提供一个预定的基极电流，使第二晶体管处于导通的状态；和
一个基极电流控制设备，用于在输入脉冲信号的电平升高使第二晶体管处于截止状态的预定周期，降低第二晶体管的基极电流，并用于在输入脉冲信号的电平降低到使第二晶体管处于导通状态时，提高第二晶体管的基极电流。
2．根据权利要求1的脉冲输出电路，进一步包括一个复位电路，用于在输入脉冲信号的电平下降时，对在第一晶体管中形成的寄生电容中存储电能进行方电。
3．根据权利要求2的脉冲输出电路，其中复位电路包括一个其集电极和第一晶体管的基极相连接的第三晶体管，一个发射极和地相连接，其基极提供有来自基极电流控制设备的信号。
4．根据权利要求1的脉冲输出电路，其中第一到第三晶体管有npn-型导电性。
5．根据权利要求1的脉冲输出电路，进一步包括包括有射基跟随电路的缓冲器电路，用于根据输入脉冲信号的输入，输出一个预定值的基极电流，给第一晶体管的基极。
6．根据权利要求1的脉冲输出电路，其中基极电流控制电路包括：
一个反相器电路，用于对输入脉冲信号得电平反相和
一个差分电路，用于差分反相电路的输出信号，并将差分信号作为一个电流输出到第二晶体管的基极。
7．根据权利要求6的脉冲输出电路，进一步包括一个电平调整电路，在差分电路的预定基调整反相器电路的输出信号的电平。
8．根据权利要求6的脉冲输出电路，其中差分电路包括第一和第二差分电路，它们对反相器电路的输出信号进行差分，并独立地输出差分信号作为电流给第二和第三晶体管。
9．根据权利要求8的脉冲输出电路，进一步包括第一和第二电平调整电路，它们在第一和第二差分电路的预定级调整反相器电路的输出信号的电平。
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