JPH0342725B2 - - Google Patents
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- JPH0342725B2 JPH0342725B2 JP58131906A JP13190683A JPH0342725B2 JP H0342725 B2 JPH0342725 B2 JP H0342725B2 JP 58131906 A JP58131906 A JP 58131906A JP 13190683 A JP13190683 A JP 13190683A JP H0342725 B2 JPH0342725 B2 JP H0342725B2
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- JP
- Japan
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- transistor
- resistor
- power supply
- emitter
- circuit
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- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はバイアス回路に係り、特にリニア集積
回路のレベルシフト回路に用いて好適なバイアス
回路に関する。
回路のレベルシフト回路に用いて好適なバイアス
回路に関する。
一般に、電圧、電流等が連続して変化するアナ
ログ量を増幅したり、変調したり各種の処理をす
るような回路機能を有するリニア集積回路として
は、バイポーラ型トランジスタで形成したバイポ
ーラ型集積回路が用いられる。
ログ量を増幅したり、変調したり各種の処理をす
るような回路機能を有するリニア集積回路として
は、バイポーラ型トランジスタで形成したバイポ
ーラ型集積回路が用いられる。
ところで、例えば増幅、検波等の種々の機能素
子を集積化する場合、ピン数の制限および大きな
容量が内蔵できないことから、直流的に直結する
ことが多い。そのため、何段か直結すると、段間
の直流レベル合せのために、レベルシフト回路が
必要となる。
子を集積化する場合、ピン数の制限および大きな
容量が内蔵できないことから、直流的に直結する
ことが多い。そのため、何段か直結すると、段間
の直流レベル合せのために、レベルシフト回路が
必要となる。
そこで、従来、第１図に示すようなレベルシフ
ト回路により前段の機能素子の出力信号V1をレ
ベルシフトし、その出力レベルVoutを後段の素
子入力端に印加していた。
ト回路により前段の機能素子の出力信号V1をレ
ベルシフトし、その出力レベルVoutを後段の素
子入力端に印加していた。
第１図において、レベルシフトすべき前段素子
の出力V1は、入力端１を介しトランジスタQ1の
ベースに印加される。トランジスタQ1のコレク
タは電源端子２に接続されて電源電圧Vccが供給
されるようになつており、さらにトランジスタ
Q1のエミツタは抵抗R1を経てトランジスタQ2の
コレクタに接続され、トランジスタQ2のエミツ
タは抵抗R2を介して接地される。また、トラン
ジスタQ2のベースはトタンジスタQ3のエミツタ
に接続される一方抵抗R3を介して接地され、さ
らにトランジスタQ3のエミツタはトランジスタ
Q4のベースに接続されている。そして、トラン
ジスタQ3のコレクタは電源端子２に接続され、
そのベースは抵抗R4を介して電源端子２に接続
される一方前記トランジスタQ4のコレクタに接
続されている。トランジスタQ4のエミツタは抵
抗R5を介して接地されている。レベルシフトさ
れた信号Voutは、抵抗R1とトランジスタQ2のコ
レクタとの接続点に現われ、出力端３から取り出
されて次段素子の入力端に印加される。なお、ト
ランジスタQ1〜Q4にはNPNトランジスタを使用
している。
の出力V1は、入力端１を介しトランジスタQ1の
ベースに印加される。トランジスタQ1のコレク
タは電源端子２に接続されて電源電圧Vccが供給
されるようになつており、さらにトランジスタ
Q1のエミツタは抵抗R1を経てトランジスタQ2の
コレクタに接続され、トランジスタQ2のエミツ
タは抵抗R2を介して接地される。また、トラン
ジスタQ2のベースはトタンジスタQ3のエミツタ
に接続される一方抵抗R3を介して接地され、さ
らにトランジスタQ3のエミツタはトランジスタ
Q4のベースに接続されている。そして、トラン
ジスタQ3のコレクタは電源端子２に接続され、
そのベースは抵抗R4を介して電源端子２に接続
される一方前記トランジスタQ4のコレクタに接
続されている。トランジスタQ4のエミツタは抵
抗R5を介して接地されている。レベルシフトさ
れた信号Voutは、抵抗R1とトランジスタQ2のコ
レクタとの接続点に現われ、出力端３から取り出
されて次段素子の入力端に印加される。なお、ト
ランジスタQ1〜Q4にはNPNトランジスタを使用
している。
このような構成では、集積回路の場合、各トラ
ンジスタQ1〜Q4の特性が均一と仮定し、かつ抵
抗R1〜R5の値を選定すれば、トランジスタQ2と
トランジスタQ4はカレントミラー構成となつて
いるので、平衡状態においてトランジスタQ2の
コレクタ電流は近似的にトランジスタQ4のコレ
クタ電流となる。したがつて、この場合、トラン
ジスタQ1のエミツタ電流IE1とトランジスタQ4の
エミツタ電流IE4もほぼ同等となる。そして、こ
の回路では入力端１に印加される入力レベルV1
は抵抗R1にて電圧IE1・R1（＝VLS）だけレベルシ
フトされて出力端３から取り出される。
ンジスタQ1〜Q4の特性が均一と仮定し、かつ抵
抗R1〜R5の値を選定すれば、トランジスタQ2と
トランジスタQ4はカレントミラー構成となつて
いるので、平衡状態においてトランジスタQ2の
コレクタ電流は近似的にトランジスタQ4のコレ
クタ電流となる。したがつて、この場合、トラン
ジスタQ1のエミツタ電流IE1とトランジスタQ4の
エミツタ電流IE4もほぼ同等となる。そして、こ
の回路では入力端１に印加される入力レベルV1
は抵抗R1にて電圧IE1・R1（＝VLS）だけレベルシ
フトされて出力端３から取り出される。
しかしながら、上記の従来回路では、次のよう
な問題点がある。
な問題点がある。
上記の回路において、トランジスタのベース・
エミツタ間電圧をVJとすれば、トランジスタQ4
のエミツタ電流IE4は、 IE4＝１／R4＋R5（Vcc−2VJ） となる。したがつて、トランジスタQ4のエミツ
タ電流IE4はVcc−2VJに比例し、この結果カレン
トミラー効果によりバイアス電流即ちトランジス
タQ1のエミツタ電流IE1もVcc−2VJに比例するこ
とになり電流IE1は電源電圧Vccの値に依存するこ
とになる。よつて、レベルシフト量VLSも電源電
圧Vccに依存することになり、電圧VLSは電源電圧
Vccの変化に対して変動することになる。例えば、
第１図に示す回路で、抵抗R1＝4KΩ、R2＝R5＝
3KΩ、R3＝10KΩ、R4＝33KΩとし、Vcc＝5V、
VJ＝0.7Vとすると、レベルシフト電圧VLSは、 VLS＝R1／R2・R5／R4＋R5（Vcc−2VJ）＝0.4（Ｖ） となる。また、電源電圧Vccのみ変えVcc＝7Vと
すると、 VLS＝0.62（Ｖ） となり、Vcc＝5Vの時のVLSの値に対して55％の
増加となる。このため、レベルシフト電圧VLSが
電源電圧Vccの変動による影響を受けることが好
ましくない回路、例えば電圧VLSを基準に検波し
ているAGC（自動利得制御）回路では、電源電圧
Vccの変動がAGC電圧の直流レベルの変動となつ
て現われるという問題があつた。
エミツタ間電圧をVJとすれば、トランジスタQ4
のエミツタ電流IE4は、 IE4＝１／R4＋R5（Vcc−2VJ） となる。したがつて、トランジスタQ4のエミツ
タ電流IE4はVcc−2VJに比例し、この結果カレン
トミラー効果によりバイアス電流即ちトランジス
タQ1のエミツタ電流IE1もVcc−2VJに比例するこ
とになり電流IE1は電源電圧Vccの値に依存するこ
とになる。よつて、レベルシフト量VLSも電源電
圧Vccに依存することになり、電圧VLSは電源電圧
Vccの変化に対して変動することになる。例えば、
第１図に示す回路で、抵抗R1＝4KΩ、R2＝R5＝
3KΩ、R3＝10KΩ、R4＝33KΩとし、Vcc＝5V、
VJ＝0.7Vとすると、レベルシフト電圧VLSは、 VLS＝R1／R2・R5／R4＋R5（Vcc−2VJ）＝0.4（Ｖ） となる。また、電源電圧Vccのみ変えVcc＝7Vと
すると、 VLS＝0.62（Ｖ） となり、Vcc＝5Vの時のVLSの値に対して55％の
増加となる。このため、レベルシフト電圧VLSが
電源電圧Vccの変動による影響を受けることが好
ましくない回路、例えば電圧VLSを基準に検波し
ているAGC（自動利得制御）回路では、電源電圧
Vccの変動がAGC電圧の直流レベルの変動となつ
て現われるという問題があつた。
本発明は上述した点に鑑み、バイアス電流が電
源電圧の変動に影響されることがなく、したがつ
て例えばレベルシフト回路においてそのレベルシ
フト電圧が電源電圧の変動に影響されることがな
いバイアス回路を提供することを目的とする。
源電圧の変動に影響されることがなく、したがつ
て例えばレベルシフト回路においてそのレベルシ
フト電圧が電源電圧の変動に影響されることがな
いバイアス回路を提供することを目的とする。
本発明のバイアス回路は、電源電圧を供給する
直流電源と、アノードが第１の抵抗を介して前記
直流電源に接続され、カソードが第２の抵抗を介
して接地される第１のダイオードと、エミツタが
第３の抵抗を介して前記直流電源に接続されベー
スが前記第１のダイオードのアノードに接続され
コレクタが接地される第１のトランジスタと、エ
ミツタが第４の抵抗を介して前記第１のトランジ
スタのエミツタに接続されベースが前記第１のダ
イオードのカソードに接続されコレクタが第２、
第３のダイオードと第５の抵抗よりなる直列回路
を介して接地される第２のトランジスタとを具備
した回路を構成し、第２のトランジスタのエミツ
タ電流に対応した電源電圧に依存しないバイアス
電流を供給するものである。
直流電源と、アノードが第１の抵抗を介して前記
直流電源に接続され、カソードが第２の抵抗を介
して接地される第１のダイオードと、エミツタが
第３の抵抗を介して前記直流電源に接続されベー
スが前記第１のダイオードのアノードに接続され
コレクタが接地される第１のトランジスタと、エ
ミツタが第４の抵抗を介して前記第１のトランジ
スタのエミツタに接続されベースが前記第１のダ
イオードのカソードに接続されコレクタが第２、
第３のダイオードと第５の抵抗よりなる直列回路
を介して接地される第２のトランジスタとを具備
した回路を構成し、第２のトランジスタのエミツ
タ電流に対応した電源電圧に依存しないバイアス
電流を供給するものである。
以下、図面に基づいて本発明の実施例について
説明する。
説明する。
第２図は本発明に係るバイアス回路を用いたレ
ベルシフト回路の一実施例を示す回路図である。
この図において、第１図と同一符号は同一又は相
当部分を示している。
ベルシフト回路の一実施例を示す回路図である。
この図において、第１図と同一符号は同一又は相
当部分を示している。
第２図において、レベルシフトすべき入力V1
は入力端１を介しトランジスタQ1のベースに印
加される。トランジスタQ1のコレクタは電源端
子２に接続されて電源電圧Vccが供給されるよう
になつている。さらに、トランジスタQ1のエミ
ツタは抵抗R1を経てトランジスタQ2のコレクタ
に接続され、トランジスタQ2のエミツタは抵抗
R2を介して接地される。トランジスタQ2のベー
スはトランジスタQ3のエミツタに接続される一
方抵抗R3を介して接地されている。そして、ト
ランジスタQ3のコレクタ電源端子２に接続され、
そのベースはトランジスタQ5のコレクタに接続
されると共にダイオードD1，D2及び抵抗R6の直
列回路を介在して接地されている。トランジスタ
Q5のエミツタは直列接続された抵抗R7，R8を介
して電源端子２に接続されている。抵抗R7と抵
抗R8との接続点にはトランジスタQ6のエミツタ
が接続し、そのコレクタは接地されている。そし
て、トランジスタQ6のベースと前記トランジス
タQ5のベースとの間にダイオードD3を接続する
と共に、さらにトランジスタQ6のベースは抵抗
R9を介して電源端子２に接続され、トランジス
タQ5のベースは抵抗R10を介して接地されてい
る。レベルシフトされた信号は、抵抗R1とトラ
ンジスタQ2のコレクタとの接続点に現われ、出
力端３から取り出される。なお、上記トランジス
タQ1〜Q3にはNPNトランジスタを使用し、トラ
ンジスタQ5，Q6にはPNPトランジスタを使用し
ている。
は入力端１を介しトランジスタQ1のベースに印
加される。トランジスタQ1のコレクタは電源端
子２に接続されて電源電圧Vccが供給されるよう
になつている。さらに、トランジスタQ1のエミ
ツタは抵抗R1を経てトランジスタQ2のコレクタ
に接続され、トランジスタQ2のエミツタは抵抗
R2を介して接地される。トランジスタQ2のベー
スはトランジスタQ3のエミツタに接続される一
方抵抗R3を介して接地されている。そして、ト
ランジスタQ3のコレクタ電源端子２に接続され、
そのベースはトランジスタQ5のコレクタに接続
されると共にダイオードD1，D2及び抵抗R6の直
列回路を介在して接地されている。トランジスタ
Q5のエミツタは直列接続された抵抗R7，R8を介
して電源端子２に接続されている。抵抗R7と抵
抗R8との接続点にはトランジスタQ6のエミツタ
が接続し、そのコレクタは接地されている。そし
て、トランジスタQ6のベースと前記トランジス
タQ5のベースとの間にダイオードD3を接続する
と共に、さらにトランジスタQ6のベースは抵抗
R9を介して電源端子２に接続され、トランジス
タQ5のベースは抵抗R10を介して接地されてい
る。レベルシフトされた信号は、抵抗R1とトラ
ンジスタQ2のコレクタとの接続点に現われ、出
力端３から取り出される。なお、上記トランジス
タQ1〜Q3にはNPNトランジスタを使用し、トラ
ンジスタQ5，Q6にはPNPトランジスタを使用し
ている。
このような構成では、トランジスタQ5のコレ
クタに接続したダイオードD1，D2及び抵抗R6の
直列回路によつてトランジスタQ5のベース電位
VB5は所定電位に設定され、しかもトランジスタ
Q5のエミツタ電流IE5はトランジスタQ6のエミツ
タ電位VE6とトランジスタQ5のエミツタ電位VE5
の差を抵抗R8の値で除したものとなつている。
そして、VE6とVE5の電位差はほぼトランジスタ
Q6，Q5のベース電位VB6，VB5の差に等しく、
VB6とVB5の電位差はダイオードD3の順方向電圧
降下VJに等しい。したがつて、トランジスタQ5
のエミツタ電流IE5は、 IE5＝VJ／R8 となり、エミツタ電流IE5は電源電圧Vccに依存す
ることはほとんどない。一方、ダイオードD1，
D2及び抵抗R6の直列回路によつてトランジスタ
Q3，Q2のベース電位が所定の電位に設定される
ので、各トランジスタの特性を均一とし各抵抗の
値を選定すれば、トランジスタQ5とトランジス
タQ2はカレントミラー構成となり、トランジス
タQ5のエミツタ電流IE5は近似的にトランジスタ
Q1のエミツタ電流IE1となる。したがつて、抵抗
R1に生じるレベルシフト電圧VLSも電源電圧Vcc
に依存することがほとんどなくなり、例えばこの
レベルシフト回路を用いたAGC回路ではAGC電
圧の直流レベルは電源電圧の変動による影響をほ
とんど受けなくなる。
クタに接続したダイオードD1，D2及び抵抗R6の
直列回路によつてトランジスタQ5のベース電位
VB5は所定電位に設定され、しかもトランジスタ
Q5のエミツタ電流IE5はトランジスタQ6のエミツ
タ電位VE6とトランジスタQ5のエミツタ電位VE5
の差を抵抗R8の値で除したものとなつている。
そして、VE6とVE5の電位差はほぼトランジスタ
Q6，Q5のベース電位VB6，VB5の差に等しく、
VB6とVB5の電位差はダイオードD3の順方向電圧
降下VJに等しい。したがつて、トランジスタQ5
のエミツタ電流IE5は、 IE5＝VJ／R8 となり、エミツタ電流IE5は電源電圧Vccに依存す
ることはほとんどない。一方、ダイオードD1，
D2及び抵抗R6の直列回路によつてトランジスタ
Q3，Q2のベース電位が所定の電位に設定される
ので、各トランジスタの特性を均一とし各抵抗の
値を選定すれば、トランジスタQ5とトランジス
タQ2はカレントミラー構成となり、トランジス
タQ5のエミツタ電流IE5は近似的にトランジスタ
Q1のエミツタ電流IE1となる。したがつて、抵抗
R1に生じるレベルシフト電圧VLSも電源電圧Vcc
に依存することがほとんどなくなり、例えばこの
レベルシフト回路を用いたAGC回路ではAGC電
圧の直流レベルは電源電圧の変動による影響をほ
とんど受けなくなる。
第３図は本発明の他の実施例を示す回路図であ
り、この図では第２図に示したトランジスタQ6
のベースとトランジスタQ5のベース間に抵抗R11
とダイオードD3，……を複数個（ｎ個）接続し、
トランジスタQ5のエミツタ電流IE5に任意の電源
電圧依存性を作り出している。即ち、この回路で
は、ダイオードの順方向電圧降下をVJとすると、
トランジスタQ5のエミツタ電流IE5は、 IE5＝１／R8（R11／R9＋R10＋R11Vcc ＋R9＋R10／R9＋R10＋R11・nVJ） となり、抵抗R9，R10とは別に抵抗R11とｎを変
えることにより、エミツタ電流IE5の電源電圧Vcc
に依存する割合を変えることができる。なお、第
２図に示した回路図は第３図においてR11＝０、
ｎ＝１とした場合に相当する。例えば、第３図に
示す回路で、ｎ＝２、R11＝6KΩ、R9＝10KΩ、
R10＝2KΩとした場合は、 IE5＝0.0083Vcc＋0.0833VJ となり、レベルシフト電圧VLSはR1＝4KΩとし
て、 VLS＝R1・IE5＝0.0332Vcc＋0.3332VJ となる。また、この場合において、VJ＝0.7V、
Vcc＝5Vとすると、 VLS＝0.4（Ｖ） となり、Vcc＝7Vの時は、 VLS＝0.466（Ｖ） となつてVcc＝5Vの時のVLSの値に比して16.5％
の増加となる。この変動率は第１図の回路につい
て述べた変動率55％に比較すると大幅な減少とな
つていることがわかる。
り、この図では第２図に示したトランジスタQ6
のベースとトランジスタQ5のベース間に抵抗R11
とダイオードD3，……を複数個（ｎ個）接続し、
トランジスタQ5のエミツタ電流IE5に任意の電源
電圧依存性を作り出している。即ち、この回路で
は、ダイオードの順方向電圧降下をVJとすると、
トランジスタQ5のエミツタ電流IE5は、 IE5＝１／R8（R11／R9＋R10＋R11Vcc ＋R9＋R10／R9＋R10＋R11・nVJ） となり、抵抗R9，R10とは別に抵抗R11とｎを変
えることにより、エミツタ電流IE5の電源電圧Vcc
に依存する割合を変えることができる。なお、第
２図に示した回路図は第３図においてR11＝０、
ｎ＝１とした場合に相当する。例えば、第３図に
示す回路で、ｎ＝２、R11＝6KΩ、R9＝10KΩ、
R10＝2KΩとした場合は、 IE5＝0.0083Vcc＋0.0833VJ となり、レベルシフト電圧VLSはR1＝4KΩとし
て、 VLS＝R1・IE5＝0.0332Vcc＋0.3332VJ となる。また、この場合において、VJ＝0.7V、
Vcc＝5Vとすると、 VLS＝0.4（Ｖ） となり、Vcc＝7Vの時は、 VLS＝0.466（Ｖ） となつてVcc＝5Vの時のVLSの値に比して16.5％
の増加となる。この変動率は第１図の回路につい
て述べた変動率55％に比較すると大幅な減少とな
つていることがわかる。
以上述べたように本発明によれば、電源電圧が
変動しても、その変動に影響されないバイヤス電
流を供給することができ、したがつて例えば
AGC回路におけるレベルシフト回路でAGC直流
レベルが電源電圧によつて変動するという不具合
を回避することができ、好適な回路設計が可能と
なる。
変動しても、その変動に影響されないバイヤス電
流を供給することができ、したがつて例えば
AGC回路におけるレベルシフト回路でAGC直流
レベルが電源電圧によつて変動するという不具合
を回避することができ、好適な回路設計が可能と
なる。
第１図は従来のバイアス回路を用いたレベルシ
フト回路を示す回路図、第２図は本発明の一実施
例を示すバイアス回路を用いたレベルシフト回路
の回路図、第３図は本発明の他の実施例を示すバ
イアス回路を用いたレベルシフト回路の回路図で
ある。 R9……第１の抵抗、D3……第１のダイオード、
R10……第２の抵抗、Vcc……電源電圧、R7……
第３の抵抗、R8……第４の抵抗、Q6……第１の
トランジスタ、D1……第２のダイオード、D2…
…第３のダイオード、R6……第５の抵抗、Q5…
…第２のトランジスタ、Q1〜Q3……トランジス
タ、R1〜R3……抵抗。
フト回路を示す回路図、第２図は本発明の一実施
例を示すバイアス回路を用いたレベルシフト回路
の回路図、第３図は本発明の他の実施例を示すバ
イアス回路を用いたレベルシフト回路の回路図で
ある。 R9……第１の抵抗、D3……第１のダイオード、
R10……第２の抵抗、Vcc……電源電圧、R7……
第３の抵抗、R8……第４の抵抗、Q6……第１の
トランジスタ、D1……第２のダイオード、D2…
…第３のダイオード、R6……第５の抵抗、Q5…
…第２のトランジスタ、Q1〜Q3……トランジス
タ、R1〜R3……抵抗。
Claims (1)
- １ 電源電圧を供給する直流電源と、アノードが
第１の抵抗を介して前記直流電源に接続されカソ
ードが第２の抵抗を介して接地される第１のダイ
オードと、エミツタが第３の抵抗を介して前記直
流電源に接続されベースが前記第１のダイオード
のアノードに接続されコレクタが接地される第１
のトランジスタと、エミツタが第４の抵抗を介し
て前記第１のトランジスタのエミツタに接続され
ベースが前記第１のダイオードのカソードに接続
されコレクタが第２、第３のダイオードと第５の
抵抗からなる直列回路を介して接地される第２の
トランジスタとを具備し、前記第２のトランジス
タのエミツタ電流に対応した電源電圧に依存しな
いバイアス電流を生じせしめたことを特徴とする
バイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131906A JPS6024707A (ja) | 1983-07-21 | 1983-07-21 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131906A JPS6024707A (ja) | 1983-07-21 | 1983-07-21 | バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6024707A JPS6024707A (ja) | 1985-02-07 |
| JPH0342725B2 true JPH0342725B2 (ja) | 1991-06-28 |
Family
ID=15068933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131906A Granted JPS6024707A (ja) | 1983-07-21 | 1983-07-21 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024707A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01252072A (ja) * | 1988-03-31 | 1989-10-06 | Sony Corp | 映像出力回路 |
| JP4841860B2 (ja) * | 2005-04-28 | 2011-12-21 | 株式会社イシダ | 包装装置 |
-
1983
- 1983-07-21 JP JP58131906A patent/JPS6024707A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6024707A (ja) | 1985-02-07 |
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