JPS60171833A - 文字信号用波形等化器 - Google Patents
文字信号用波形等化器Info
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- JPS60171833A JPS60171833A JP59025974A JP2597484A JPS60171833A JP S60171833 A JPS60171833 A JP S60171833A JP 59025974 A JP59025974 A JP 59025974A JP 2597484 A JP2597484 A JP 2597484A JP S60171833 A JPS60171833 A JP S60171833A
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- Japan
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- signal
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- H04N21/47—End-user applications
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
- H04N5/44504—Circuit details of the additional information generator, e.g. details of the character or graphics signal generator, overlay mixing circuits
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
- Picture Signal Circuits (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はテレビジョン文字放送信号（ニゴースト等シー
よって伝送路走か生じた場合、その線形歪を消去するデ
ィジタル波形等化器に関する。
よって伝送路走か生じた場合、その線形歪を消去するデ
ィジタル波形等化器に関する。
テレビジョン文字信号の伝送路企を消去する文字信号用
波形等化器（二はいくつかの例があるが、例えば本出願
人が既に出願した特願昭５５−７１０１６号「テレビジ
ョンゴースト消去装置」（二その詳細が述べられている
。
波形等化器（二はいくつかの例があるが、例えば本出願
人が既に出願した特願昭５５−７１０１６号「テレビジ
ョンゴースト消去装置」（二その詳細が述べられている
。
第１図はこの自動波形等化器の基本構成を示したもので
ある。入力端子ｌに入力された文字信号アナログ波形は
、人／Ｄ変換器２とタイミング回路３へ送られる。Ａ／
Ｄ変換された文字信号は、一旦入力メモリ４に書込まれ
映像信号期間中に１つの乗算器を時分割Ｃ二使用するデ
ィジタル信号処理により波形等化される。入力文字信号
波形はトランスパーチルフィルター５でゴーストの消去
が行なわれ出力端子ｌＯへ送られる。出力波形は基準波
形発生器９で発生される基準波形と減算され、誤差波形
となりタップ利得演算回路７へ送られる。
ある。入力端子ｌに入力された文字信号アナログ波形は
、人／Ｄ変換器２とタイミング回路３へ送られる。Ａ／
Ｄ変換された文字信号は、一旦入力メモリ４に書込まれ
映像信号期間中に１つの乗算器を時分割Ｃ二使用するデ
ィジタル信号処理により波形等化される。入力文字信号
波形はトランスパーチルフィルター５でゴーストの消去
が行なわれ出力端子ｌＯへ送られる。出力波形は基準波
形発生器９で発生される基準波形と減算され、誤差波形
となりタップ利得演算回路７へ送られる。
タップ利得演算回路７は入力波形と、誤差波形の相互相
関が演算され、タップ利得メモリ６の修正が行なわれる
。
関が演算され、タップ利得メモリ６の修正が行なわれる
。
ところで全体の動作は、タイミング回路３の発生する数
多くのタイミング信号によって制御されている。例えば
第２図のように入力メモリ４に３００ワードと２４ワー
ドのシフトレジスターを直列につないだものを用いた場
合、波形等化器の動作の一部は表１のようになる。
多くのタイミング信号によって制御されている。例えば
第２図のように入力メモリ４に３００ワードと２４ワー
ドのシフトレジスターを直列につないだものを用いた場
合、波形等化器の動作の一部は表１のようになる。
（以下余白）
表 ｌ
○：クロツクあり
×：クロックなし
すなわち、文字信号の入力においてはスイッチｌと２は
共（二Ａ側に接続されていて、シフトレジスターのクロ
ック１．２が３２４回発生され、シフトレジスターに入
力波形の書込みが行なわれる。
共（二Ａ側に接続されていて、シフトレジスターのクロ
ック１．２が３２４回発生され、シフトレジスターに入
力波形の書込みが行なわれる。
次（二誤差波形計算のため２４ワードずっ４８回読み出
され、しかも−回ごとに入力波形はｌワードずつ右側ヘ
シフトされる。即ち、第一回目の誤差波形の計算ではス
イッチ２はＢ （ｌｌｊ ＋＝接続されクロック２のみ
２４回発生される。次１ニスイツテｌはＢにスイッチ２
はＡ（二接続されクロック１．２が１回発生され、入力
波形全体が１ワード右側ヘシフトされる。この様な動作
が４８回行なわれるとトランスパーチルフィルター５の
出力には誤差波形が４８ワード生成される。このあとシ
フトレジスター２３．２５の入力波形の位置をもと（二
戻すため頭出しく窄回りのこと）が行なわれ、以後夕、
ツブ利得演算などが行なわれる。この様な動作を行なう
ため（二は第３図の様なスイッチ信号や、クロック信号
が必要となる。従来、この様冨二規則的な動作が少なく
、また変化が多くかつ高速性が要求されるタイミング信
号は３２４ビツトのカウンターや２４ビツトのカウンタ
ーと入力モード、誤差波形生成（ＥＷ）モードを区分す
るフリップフロップなどのＴＴＬ論理ＩＣを主体とした
回路群で構成されてきた。しかしこの様な構成ではカウ
ンター等の素子の数が増大し、回路規模が膨大なものと
なる。また全体の制御は第１図の構成例においては約９
０，０００ クロックの演算クロックが必要とさｒｂＴ
ＶＬ：ＤＩフィールド（約１５ ｍ ｓｅｃ ）期間内
に終了しなければならないため、マイクロプロセラチー
など書二よる制御では、それが低速であるためうまく実
現できなかった。
され、しかも−回ごとに入力波形はｌワードずつ右側ヘ
シフトされる。即ち、第一回目の誤差波形の計算ではス
イッチ２はＢ （ｌｌｊ ＋＝接続されクロック２のみ
２４回発生される。次１ニスイツテｌはＢにスイッチ２
はＡ（二接続されクロック１．２が１回発生され、入力
波形全体が１ワード右側ヘシフトされる。この様な動作
が４８回行なわれるとトランスパーチルフィルター５の
出力には誤差波形が４８ワード生成される。このあとシ
フトレジスター２３．２５の入力波形の位置をもと（二
戻すため頭出しく窄回りのこと）が行なわれ、以後夕、
ツブ利得演算などが行なわれる。この様な動作を行なう
ため（二は第３図の様なスイッチ信号や、クロック信号
が必要となる。従来、この様冨二規則的な動作が少なく
、また変化が多くかつ高速性が要求されるタイミング信
号は３２４ビツトのカウンターや２４ビツトのカウンタ
ーと入力モード、誤差波形生成（ＥＷ）モードを区分す
るフリップフロップなどのＴＴＬ論理ＩＣを主体とした
回路群で構成されてきた。しかしこの様な構成ではカウ
ンター等の素子の数が増大し、回路規模が膨大なものと
なる。また全体の制御は第１図の構成例においては約９
０，０００ クロックの演算クロックが必要とさｒｂＴ
ＶＬ：ＤＩフィールド（約１５ ｍ ｓｅｃ ）期間内
に終了しなければならないため、マイクロプロセラチー
など書二よる制御では、それが低速であるためうまく実
現できなかった。
本発明の目的は文字信号用ディジタル波形等化器の様に
、規則性の少ない制御信号か数多く、シ０１も高速で変
化するものが必要な回路において比較的小容量でかつ低
速で安価なＲＯＭを用いることにより小さな回路規模で
実現することにある。
、規則性の少ない制御信号か数多く、シ０１も高速で変
化するものが必要な回路において比較的小容量でかつ低
速で安価なＲＯＭを用いることにより小さな回路規模で
実現することにある。
本発明は文字信号用波形等化器のタイミング制御信号が
入力信号の変動などによる変化は少なく、テレビ信号の
フィールド内で固定的であることに着目して、タイミン
グ信号をＲＯＭに書込んでおき、フィールド毎に所定の
位置でリセットされる２進カウンターの出力をアドレス
としてＲＯＭを読出すことにより等化器の制御を行なう
ことを原理としている。ＲＯＭの容量を削減するため、
ＲＯＭを２段構成とし、ｍｌのＲＯＭは複数個の制御タ
イミングのうち少なくとも１つに液化がある場合にその
変化点情報をアドレス順に記憶させ、第２のＲＯＭは変
化点における制御信号値をアドレス順に記憶させておき
、第１のＲＯＭ続出しによって変化点があった場合のみ
第２のＲＯＭの続出しを進めていくことにより等化器の
制御を行なうタイミング信号を生成することを特徴とし
ている。
入力信号の変動などによる変化は少なく、テレビ信号の
フィールド内で固定的であることに着目して、タイミン
グ信号をＲＯＭに書込んでおき、フィールド毎に所定の
位置でリセットされる２進カウンターの出力をアドレス
としてＲＯＭを読出すことにより等化器の制御を行なう
ことを原理としている。ＲＯＭの容量を削減するため、
ＲＯＭを２段構成とし、ｍｌのＲＯＭは複数個の制御タ
イミングのうち少なくとも１つに液化がある場合にその
変化点情報をアドレス順に記憶させ、第２のＲＯＭは変
化点における制御信号値をアドレス順に記憶させておき
、第１のＲＯＭ続出しによって変化点があった場合のみ
第２のＲＯＭの続出しを進めていくことにより等化器の
制御を行なうタイミング信号を生成することを特徴とし
ている。
本発明によれば少数のＲＯＭ、カウンター、ラッチ等を
用いるだけで、文字信号用波形等化器の動作のタイミン
グを制御する比較的規則性の少ない高速スイッチング回
路を比較的小容量でかつ低速で安価なＲＯＭを主体とし
た回路で実現できる。
用いるだけで、文字信号用波形等化器の動作のタイミン
グを制御する比較的規則性の少ない高速スイッチング回
路を比較的小容量でかつ低速で安価なＲＯＭを主体とし
た回路で実現できる。
第４図は本発明の一実施例（二係る自動波形等化器のタ
イミング信号発生回路のブロック図である。
イミング信号発生回路のブロック図である。
入力端子４０に入力されたビデオ信号は、同期分離回路
４１で垂直同期信号等の抽出が行なわれる。
４１で垂直同期信号等の抽出が行なわれる。
又カラーナプキャリアのバースト信号に位相同期したり
、文字信号のチンプルクロックに位相同期して、ＴＶ傷
信号フィールド始点を示すフィールド開始信号や文字信
号のチンプルクロック（５，７３ＭＨ２）を発生する。
、文字信号のチンプルクロックに位相同期して、ＴＶ傷
信号フィールド始点を示すフィールド開始信号や文字信
号のチンプルクロック（５，７３ＭＨ２）を発生する。
フィールド開始信号は第１のカウンター４２、第２のカ
ウンター４８を初期化（全０）化するため（−各クリア
一端子に送られる。
ウンター４８を初期化（全０）化するため（−各クリア
一端子に送られる。
チンプルクロック信号はＡ／Ｄ変換器で使用するため端
子４６へ送られるほか第１のカウンター４２とクツｆ５
０へ送られる。第１のカウンター４２は２進カウンター
でチンプルクロックの立上りごとに１ずつ増加していく
。Ｍｌカウンター４２の出力は第１のＲＯＭ４３のアド
レス端子（：入力される。第１のＲＯＭＩ＝はフィール
ド開始点以後の複数個のタイミング信号のうち少なくと
も１つが変化する点でｌ、他は０となる信号の変化点を
示すデータが書込まれている。第３図のｓｗｉ、ｓｗ２
ζ＝ついていえば、入力からＢＷＩの変化点で１回、又
、ＥＷＩからＥＷ２の液化で２回という風に変化点を示
す情報が書込まれている。第ｌのＲＯＭ４３ の出力は
、反転器４５の出力する反転クロックによりフリップフ
ロップ４４にクツｆ８ｎ、第２のカウンタ４８のクロッ
ク端子に送られる。
子４６へ送られるほか第１のカウンター４２とクツｆ５
０へ送られる。第１のカウンター４２は２進カウンター
でチンプルクロックの立上りごとに１ずつ増加していく
。Ｍｌカウンター４２の出力は第１のＲＯＭ４３のアド
レス端子（：入力される。第１のＲＯＭＩ＝はフィール
ド開始点以後の複数個のタイミング信号のうち少なくと
も１つが変化する点でｌ、他は０となる信号の変化点を
示すデータが書込まれている。第３図のｓｗｉ、ｓｗ２
ζ＝ついていえば、入力からＢＷＩの変化点で１回、又
、ＥＷＩからＥＷ２の液化で２回という風に変化点を示
す情報が書込まれている。第ｌのＲＯＭ４３ の出力は
、反転器４５の出力する反転クロックによりフリップフ
ロップ４４にクツｆ８ｎ、第２のカウンタ４８のクロッ
ク端子に送られる。
第ｌのＲＯＭ４３の出力が１のたびごとに第２のカウン
ター４８の値はｌずつ増加していく。第２のＲＯＭ４９
は第ｌのＲＯＭ４３で示される変化点ごと（二新しいタ
イミング制御信号を発生する。
ター４８の値はｌずつ増加していく。第２のＲＯＭ４９
は第ｌのＲＯＭ４３で示される変化点ごと（二新しいタ
イミング制御信号を発生する。
第２のＲＯＭ４９の出力はラッチ５０でラッテされ出力
端子４７ｍ 、 ４７ｂ 、・・・、４７ｈへ送られる
。
端子４７ｍ 、 ４７ｂ 、・・・、４７ｈへ送られる
。
このような２投構成のタイミング制御信号発生回路にす
れば文字信号用波形等化器のように規則性が少なく又変
化点が多く、その欧化は５，７３ＭＨｚのクロックで動
作する高速性を必要とする回路（二対して少ない回路規
模で実現することができる。又元来、１つのＲＯＭで実
現する場合制御信号を８棟とすれば９０，０００ ｘ
８ ＝７２０，０００ビツトのＲＯＭが必要となるもの
であるが２段構成であるため、第２のＲＯＭの信号数は
約２００程度であるため９０，０００Ｘｌ＋２５６Ｘ８
＝９２，０００ビット程度でよ＜ＲＯＭ容量も大幅に削
減できる。なお上記例で例えば第５図（ｍｌのような制
御信号が必要なとき、１２個の信号を１２回発生する必
要はなく第５図（ｅｌのようなゲートパルスを発生しさ
えすれば、クロック信号を用いることＣ二より、第５図
（皇）の制御信号は容易に作ることができる。第６図に
、第１のＲＯＭとしてｌワード８ビツトの低速のものを
用いる例を示す。まずクロックは３ビツトカウンター５
７により１／８に分周される。３ビツトカウンター５７
のＭ８Ｂ出力はｍｌのカウンター４２のクロック端子に
入力される。第１のカウンター４２の値は、ｍｘのＲＯ
Ｍ４３のアドレスに入力される。第１のＲＯＭ４３の出
力は３ビツトカウンター５７のＭＳＢ出力は反転器５４
で反転され、ラッテ５５のクロック端子に入力される。
れば文字信号用波形等化器のように規則性が少なく又変
化点が多く、その欧化は５，７３ＭＨｚのクロックで動
作する高速性を必要とする回路（二対して少ない回路規
模で実現することができる。又元来、１つのＲＯＭで実
現する場合制御信号を８棟とすれば９０，０００ ｘ
８ ＝７２０，０００ビツトのＲＯＭが必要となるもの
であるが２段構成であるため、第２のＲＯＭの信号数は
約２００程度であるため９０，０００Ｘｌ＋２５６Ｘ８
＝９２，０００ビット程度でよ＜ＲＯＭ容量も大幅に削
減できる。なお上記例で例えば第５図（ｍｌのような制
御信号が必要なとき、１２個の信号を１２回発生する必
要はなく第５図（ｅｌのようなゲートパルスを発生しさ
えすれば、クロック信号を用いることＣ二より、第５図
（皇）の制御信号は容易に作ることができる。第６図に
、第１のＲＯＭとしてｌワード８ビツトの低速のものを
用いる例を示す。まずクロックは３ビツトカウンター５
７により１／８に分周される。３ビツトカウンター５７
のＭ８Ｂ出力はｍｌのカウンター４２のクロック端子に
入力される。第１のカウンター４２の値は、ｍｘのＲＯ
Ｍ４３のアドレスに入力される。第１のＲＯＭ４３の出
力は３ビツトカウンター５７のＭＳＢ出力は反転器５４
で反転され、ラッテ５５のクロック端子に入力される。
従ってラッチ５５は３ビツトカウンター５７のＭＯＢの
立下りで第１のＲＯＭ出力をラッチする。次にセレクタ
ー５６は３ビツトカウンター５７の出力により８つの第
ｌのＲＯＭ出力から１つを順次選択していく。セレクタ
ー５６の出力はフリップフロップ４４のＤ入力：二送ら
れ以下第４図と同様の動作により文字信号用等化器のタ
イミング制御信号が作られる。
立下りで第１のＲＯＭ出力をラッチする。次にセレクタ
ー５６は３ビツトカウンター５７の出力により８つの第
ｌのＲＯＭ出力から１つを順次選択していく。セレクタ
ー５６の出力はフリップフロップ４４のＤ入力：二送ら
れ以下第４図と同様の動作により文字信号用等化器のタ
イミング制御信号が作られる。
このようシーＲＯＭ、カウンター、クツテ等により構成
されたタイミング制御信号発生回路はノ１−ドウエア規
模が小さくなるので不規則でかつ高速スイッチングが必
要な文字信号用波形等化器（二適している。又第６図Ｃ
二示したような構成にすることにより第１のＲＯＭ４３
は低速で安価なメモリでよいことになるためコストを大
幅に削減できる。
されたタイミング制御信号発生回路はノ１−ドウエア規
模が小さくなるので不規則でかつ高速スイッチングが必
要な文字信号用波形等化器（二適している。又第６図Ｃ
二示したような構成にすることにより第１のＲＯＭ４３
は低速で安価なメモリでよいことになるためコストを大
幅に削減できる。
又、従来マイクロブロセツナー等を用いた制御回路が他
の分野で用いられていたが、制御の速度が遅いため、文
字信号用ディジタル波形等化器に）ま使用できなかった
が、本発明によりこれ（二匹敵する少ない回路規模で実
現することができる。
の分野で用いられていたが、制御の速度が遅いため、文
字信号用ディジタル波形等化器に）ま使用できなかった
が、本発明によりこれ（二匹敵する少ない回路規模で実
現することができる。
本発明ではこのように従来カウンターやフリップフロッ
プの汎用論理ＩＣを３００個程反出いて構成していた文
字信号用波形等化器のタイミング制御回路を１０〜２０
個程度の反出ＩＣで実現することにより小型化、低消費
電力型化することができるものである。従って、このよ
うなタイミング制御回路はＩＣ化した場合も素子数が少
ないためＲＯＭと周辺回路より成るｌ〜２ｔツブのＩＣ
にすることもできる優れた回路であるといえる。
プの汎用論理ＩＣを３００個程反出いて構成していた文
字信号用波形等化器のタイミング制御回路を１０〜２０
個程度の反出ＩＣで実現することにより小型化、低消費
電力型化することができるものである。従って、このよ
うなタイミング制御回路はＩＣ化した場合も素子数が少
ないためＲＯＭと周辺回路より成るｌ〜２ｔツブのＩＣ
にすることもできる優れた回路であるといえる。
又、上記実施例ではタイミング信号は８個であったが、
等化器の構成により別の数でもよく、また必要Ｉ：応じ
これらを論理回路などで処理し、別の制御信号を作り用
いてもよい。すなわち第５図（ａｔ 、 （ｂｌ 、
（ｃｌ 、 （ｄｉの４つの制御信号が必要なときでも
、第５図（ｅ） 、 （ｆｌの２種の制御信号を用意す
れば（ａ）は（ｅ）より（ｂｌは（ｅ）の反転で、ｆｃ
）は（ｅｌと（ｆｌの論理和で、（ｄ）はｆｆ）より生
成できるので全てのタイミング１つ１つについて用意す
る必要はなく、同類のもの共通点の多いものはまとめ、
ＲＯＭ２の容量を削減することができる。
等化器の構成により別の数でもよく、また必要Ｉ：応じ
これらを論理回路などで処理し、別の制御信号を作り用
いてもよい。すなわち第５図（ａｔ 、 （ｂｌ 、
（ｃｌ 、 （ｄｉの４つの制御信号が必要なときでも
、第５図（ｅ） 、 （ｆｌの２種の制御信号を用意す
れば（ａ）は（ｅ）より（ｂｌは（ｅ）の反転で、ｆｃ
）は（ｅｌと（ｆｌの論理和で、（ｄ）はｆｆ）より生
成できるので全てのタイミング１つ１つについて用意す
る必要はなく、同類のもの共通点の多いものはまとめ、
ＲＯＭ２の容量を削減することができる。
第１図は文字信号用波形等化器の一般的構成図、第２図
は文字信号用波形等化器の入力ディジタルメモリの構成
例を示す図、１ｓ３図はその切換スイッチのタイミング
を示す波形図、第４図ｉｔ本発明の波形等化器のタイミ
ング制御信号発生回路図、第５図はタイミング制御信号
の例を示す因、第６図は本発明の波形等化器のタイミン
グ制御信号発生回路の別の実施例を示す因である。 ４１・・・同期分離回路 ４２．４８・・・カウンタ４
３．４９・・・ＲＯＭ ４４・・・フリップフロップ５
０・・・ラッチ 代理人 弁理士 則 近 憲 佑 （ほか１名） 第１図 第２図
は文字信号用波形等化器の入力ディジタルメモリの構成
例を示す図、１ｓ３図はその切換スイッチのタイミング
を示す波形図、第４図ｉｔ本発明の波形等化器のタイミ
ング制御信号発生回路図、第５図はタイミング制御信号
の例を示す因、第６図は本発明の波形等化器のタイミン
グ制御信号発生回路の別の実施例を示す因である。 ４１・・・同期分離回路 ４２．４８・・・カウンタ４
３．４９・・・ＲＯＭ ４４・・・フリップフロップ５
０・・・ラッチ 代理人 弁理士 則 近 憲 佑 （ほか１名） 第１図 第２図
Claims (1)
- 【特許請求の範囲】 Ａ／Ｄｆｉ換した文字信号を記憶するディジタルメモリ
と、テレビ信号のフィールド内の所定の位置を示す信号
を発生するタイミング回路と、２個のＲＯＭと、それら
のアドレスにそれぞれ接続したカウンターと、カウンタ
ークロック発生回路と。 を備え、第ｌのＲＯＭは複数個の制御信号のうち少なく
とも１つに変化がある場合に、その欧化点情報をアドレ
ス順に記憶し、第２のＲＯＭは変化点（二おける制御信
号値をアドレス順に記憶し、前記フィールド内の所定の
位置な示す信号（二より前記各カウンターを周期的にリ
セットし前記カウンタークロックで第ｌのカウンターを
駆動し、第１のカウンターの値をアドレスとして順次第
１のＲＯＭの読出しを行ない、読出された変化点信号を
第２のカウンターの駆動信号とし、第２のカウンターの
値をアドレスとして順次第２のＲＯＭの読出しを行ない
、第２のＲＯＭ出力を制御信号として動作することを特
徴とする文字信号用波形等化器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025974A JPS60171833A (ja) | 1984-02-16 | 1984-02-16 | 文字信号用波形等化器 |
| EP85300952A EP0156480B1 (en) | 1984-02-16 | 1985-02-13 | Timing control signal generator for teletext signal waveform equalizer |
| US06/701,515 US4625241A (en) | 1984-02-16 | 1985-02-14 | Timing control signal generator for teletext signal waveform equalizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025974A JPS60171833A (ja) | 1984-02-16 | 1984-02-16 | 文字信号用波形等化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60171833A true JPS60171833A (ja) | 1985-09-05 |
Family
ID=12180697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025974A Pending JPS60171833A (ja) | 1984-02-16 | 1984-02-16 | 文字信号用波形等化器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4625241A (ja) |
| EP (1) | EP0156480B1 (ja) |
| JP (1) | JPS60171833A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323488A (ja) * | 1986-04-18 | 1988-01-30 | ナグラ プリュ ソシエテ アノニム | 加入者テレビジョン方式用デューダ |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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