JP2661811B2 - フレームパタン検出回路 - Google Patents

フレームパタン検出回路

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JP2661811B2 JP3117302A JP11730291A JP2661811B2 JP 2661811 B2 JP2661811 B2 JP 2661811B2 JP 3117302 A JP3117302 A JP 3117302A JP 11730291 A JP11730291 A JP 11730291A JP 2661811 B2 JP2661811 B2 JP 2661811B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はフレームパタン検出回
路、より具体的にはたとえば伝送装置のオクテット多重
フレーム同期回路などに有利に適用されるフレームパタ
ン検出回路に関する。
【0002】
【従来の技術】図4には、オクテット多重されたシリア
ル信号を入力し、これのフレームパタンを検出するフレ
ームパタン検出回路の従来技術が示されている。同図に
示すように従来のフレームパタン検出回路は、n段のフ
リップフロップで構成されるnビットのシフトレジスタ
401、nビットのパタン検出回路402およびこのパ
タン検出回路402から出力されるパタン一致信号をラ
ッチするフリップフロップ403により構成されてい
る。パタン検出回路402は、n入力1出力のデコーダ
であり、ORゲートまたはNORゲートなどの論理ゲー
トにより構成されている。
【0003】図5には、オクテット多重フレームに使用
されるフレームパタンの構成例が示されている。同図に
示されるようにフレームパタン検出回路に入力されるフ
レームパタンには、8ビット単位のAパタンとBパタン
があり、それぞれがm連続して配置されている。
【0004】図10には、図4に示した従来技術の動作
例を説明する波形図が示されている。同図および図4を
用いて図5に示したmの値を1とした場合の動作を説明
する。
【0005】シリアルデータDiは、シフトレジスタ4
01に入力されると、このレジスタ401により入力ク
ロックCiで1ビットずつシフトされてゆく。このとき
のデータの流れは、データDnからD1へとシフトして
ゆき、図5に示したA1からB8までの16ビットフレ
ームパタンがデコーダであるパタン検出回路402に入
力される。A1からB8までのフレームパタンがパタン
検出回路402に入力されると、検出回路402の出力
“H”がフリップフロップ403に送られる。フリップ
フロップ403は、この出力“H”をクロックCiでラ
ッチし、その結果をフレームパタン一致信号として出力
する。
【0006】
【発明が解決しようとする課題】しかしながらこのよう
な従来技術のフレームパタン検出回路では、全ビットフ
レームパターンを同時に検出するため、フレームパタン
のビット数に比例してパタン検出回路402のゲート遅
延が増える。その結果、フリップフロップ403は、パ
タン検出回路402から出力されるパタン検出結果をク
ロックCiで正しくラッチ出来なくなるという問題点が
あった。
【0007】本発明はこのようなフレームパタンビット
数に比例してパタン検出回路のゲート遅延が増加すると
いう従来技術の問題点を解消するため、パタン検出回路
に入力するビット数を所定のビット数に限定することに
より、フレームパタンビット数に依存せず、高速ビット
レートで動作可能な信頼性の高いフレームパタン検出回
路を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明は上述の課題を解
決するために、オクテット多重されたシリアルデータを
入力し、該シリアルデータをパラレルデータに変換する
変換手段と、該変換手段からの出力データを入力し、第
1のオクテット・フレームパタンを検出する第1のパタ
ン検出手段と、第1のパタン検出手段の出力によって位
相制御される分周器と、該分周器の出力によって前記変
換手段の出力データをラッチするラッチ手段と、該ラッ
チ手段の出力データを入力し、第2のオクテット・フレ
ームパタンを検出する第2のパタン検出手段と、前記第
1のパタン検出手段の出力と前記分周器の出力により前
記第1のオクテット・フレームパタンが連続しているこ
とを検出する第1の保護手段と、前記第2のパタン検出
手段および前記第1の保護手段の出力と前記分周器の出
力とにより、前記第1のオクテット・フレームパタンの
連続と、該フレームパタンの連続に続く前記第2のオク
テット・フレームパタンの連続を検出する第2の保護手
段とを有する。
【0009】
【作用】本発明によれば、パタン検出手段がオクテット
毎に分割して配置され、それぞれのオクテットパタンが
連続することと、二つの連続するパタンが並ぶことを保
護手段により検出する。
【0010】
【実施例】次に添付図面を参照して本発明によるフレー
ムパタン検出回路の実施例を詳細に説明する。
【0011】図1を参照すると、本発明によるフレーム
パタン検出回路の一実施例を示す回路図が示されてい
る。フレームパタン検出回路1は、伝送装置などのオク
テット多重フレーム同期回路におけるフレームパタン検
出回路であり、シフトレジスタ101、Aパタン検出回
路102、フリップフロップ103、第1の保護回路1
04、1/8分周器105、ラッチ回路106、Bパタ
ン検出回路107および第2の保護回路108により構
成されている。
【0012】シフトレジスタ101はシリアルデータを
オクテットのパラレルデータに変換するシフトレジスタ
である。すなわちシフトレジスタ101は、入力シリア
ルデータDiを入力し、これをクロックCiによってラ
ッチ、シフトする。シフトレジスタ101は、ラッチ、
シフトしたデータをAパタン検出回路102およびラッ
チ回路106に送る。
【0013】Aパタン検出回路102は、論理ゲートで
構成されるデコーダであり、図5に示されているフレー
ムパタンのうちAパタンの検出を行なう。Aパタン検出
回路102は、信号線110を介してフリップフロップ
103および1/8分周器に接続され、Aパタンの最上
位ビットMSBにA1パタンが現われると、この出力1
10を“L”から“H”に変化させる。
【0014】フリップフロップ103は、Aパタン検出
回路102からの出力110を入力クロックCi(クロ
ック信号A)によってラッチするフリップフロップであ
る。フリップフロップ103は、その出力端子Qが第1
の保護回路104に接続され、この端子Qよりラッチし
た信号Cを出力する。
【0015】第1の保護回路104は、フリップフロッ
プ103からの出力信号Cおよび1/8分周器105か
らクロックFによりAパタン一致信号の連続を検出す
る。保護回路104は信号線Gを介して第2の保護回路
108に接続されている。
【0016】1/8分周器105は、Aパタン検出回路
102の出力110と制御信号Eiによって制御される
分周器である。分周器105は、信号線Dによりラッチ
回路106に、信号線Fにより保護回路104に、信号
線Gにより保護回路108に接続されている。
【0017】ラッチ回路106は、シフトレジスタ10
1から出力された8ビット信号を、1/8分周器105
より出力されたクロックDによりラッチする。ラッチ回
路106は、Bパタン検出回路107に接続されるとと
もに端子D1〜D8に接続されている。
【0018】Bパタン検出回路107は、論理ゲートで
構成されるデコーダであり、Bパタンの検出を行なう。
Bパタン検出回路107は信号線Hを介して第2の保護
回路108に接続されている。
【0019】第2の保護回路108は、Aパタン一致信
号の連続を示す第1の保護回路104の出力と、それに
続くBパタン一致信号の連続を検出する回路である。保
護回路108はAパタンとBパタンの連続パタンを検出
すると、一致信号Jを出力する。
【0020】図5は、オクテット多重フレームに使用さ
れるフレームパタンの一構成例を示した構成図である。
同図では、8ビット単位のAパタンとBパタンがそれぞ
れm個連続して配置されたときのフレームパタン構成図
が示されている。同図に示すように上記実施例では、こ
のようにAパタンとBパタンがそれぞれm個連続してい
る場合でも適用可能であるが、ここでは理解を容易にす
るためにmの値を1としたときのフレームパターン検出
回路1の動作を、図6の波形図を用いて説明する。な
お、このときの制御信号Eiはイネーブルであるとす
る。
【0021】入力クロック端子Ciより入力されたクロ
ックAによってシフトレジスタ101でシフト、ラッチ
された信号Diは、ラッチ回路106とAパタン検出回
路102に入力される。入力データDiは、シフトレジ
スタ106の最下位ビットLSBから最上位ビットMS
Bへとシフトされる。信号Bに最上位ビットMSBの図
6に示したA1パタンが現われると、Aパタン検出回路
102の出力110が“L”から“H”へと変わり、フ
リップフロップ103によってラッチされる。このラッ
チされた信号Cがフリップフロップ103より出力され
る。
【0022】1/8分周期105は、Aパタン検出回路
102の出力110によってプリセットされ、クロック
信号Dとクロック信号Fの立ち上がりでAパタン検出信
号Cをサンプリングし、1回と判断する。1/8分周期
105は自走するので、リセット後は8ビットおきに立
ち上がりのあるクロック信号Fが得られる。Aパタンが
連続すれば、保護回路104はAパタン検出信号がm回
連続したことを検出する。ここでは、mの値が1なの
で、次のクロック信号Fによって、A×mパタン検出信
号Gを第2の保護回路106に出力する。
【0023】位相制御されたクロック信号Dは、8ビッ
トおきに立ち上がりを持ち、ラッチ回路106に入力さ
れる。ラッチ回路106は、オクテット毎にシフトレジ
スタ101の出力信号をラッチするので、Aパタンの次
に来るBパタンはオクテットが揃ったパタンとなる。
【0024】ラッチ回路106から出力されたBパタン
が、Bパタン検出回路107に入力されると、Bパタン
検出回路107の検出信号Hが“L”から“H”に変化
する。第2の保護回路108では、Bパタン検出信号H
とA×m検出信号Gが同時に“H”であることを検出す
ると、Aパタン、Bパタンの連続パタンであると判断
し、一致信号Jをオクテット信号Eと同相で出力する。
【0025】次に本発明によるフレームパタン検出回路
の他の実施例を説明する。図2には本発明の他の実施例
を示すフレームパタン検出回路2の回路図が示されてい
る。なお、同図において図1と重複している信号A〜J
は特に図1と同一の信号を示したものではない。シフト
レジスタ201aおよび201bは、シリアルデータC
i(データA)を入力し、これをパラレルデータに変換
するシフトレジスタである。すなわち、シフトレジスタ
201はそれぞれ、入力クロックCiを1/2分周する
1/2分周器205aに接続され、この分周器205a
より入力したクロックによって、シリアルデータDiを
ラッチ、シフトする。
【0026】Aパタン検出回路202aおよび202b
は、それぞれ所定のAビットパタンを検出する論理ゲー
トで構成されるデコーダである。Aパタン検出回路20
2aの入力側はラッチ回路209aおよびシフトレジス
タ201aの出力側に、またAパタン検出回路202b
の入力側はラッチ回路209bおよびシフトレジスタ2
01bの出力側にそれぞれ接続されている。Aパタン検
出回路202aの出力側はフリップフロップ203a
に、Aパタン検出回路202bの出力側はフリップフロ
ップ203bにそれぞれ接続されている。
【0027】フリップフロップ203はそれぞれ、Aパ
タン検出回路202からの出力を1/2分周器205か
らの出力クロックによりラッチする回路である。すなわ
ち、フリップフロップ203aはAパタン検出回路20
2aからの出力Iを1/2分周器205からの出力クロ
ックCによってラッチし、フリップフロップ203bは
Aパタン検出回路202bからの出力Jを1/2分周器
205からの出力クロックDによってラッチする。フリ
ップフロップ203aおよび203bは、ラッチした信
号を、選択回路210、第1の保護回路204および1
/4分周器205bに出力する。
【0028】第1の保護回路204はAパタン一致信号
の連続を検出する検出回路である。保護回路204はそ
の出力側が第2の保護回路208に接続されている。
【0029】1/2分周器205aおよび1/4分周器
205bにより同実施例では1/8分周器が構成されて
いる。1/4分周器205bは、フリップフロップ20
3でラッチされる各Aパタン検出回路202の出力と制
御許可信号Eiによって制御される。1/4分周器20
5bの出力側は、ラッチ回路206a,206b、第1
の保護回路204および第2の保護回路208に接続さ
れている。
【0030】ラッチ回路206aおよび206bは、シ
フトレジスタ201aおよび201bから出力された8
ビット信号を、分周器205aおよび205bにより構
成される1/8分周器より出力されるクロックMによっ
てラッチする。
【0031】Bパタン検出回路207は、ビットの揃っ
たBパタンを検出する論理ゲートにより構成されるデコ
ーダである。Bパタン検出回路207は、その入力側が
セレクタ213aおよび213bの出力側に、その出力
側が第2の保護回路208に接続されている。
【0032】第2の保護回路208は、Aパタン一致信
号の連続を示す第1の保護回路204の出力と、それに
続くBパタン一致信号の連続を検出する検出回路であ
る。第2の保護回路208はAパタンとBパタンの連続
を検出すると、一致信号Sを出力する。
【0033】ラッチ回路209aは、シフトレジスタ2
01bの出力側に接続され、このレジスタからの出力を
ラッチする回路である。また、ラッチ回路209bは、
シフトレジスタ201aの出力側に接続され、このレジ
スタからの出力をラッチする回路である。ラッチ回路2
09aおよびシフトレジスタ201bの出力側はセレク
タ212aに、ラッチ回路209bおよびシフトレジス
タ201aの出力側はセレクタ212bにそれぞれ接続
されている。
【0034】セレクタ212aは、ラッチ回路209a
とシフトレジスタ201bの出力を選択するセレクタで
ある。また、セレクタ212bは、ラッチ回路209b
とシフトレジスタ201aの出力を選択するセレクタで
ある。セレクタ212aの出力側はラッチ回路206a
に、セレクタ212bの出力側はラッチ回路206bに
それぞれ接続されている。ラッチ回路206aおよび2
06bに接続されるセレクタ213aおよび213b
は、これらラッチ回路206の何れか一方の出力を選択
するセレクタである。これらセレクタ212、213お
よびラッチ回路206は、選択回路210により制御さ
れる。
【0035】選択回路210は、制御許可信号Eiによ
って制御される選択回路である。セレクタ211は、選
択回路210からの制御出力により、1/2分周器20
5aから出力された2つのクロックの内、何れか一方を
選択して1/4分周器に出力するセレクタである。
【0036】フレームパタン検出回路2は、フレームパ
タン検出回路1と同様に図5におけるmの値を任意に選
択することが出来るが、ここではmの値を1としたとき
のフレームパタンを例に動作を説明する。なお、動作説
明にあたって制御許可信号Eiはイネーブル状態である
とし、各回路に現われる信号波形図を図7および図8に
示す。また、図9はこれら図7および図8の配置を示し
た配置図である。
【0037】1/2分周器205aは、入力クロックC
i(A)を分周し、位相のずれた2つのクロックCおよ
びDを出力する。シフトレジスタ201aは、入力デー
タDi(B)をクロックCによって2ビットおきにラッ
チし、最下位ビットLSBから最上位ビットMSBへと
シフトしたデータEを出力する。また、シフトレジスタ
201bは、入力データBをクロックDによって2ビッ
トおきにラッチし、最下位ビットLSBから最上位ビッ
トMSBへとシフトしたデータFを出力する。
【0038】ラッチ回路209aは、シフトレジスタ2
01bの出力を、シフトレジスタ201aに入力される
クロックと同位相のクロックCでラッチする。ラッチ回
路209bは、シフトレジスタ201aの出力を、シフ
トレジスタ201bに入力されるクロックと同位相のク
ロックDでラッチする。これにより、シフトレジスタ2
01bには偶数ビットが入り、ラッチ回路209bには
奇数ビットが入る。
【0039】シフトレジスタ201bに「A2,A4,
A6,A8」、ラッチ回路209bに「A1,A3,A
5,A7」ビットパタンが揃い、Aパタン検出回路20
2bに入力されると、Aパタン検出信号Jが“L”から
“H”に変化する。Aパタン検出信号Jは、フリップフ
ロップ203bにおいて、クロックDの立ち上がりでラ
ッチされる。ラッチされたAパタン検出信号Jは、選択
回路210と第1の保護回路204に入力される。選択
回路210は、クロックDでラッチしたAパタン検出信
号Jによって制御され、この信号Jが“L”から“H”
に変化すると出力選択信号Kを“H”にする。
【0040】セレクタ211は、選択信号Kの“H”を
受けると、クロックCを選択し、これをクロックLとし
て出力する。1/4分周器205bは、セレクタ211
より出力されたクロックLと、フリップフロップ203
bでラッチされたAパタン検出信号Jを入力して、カウ
ンタの位相を制御する。
【0041】セレクタ212aおよび212bは、選択
信号Kの“H”を受けて、シフトレジスタ201bとラ
ッチ回路209bの出力信号(信号F、Gを含む)を選
択する。1/4分周器205bにおいて、位相制御され
て出力されたクロックOは、第1の保護回路204に入
力される。保護回路204は、フリップフロップ203
bでラッチされたAパタン検出信号Jとフリップフロッ
プ203aでラッチされたAパタン検出信号IのOR
を、クロックOの最初の立ち上がりでラッチし、Aパタ
ン検出1回と判断する。保護回路204では、Aパタン
検出結果を次のクロックOの立ち上がりで、A×mパタ
ン検出信号Pとして第2の保護回路208に出力する。
【0042】1/4分周器205bにおいて位相制御さ
れて出力されたクロックMは、ラッチ回路206aおよ
び206bに入力される。これらラッチ回路206で
は、クロックMの立ち上がりで、セレクタ212aまた
は212bによって選択された信号(信号F、Gを含
む)をラッチする。ラッチ回路206aまたは206b
でラッチされた信号は、Aパタン検出後であればオクテ
ットが揃っている。したがって、Aパタンの次にBパタ
ンが来ると、ラッチ回路206aおよび206bでは、
オクテットの揃ったBパタンがラッチされる。ラッチ回
路206a、206bでラッチしたBパタンは、ビット
の並びが「B2,B4,B6,B8,B1,B3,B
5,B7」となっているので、セレクタ213aおよび
213bによって並び換えをし、「B1,B3,B5,
B7,B2,B4,B6,B8」とする。
【0043】セレクタ213a,213bの出力信号
(信号Nを含む)が、ビットの揃ったBパタンとしてB
パタン検出回路207に入力されると、Bパタン検出信
号Rは“L”から“H”に変化する。第2の保護回路2
08では、Bパタン検出信号RとA×mパタン検出信号
PをクロックQで同時に検出し、これら検出信号が共に
“H”であれば、Aパタン、Bパタンの連続パタンであ
ると判断して、一致信号Sをオクテット信号(信号Nを
含む)と同相で出力する。
【0044】このようにこれら実施例によれば、パタン
検出回路に入力するビット数を8ビットとすることによ
って、フレームパタンビット数に依存せずに、高速ビッ
トレートで動作可能となる。
【0045】図3は本実施例における保護回路の一構成
例を示す回路図である。図3(a)には保護段数を1段
(m=1)としたときの例が示されている。図3(a)
に示す第1の保護回路は、図1に示したフレームパタン
検出回路1の第1の保護回路104と同等である。ま
た、図3(a)に示す第1の保護回路は、フリップフロ
ップ301のD入力端子の前にORゲートを追加すれ
ば、図2に示す第1の保護回路204と同等である。さ
らに、図3(a)に示す第2の保護回路は、図1に示す
第2の保護回路108、図2に示す第2の保護回路20
8と同等である。なお、同図において信号線の各記号は
図1と一致させている。
【0046】図3に示すように、第1の保護回路はフリ
ップフロップ301およびフリップフロップ302を有
する。フリップフロップ301は、Aパタン検出信号C
をラッチして、位相調整する為のフリップフロップであ
る。フリップフロップ302は、Aパタン検出信号Cを
A×mパタン検出信号Gとして保護回路2に出力する為
のフリップフロップである。
【0047】第2の保護回路は、フリップフロップ30
3,304、ANDゲート305、反転回路306によ
り構成されている。ANDゲート305は、Bパタン検
出信号Hと、A×mパタン検出信号Gが同時発生してい
ることを検出するためのANDゲートである。フリップ
フロップ303は、ANDゲート305の出力をクロッ
クIでラッチするためのフリップフロップである。反転
回路306は、クロックIを反転させ、クロック位相を
調整するためのゲート回路である。フリップフロップ3
04は、フリップフロップ303の出力信号の位相調整
を行ない、一致信号Jを出力するフリップフロップであ
る。
【0048】図3(b)は、保護段数が2段(m=2)
のときの回路例が示されている。保護段数が2段の場
合、第1の保護回路は3つのフリップフロップ307〜
309とANDゲート313により構成されている。ま
た、第2の保護回路は、3つのフリップフロップ310
〜312、ORゲート314、ANDゲート315、3
16および反転回路317により構成されている。
【0049】フリップフロップ307は、Aパタン検出
信号Cをラッチして、位相調整するためのフリップフロ
ップである。フリップフロップ308,309は、連続
するAパタン検出信号Cをラッチする為のフリップフロ
ップである。ANDゲート313は、Aパタン検出信号
Cが2回連続することを検出する為のゲート回路であ
る。
【0050】ORゲート314は、Aパタン検出信号C
が2回連続するか、Aパタン検出信号Cが2回連続した
後、Bパタン検出信号Hを1回検出した状態を検出する
ためのゲート回路である。ANDゲート315は、OR
ゲート314の条件と、2回目のBパタン検出信号Hが
同時に発生することを検出するためのゲート回路であ
る。フリップフロップ310は、Aパタン検出信号Cが
2回連続して、Bパタン検出信号Hが2回連続する状態
を保持するためのフリップフロップである。フリップフ
ロップ311は、Aパタン検出信号Cが2回連続して、
Bパタン検出信号Hを1回検出した状態を保持するため
のフリップフロップである。ANDゲート316は、A
パタン検出信号Cが2回連続して、Bパタン検出信号H
が2回連続することを検出するためのゲート回路であ
る。反転回路317は、クロックIを反転させ、クロッ
ク位相を調整するためのゲート回路である。フリップフ
ロップ312は、ANDゲート316の出力信号を位相
調整し、一致信号Jとして出力するためのフリップフロ
ップである。
【0051】なお、上述した保護回路では、m=1また
は2のときの回路構成を示したが本発明はとくにこのよ
うに限定されるものではなく、m=n(nは自然数)の
回路構成であっても良い。
【0052】
【発明の効果】このように本発明のフレームパタン検出
回路によれば、フレームパタン検出回路をオクテット毎
に分散配置し、オクテットごとにパタン検出する第1の
パタン検出手段と、両パタンが連続していることを検出
する第2の検出手段とを設けたので、高速ビットレート
でも動作可能となり、本発明が適用される伝送装置の伝
送処理能力を向上させることが出来る。
【図面の簡単な説明】
【図1】本発明によるフレームパタン検出回路の実施例
を示す回路図、
【図2】本発明によるフレームパタン検出回路の他の実
施例を示す回路図、
【図3】本発明によるフレームパタン検出回路における
保護回路の一実施例を示す回路図、
【図4】従来技術におけるフレームパタン検出回路、
【図5】フレームパタンの構成、
【図6】図1に示した実施例の動作を説明する波形図、
【図7】図2に示した実施例の動作を説明する波形図、
【図8】図2に示した実施例の動作を説明する波形図、
【図9】図7および図8に示した波形図の配置、
【図10】従来技術の動作を説明する波形図である。
【符号の説明】
101,201a,201b シフトレジスタ 102,202a,202b Aパタン検出回路 103,203a,203b フリップフロップ 104,204 第1の保護回路 105 1/8分周器 106,206a,206b,209a,209b ラッチ回路 107,207 Bパタン検出回路 108,208 第2の保護回路 205a 1/2分周器 205b 1/4分周器 210 選択回路 211,212a,212b,213a,213b セレクタ

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 オクテット多重されたフレームパタンを
    入力し、該フレームパタンの検出を行なうフレームパタ
    ン検出回路において、該回路は、 前記オクテット多重されたシリアルデータを入力し、該
    シリアルデータをパラレルデータに変換する変換手段
    と、 該変換手段からの出力データを入力し、第1のオクテッ
    ト・フレームパタンを検出する第1のパタン検出手段
    と、 第1のパタン検出手段の出力によって位相制御される
    分周器と、 該分周器の出力によって前記変換手段の出力データをラ
    ッチするラッチ手段と、 該ラッチ手段の出力データを入力し、第2のオクテット
    ・フレームパタンを検出する第2のパタン検出手段と、前記 第1のパタン検出手段の出力と前記分周器の出力に
    より前記第1のオクテット・フレームパタンが連続して
    いることを検出する第1の保護手段と、前記 第2のパタン検出手段および前記第1の保護手段の
    出力と前記分周器の出力とにより、前記第1のオクテッ
    ト・フレームパタンの連続と、該フレームパタンの連続
    に続く前記第2のオクテット・フレームパタンの連続を
    検出する第2の保護手段とを有することを特徴とするフ
    レームパタン検出回路。
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