DE69836019T2

DE69836019T2 - Fangschaltung für absolute Phasensynchronisation

Info

Publication number: DE69836019T2
Application number: DE69836019T
Authority: DE
Inventors: Akihiro Zama-shi HORII; Kenichi Yokohama-shi SHIRAISHI
Original assignee: Kenwood KK
Current assignee: Kenwood KK
Priority date: 1997-06-30
Filing date: 1998-06-29
Publication date: 2007-01-11
Anticipated expiration: 2018-06-30
Also published as: CA2293629C; DE69836019D1; EP0994611B1; CN1117458C; CN1262010A; EP0994611A4; EP0994611A1; US6678342B1; WO1999000955A1; CA2293629A1

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung bezieht sich auf eine Absoluteinphasungssynchronisationserfassungsschaltung und insbesondere auf eine Absoluteinphasungssynchronisationserfassungsschaltung zum Absoluteinphasen eines Phasenwinkels eines empfangenen Signals, um diesen mit einem Übertragungssignalphasenwinkel in Übereinstimmung zu bringen, wobei die Schaltung bei einem Empfänger eingesetzt wird, der ein digitales Signal empfängt, das mittels verschiedener Modulationsverfahren mit unterschiedlichen erforderlichen CNRs moduliert ist.
OFFENBARUNG DER ERFINDUNG
Bei einem Rundfunkempfänger, der ein moduliertes digitales Signal empfängt, das mittels eines hierarchischen Übertragungsverfahrens mit einer zeitsequentiellen Kombination aus verschiedenen Modulationsverfahren mit unterschiedlichen erforderlichen CNRs, wie z.B. 8PSK-Modulation, QPSK-Modulation und BPSK-Modulation, die für jeden Rahmen zu wiederholen sind, übertragen wird, nimmt eine Absoluteinphasungssynchronisationserfassungsschaltung eine Absoluteinphasung eines Phasenwinkels eines empfangenen Signals vor, um diesen in Übereinstimmung mit einem Übertragungssignalphasenwinkel zu bringen, und zwar durch Erfassen eines Rahmensynchronisationssignals aus demodulierten Basisbandsignalen (nachstehend auch Symbolstrom genannt), durch Berechnen eines aktuellen Phasenrotationswinkels eines empfangenen Signals anhand der Signalpunktanordnung des erfassten Rahmensynchronisationssignals und durch Drehen der demodulierten Basisbandsignale in umgekehrter Phasenrichtung in Übereinstimmung mit dem berechneten Phasenrotationswinkel des empfangenen Signals.
Wie aus 14 ersichtlich, verfügt eine herkömmliche Absoluteinphasungssynchronisationserfassungsschaltung über eine Demodulationsschaltung 1, einen Rahmensynchronismuserfassungsblock 2, einen Rahmensynchronisationssignalgenerator 6, einen Remapper 7 in Form eines ROM und einen Phasenerfassungsblock 8 für empfangene Signale. Der Rahmensynchronismuserfassungsblock 2 besitzt einen BPSK-Demapper 3, die Synchronismuserfassungsschaltungen 40 bis 47 und eine Rahmensynchronisationsschaltung 5. Der Phasenerfassungsblock 8 für empfangene Signale beinhaltet die Verzögerungsschaltungen 81 und 82, eine 0°/180°-Phasenrotationsschaltung 83, die Akkumulations-/Additions-/Durchschnittsberechnungsschaltungen 85 und 86 und eine Phasenbestimmungsschaltung 87 für empfangene Signale.
Die in 14 veranschaulichte herkömmliche Absoluteinphasungssynchronisationserfassungsschaltung frequenzwandelt ein empfangenes digitales moduliertes Signal zu einem Signal mit einer vorgegebenen Zwischenfrequenz, das der Demodulationsschaltung 1 zugeführt wird, um das Zwischenfrequenzsignal zu demodulieren. Die Demodulationsschaltung 1 gibt demodulierte Basisbandsignale aus, z.B. die Basisbandsignale I(8) und Q(8) mit der Quantisierungsbitzahl 8. (Die Ziffern in Klammern geben die Anzahl der Bits an; auf diese Ziffern wird im Folgenden zuweilen verzichtet, so dass diese Basisbandsignale einfach mit I und Q bezeichnet werden).
Die Basisbandsignale I(8) und Q(8) werden beispielsweise dem BPSK-Demapper 3 des Rahmensynchronismuserfassungsblocks 2 eingegeben, damit das BPSK-modulierte Rahmensynchronisationssignal erfasst wird. Der BPSK-Demapper 3 gibt einen Bitstrom B0 aus, an dem ein BPSK-Demapping vorgenommen wurde, und besteht z.B. aus einem ROM.
Das Mapping für jedes Modulationsverfahren auf der Übertragungsseite wird unter Bezugnahme auf 15 beschrieben. 15(a) zeigt eine Signalpunktanordnung für 8PSK-Modulation. Mittels 8PSK-Modulation kann ein digitales 3-Bit-Signal (a, b, c) durch ein Symbol übertragen werden. Es gibt acht Bit-Kombinationen, die ein Symbol bilden, nämlich (0, 0, 0) (0, 0, 1), ..., (1, 1, 1). Diese digitalen 3-Bit-Signale werden zu Signalpunktanordnungen 0 bis 7 auf einer übertragungsseitigen I-Q-Vektorebene gewandelt, die in 15(a) dargestellt ist. Diese Wandlung wird 8PSK-Mapping genannt.
In dem angeführten Beispiel aus 15(a) wird ein Bit-Train (0, 0, 0) zu der Signalpunktanordnung „0" gewandelt, ein Bit-Train (0, 0, 1) wird zu der Signalpunktanordnung „1" gewandelt, ein Bit-Train (0, 1, 1) wird zu der Signalpunktanordnung „2" gewandelt, ein Bit-Train (0, 1, 0) wird zu der Signalpunktanordnung „3" gewandelt, ein Bit-Train (1, 0, 0) wird zu der Signalpunktanordnung „4" gewandelt, ein Bit-Train (1, 0, 1) wird zu der Signalpunktanordnung „5" gewandelt, ein Bit-Train (1, 1, 1) wird zu der Signalpunktanordnung „6" gewandelt, und ein Bit-Train (1, 1, 0) wird zu der Signalpunktanordnung „7" gewandelt.
15(b) zeigt eine Signalpunktanordnung für QPSK-Modulation. Mittels QPSK-Modulation lässt sich ein digitales Zwei-Bit-Signal (d, e) durch ein Symbol übertragen. Es bestehen vier Bitkombinationen, die ein Symbol bilden, nämlich (0, 0), (0, 1), (1, 0) und (1, 1). In dem angeführten Beispiel aus 15(b) wird ein Bit-Train (1, 1) zu der Signalpunktanordnung „1" gewandelt, ein Bit-Train (0, 1) wird zu der Signalpunktanordnung „ 3" gewandelt, ein Bit-Train (0, 0) wird zu der Signalpunktanordnung „5" gewandelt, und ein Bit-Train (1, 0) wird zu der Signalpunktanordnung „7" gewandelt. Das Verhältnis zwischen der Signalpunktanordnung und deren Ziffer in jedem Modulationsverfahren ist in gleicher Weise definiert wie bei der 8PSK-Modulation.
15(c) zeigt eine Signalpunktanordnung für BPSK-Modulation. Mittels BPSK-Modulation kann ein digitales Ein-Bit-Signal (f) durch ein Symbol übertragen werden. Das digitale Signal (1) wird zu der Signalpunktanordnung „0" gewandelt, und das digitale Signal (0) wird zu der Signalpunktanordnung „4" gewandelt.
Als Nächstes erfolgt die Beschreibung des Rahmensynchronisationssignals. Beim hierarchischen Übertragungsverfahren wird das Rahmensynchronisationssignal übertragen, das mittels BPSK mit dem geringsten erforderlichen CNR moduliert ist. Hierbei wird davon ausgegangen, dass der Bitstrom des aus 16 Bits bestehenden Rahmensynchronisationssignals (S0, S1, ..., S14, S15) lautet und jedes Bit beginnend mit S0 übertragen wird. In diesem Fall werden ein Bitstrom (0, 0, 0, 1, 0, 0, 1, 1, 0, 1, 0, 1, 1, 1, 1, 0) und ein Bitstrom, bei dem die letzten acht Bits in umgekehrter Reihenfolge auftreten (0, 0, 0, 1, 0, 0, 1, 1, 1, 0, 1, 0, 0, 0, 0, 1), abwechselnd für jeden Rahmen übertragen. Im Folgenden wird der Bitstrom des Rahmensynchronisationssignals auch „SYNCPAT" genannt und der Bitstrom, bei dem die letzten acht Bits in umgekehrter Reihenfolge auftreten, „nSYNCPAT". An der Übertragungsseite wird dieser Bitstrom durch das in 15(c) dargestellte BPSK-Mapping entweder zu der Signalpunktanordnung „0" oder „4" gewandelt, und der gewandelte Symbolstrom wird übertragen.
Um das Rahmensynchronisationssignal aus 16 Bits zu erfassen, d.h. aus 16 BPSK-modulierten und übertragenen Symbolen, ist es notwendig, die empfangenen Symbole zu Bits durch BPSK-Demapping zu wandeln, dargestellt in 16(a) gegenüber dem Mapping an der Übertragungsseite. Wie aus 16(a) hervorgeht, wird das demodulierte Signal als „1" eingestuft, wenn es in einem schraffierten Bereich auf der empfangsseitigen I-Q-Vektorebene empfangen wird, wohingegen es als „0" eingestuft wird, wenn es in einem nicht schraffierten Bereich empfangen wird. Die Einstufung des Outputs als „1" oder „0" erfolgt nämlich in Abhängigkeit davon, in welchem der beiden Bereiche, die in 16(a) durch eine dicke BPSK-Bestimmungsgrenzlinie getrennt sind, das demodulierte Signal empfangen wird. Dieser Vorgang wird BPSK-Demapping genannt.
Die Basisbandsignale I und Q werden zwecks Durchführung der Bitwandlung in den BPSK-Demapper 3 eingegeben. Der BPSK-Demapper 3 führt das BPSK-Demapping durch und gibt einen Bitstrom B0 aus. In dieser Spezifikation ist unter dem Begriff „Demapper" eine Demapping-Schaltung zu verstehen. Der Bitstrom B0 wird in die Synchronismuserfassungsschaltung 40 eingegeben, welche den Bitstrom des Rahmensynchronisationssignals aus dem Bitstrom B0 erfasst.
Als Nächstes wird die Synchronismuserfassungsschaltung 40 anhand 17 erläutert. Der Bitstrom B0 wird in ein Schieberegister D15 eingegeben und sequentiell zu einem Schieberegister D0 hochgeschoben. Zur selben Zeit werden, nachdem die logischen Levels der Outputs der Schieberegister D15 bis D0 an vorgegebenen Bits invertiert sind, die Outputs der Schieberegister D15 bis D0 den Und-Gattern 51 und 52 eingegeben. Ein Output SYNA0 des Und-Gatters 51 nimmt einen hohen Level an, wenn der Status der Schieberegister D15 bis D0 (D0, D1, ..., D14, D15) zu (0, 0, 0, 1, 0, 0, 1, 1, 0, 1, 0, 1, 1, 1, 1, 0) wird, wohingegen ein Output SYNB0 des Und-Gatters 52 einen hohen Level annimmt, wenn der Status (0, 0, 0, 1, 0, 0, 1, 1, 1, 0, 1, 0, 0, 0, 0, 1) wird. Folglich nimmt der Output SYNA0 den hohen Level an, wenn SYNCPAT erfasst wird, und der Output SYNB0 nimmt den hohen Level an, wenn nSYNCPAT erfasst wird.
Die Outputs SYNA0 und SYNB0 der Synchronismuserfassungsschaltung 40 werden in die Rahmensynchronisationsschaltung 5 eingegeben, welche feststellt, dass eine Rahmensynchronisation vorliegt, wenn sich bestätigt, dass SYNA0 und SYNB0 abwechselnd in einem vorgegebenen Rahmenabstand empfangen werden, und welche bei jeder Rahmenperiode einen Rahmensynchronisationspuls ausgibt.
Im Allgemeinen werden bei der hierarchischen Übertragungstechnik mit einer zeitsequentiellen Kombination aus verschiedenen Modulationsverfahren mit unterschiedlichen erforderlichen CNRs, die für jeden Rahmen zu wiederholen sind, Kopfdaten, die repräsentativ für eine solche Rahmenmultiplexstruktur sind, gemultiplext. Nachdem das Vorhandensein einer Rahmensynchronisation festgestellt ist, werden die Kopfdaten, welche repräsentativ für die Rahmenmultiplexstruktur sind, in Reaktion auf ein Timing-Signal extrahiert, das aus dem Rahmensynchronisationspuls erzeugt wird, der aus der Rahmensynchronisationsschaltung 5 ausgegeben wird. Deshalb besteht die Möglichkeit, das Processing für jedes Modulationsverfahren erst nach der Identifizierung der Rahmenmultiplexstruktur zu beginnen.
Mit anderen Worten fungiert die Demodulationsschaltung 1 als 8PSK-Demodulationsschaltung, bis die Rahmensynchronisation beurteilt ist. Deshalb drehen sich die I- und Q-Achse der empfangsseitigen I-Q-Vektorebene in Abhängigkeit von der Phase eines Demodulationsträgers, der von einer Trägerwiederherstellungsschaltung der Demodulationsschaltung 1 wiederhergestellt wird, und verändern ihre Phasen um θ = 45° × n (n ist eine ganze Zahl von 0 bis 7) in Bezug auf die übertragungsseitige I-Q-Vektorebene. Genauer ausgedrückt, kann in Abhängigkeit von der Phase des Demodulationsträgers der Symbolstrom des Rahmensynchronisationssignals, an dem ein BPSK-Mapping an der Signalpunktanordnung „0" für das Bit „1" und an der Signalpunktanordnung „4" für das Bit „0" vorgenommen wurde, wie in 15(c) dargestellt, an den Signalpunktanordnungen „0" und „4" auftreten, wenn θ = 0°, genauso wie bei der Übertragungsseite, an den Signalpunktanordnungen „1" und „5" bei einer Phasenrotation θ = 45°, an den Signalpunktanordnungen „ 2" und „6" bei einer Phasenrotation θ = 90°, usw. Folglich gibt es acht Phasen, an denen das Rahmensynchronisationssignal demoduliert wird. Es ist notwendig, das Rahmensynchronisationssignal zu erfassen, selbst wenn es an jener Phase demoduliert ist.
Aus diesem Grund besteht der BPSK-Demapper 3, wie 18 zeigt, aus den BPSK-Demappern 30 bis 37 entsprechend den Phasenrotationen θ = 0° (n = 0), θ = 45° (n = 1), θ = 90° (n = 2), ..., θ = 270° (n = 6) und θ = 315° (n = 7).
16(b) veranschaulicht das BPSK-Demapping, bei welchem die Symbolliste des demodulierten Rahmensynchronisationssignals die Phasenrotation θ = 45° aufweist, so dass das Bit „1" an der Signalpunktanordnung „1" auftritt und das Bit „0" an der Signalpunktanordnung „5". Die in 16(b) dargestellte dicke BPSK-Bestimmungsgrenzlinie dreht sich entgegen dem Uhrzeigersinn um 45° in Bezug auf die dicke BPSK-Bestimmungsgrenzlinie des BPSK-Demapping mit der gleichen Phase wie die Übertragungsseite, dargestellt in 16(a). Durch Verwendung eines derartigen BPSK-Demappers lässt sich das um θ = 45° gedrehte Rahmensynchronisationssignal stabil erfassen. Dieser Output des BPSK-Demappers 3 entspricht einem Output B1, der in 14 gezeigt ist. Bei B2 bis B7 handelt es sich um Outputs des BPSK-Demappers 3, die θ = 45° × n entsprechen (n ist eine ganze Zahl von 2 bis 7).
Die Schaltungsstrukturen der Synchronismuserfassungsschaltungen 41 bis 47 sind die gleichen wie jene der Synchronismuserfassungsschaltung 40. Da die Synchronismuserfassungsschaltungen 40 bis 47 vorgesehen sind, kann das Rahmensynchronisationssignal von mindestens einer, aber auch von mehreren Synchronismuserfassungsschaltungen 40 bis 47 erfasst werden, und zwar unabhängig von der Phasenrotation der Basisbandsignale, die von der Phase des Wiederherstellungsträgers verursacht wird, der von der Trägerwiederherstellungsschaltung der Demodulationsschaltung 1 wiederhergestellt wird. Nachdem die Synchronismuserfassungsschaltung das Rahmensynchronisationssignal erfasst hat, gibt sie SYNAn oder SYNBn (n ist eine ganze Zahl von 0 bis 7) in Übereinstimmung mit dem Muster (SYNCPAT oder nSYNCPAT) des erfassten Rahmensynchronisationssignals aus.
Das SYNAn- und das SYNBn-Signal werden von den Oder-Gattern 53 und 54 der Rahmensynchronisationsschaltung 5 aufgenommen, die in 19(a) und 19(b) veranschaulicht ist. Falls bestätigt wird, dass eine logische Summe SYNA von SYNAn des Oder-Gatters 53 und eine logische Summe SYNB von SYNBn des Oder-Gatters 54 alternierend in einem vorgegebenen Rahmenabstand empfangen werden, wird festgestellt, dass eine Rahmensynchronisation vorliegt, und ein Rahmensynchronisationspuls wird bei jeder Rahmenperiode ausgegeben.
Die Funktionsweise des in 14 veranschaulichten Rahmensynchronismuserfassungsblocks 2, der das Rahmensynchronisationssignal erfasst und den Rahmensynchronisationspuls ausgibt, wurde obig erläutert. Als Nächstes erfolgt die Beschreibung des Absoluteinphasens, bei dem ein Phasenrotationswinkel eines gegenwärtig empfangenen Signals anhand der Signalpunktanordnung des erfassten Rahmensynchronisationssignals berechnet wird und die demodulierten Basisbandsignale in umgekehrter Phasenrichtung in Übereinstimmung mit dem berechneten Phasenrotationswinkel gedreht werden.
Am Symbolstrom des Rahmensynchronisationssignals, das aus den Basisbandsignalen, an denen ein BPSK-Mapping erfolgt ist und die ferner von der Übertragungsseite aus übertragen werden, erhalten wird und das von der Demodulationsschaltung 1 demoduliert wird, erfolgt mittels des BPSK-Demappers 3 ein Demapping zu einem Bit „1" oder „0". Die Phasendifferenz zwischen den Symbolströmen des Rahmensynchronisationssignals, das zu den Bits „1" und „0" demapped ist, beläuft sich auf 180°. Falls die Phase des Symbolstroms des Rahmensynchronisationssignals, an dem ein Demapping zum Bit „0" vorgenommen wird, um 180° gedreht wird, lassen sich daher Symbolströme erhalten, die alle zum Bit „1" demapped sind.
Durch Berechnen eines Durchschnitts von Symbolströmen, an denen sämtlich ein Demapping zum Bit „1" erfolgt ist, lässt sich die empfangsseitige Signalpunktanordnung für das BPSK-Bit „1" erhalten. Berechnet wird eine Phasendifferenz zwischen der erhaltenen empfangsseitigen Signalpunktanordnung für das BPSK-Bit „1" und der übertragungsseitigen Signalpunktanordnung „0", an der ein Mapping für das Bit „1" erfolgt ist. Diese Phasendifferenz wird als der Empfangssignalphasenrotationswinkel 8 verwendet, und die demodulierten Basisbandsignale werden in umgekehrter Phasenrichtung gedreht, um die Absoluteinphasung der Basisbandsignale auszuführen.
Nun wird eine herkömmliche Absoluteinphasungssynchronisationserfassungsschaltung, wie sie in 14 dargestellt ist, weiter beschrieben. Nach Empfang des Rahmenssynchronisationspulses, der aus der Rahmensynchronisationsschaltung 5 ausgegeben wird, erzeugt der Rahmensynchronisationssignalgenerator 6 einen Bitstrom von dem erfassten Rahmensynchronisationssignal in Entsprechung zu dessen SYNCPAT oder nSYNCPAT-Muster. Der erzeugte Bitstrom wird der 0°/180°-Phasenrotationsschaltung 83 des Phasenerfassungsblocks 8 für empfangene Signale zugeführt. In Übereinstimmung mit Bit „0" oder „1" des zugeführten Bitstroms dreht die 0°/180°-Phasenrotationsschaltung 83 die Phase um 180°, falls das Bit „0" ist, wohingegen sie die Phase nicht dreht, wenn das Bit „1" ist; dann gibt sie den Bitstrom aus.
Das Timing des Bitstroms des wiederhergestellten Rahmensynchronisationssignals, das aus dem Rahmensynchronisationssignalgenerator 6 zugeführt wird, und des Symbolstroms des Rahmensynchronisationssignals werden durch die Verzögerungsschaltungen 81 und 82 abgestimmt, um sie an den Eingängen der 0°/180°-Phasenrotationsschaltung 83 miteinander in Übereinstimmung zu bringen. Gatter der Verzögerungsschaltungen 81 und 82 werden nach Empfang eines Sektionssignals eines Rahmensynchronisationssignals geöffnet, das aus dem Rahmensynchronisationssignalgenerator 6 zugeführt wird, und Symbolströme DI(8) und DQ(8) des Rahmensynchronisationssignals, das aus den Verzögerungsschaltungen 81 und 82 ausgegebenen wird, werden von der 0°/180°-Phasenrotationsschaltung 83 um 180° in Phasenrichtung gedreht, wenn der Bitstrom „0" ist, und den Akkumulations-/Additions-/Durchschnittsberechnungsschaltungen 85 und 86 zugeführt.
20(a) stellt die Signalpunktanordnung des Rahmensynchronisationssignals dar, das im Empfangssignalphasenrotationswinkel θ = 0° empfangen wird, und 20(b) zeigt die Signalpunktanordnung der Symbolströme VI(8) und VQ(8) nach der Wandlung durch die 0°/180°-Phasenrotationsschaltung 83. Die Symbolsströme VI(8) und VQ(8) werden den Akkumulations-/Additions-/Durchschnittsberechnungsschaltungen 85 und 86 zugeführt, damit sie in einer vorgegeben Sektion einem Additions-/Durchschnittsberechnungsvorgang unterzogen zu werden, und die Symbolströme AVI(8) und AVQ(8), an denen der Additions-/Durchschnittsberechnungsvorgang in der vorgegebenen Sektion vollzogen ist, werden ausgegeben. Dieser Additions-/Durchschnittsberechnungsvorgang für die Symbolströme VI(8) und VQ(8) findet statt, um die Signalpunktanordnung zuverlässig zu erhalten, selbst wenn die empfangenen Basisbandsignale ihre Phase aufgrund eines verschlechterten Empfangs-CNR geringfügig verändern oder sogar, wenn ihre Amplituden variieren.
Die Akkumulations-, Additions-, Durchschnittsberechnungsschaltungen 85 und 86 erhalten Empfangssignalpunkte [AVI(8), AVQ(8)] für das Bit „1", an dem ein BPSK-Mapping erfolgt ist. Als Nächstes werden die Empfangssignalpunkte [AVI(8), AVQ(8)] in die aus einem ROM bestehende Phasenbestimmungsschaltung 87 für empfangene Signale eingegeben, die ein dem Phasenrotationswinkel entsprechendes 3-Bit-Phasenrotationssignal RT(3) gewinnt, und zwar durch Verwendung einer in 21 dargestellten Empfangssignalphasenbestimmungstabelle. Die in 21 aufgeführten Werte „0" bis „7" geben eine dezimale Darstellung des Phasenrotationssignals RT(3) wieder. Wenn beispielsweise der Phasenrotationswinkel eines empfangenen Signals θ = 0° ist wie in 20(a), dann wird das Phasenrotationssignal für die Signalpunkte AVI(8) und AVQ(8) von der Phasenbestimmungstabelle für empfangene Signale als „0" eingestuft. Deshalb wird (0, 0, 0) als Phasenrotationssignal RT(3) ausgegeben. Falls der Phasenrotationswinkel des empfangenen Signals θ = 45° beträgt, dann ist das Phasenrotationssignal RT(3) „1", so dass (0, 0, 1) als Phasenrotationssignal RT(3) ausgegeben wird.
Nach Empfang dieses Phasenrotationssignals RT(3) dreht der aus einem ROM bestehende Remapper 7 die Phasen der Basisbandsignale I(8) und Q(8) in Übereinstimmung mit dem Phasenrotationssignal RT(3), um dadurch die Absoluteinphasung durchzuführen.
Nun wird die Funktionsweise des Remappers 7 weiter beschrieben. Bei dem Remapper 7 handelt es sich um eine Phasenwandlungsschaltung, welche die Signalpunktanordnung von empfangenen Basisbandsignalen mit jener der Übertragungsseite in Übereinstimmung bringt. Der Phasenerfassungsblock 8 für empfangene Signale berechnet den Phasenrotationswinkel θ des empfangenen Signals und leitet das Phasenrotationssignal RT(3) in Entsprechung zu dem Phasenrotationswinkel θ des empfangenen Signals dem Remapper 7 zu. Das Phasenrotationssignal RT(3) nimmt eine ganze Zahl von 0 bis 7 an, und das Verhältnis zum Phasenrotationswinkel θ wird durch die folgende Gleichung (1) definiert: RT(3) = θ/45° (1) wobei θ = n·45° und n = eine ganze Zahl von 0 bis 7 ist.
Die Absoluteinphasung für das Basisbandsignal erfolgt durch eine umgekehrte Phasenrotation (-θ) in Bezug auf den Phasenrotationswinkel θ. Deshalb dreht der Remapper 7 die Phasen der Eingangsbasisbandsignale I und Q um einen Winkel φ (= -θ) in Übereinstimmung mit den folgenden Gleichungen (2) und (3) und gibt die absoluteingephasten Basisbandsignale I'(8) und Q'(8) aus (nachstehend durch Weglassen der Bitzahl auch als I' und Q' dargestellt, wo anwendbar): I' = I cos(φ) – Q sin(φ) (2) Q' = I sin(φ) + Q cos(φ) (3)
Allerdings ist bei der herkömmlichen Absoluteinphasungssynchronisationserfassungsschaltung der BPSK-Demapper von wesentlicher Bedeutung. Wenn ein ROM für die Tabellenkonvertierung durch den BPSK-Demapper eingesetzt wird, ist eine Speicherkapazität von 64 K Bytes (2¹⁶ × 8 Bits) notwendig. Die acht Synchronismuserfassungsschaltungen benötigen insgesamt 128 Register, und eine logische Koinzidenzerfassungsschaltung von großem Umfang ist zusätzlich zum Remapper erforderlich. Falls ein ROM für die Tabellenkonvertierung durch den Remapper benutzt wird, ist eine Speicherkapazität von 1 M Bytes (2¹⁹ × 16 Bits) nötig. Dementsprechend groß gestaltet sich der Schaltungsumfang.
OFFENBARUNG DER ERFINDUNG
Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Absoluteinphasungssynchronisationserfassungsschaltung mit kleinem Schaltungsumfang zu bieten.
Die Absoluteinphasungssynchronisationserfassungsschaltung dieser Erfindung zum Absoluteinphasen, das einen Empfangssignalphasenwinkel in Übereinstimmung mit einem Übertragungssignalphasenwinkel bringt, und zwar durch Erfassen eines Rahmensynchronisationssignals und durch Ermitteln des Empfangssignalphasenwinkels in Bezug auf den Übertragungssignalphasenwinkel anhand des erfassten Rahmensynchronisationssignals, umfasst Folgendes:
Phasenrotationsmittel zum Drehen von Phasen demodulierter Basisbandsignale um 45° × n (n = 1, 3, 5 oder 7); erste Phasenumkehrmittel zum Umkehren der Phasen der demodulierten Basisbandsignale; zweite Phasenumkehrmittel zum Umkehren von durch die Phasenrotationsmittel phasengedrehten Phasen von Basisbandsignalen; und Auswahlmittel zum selektiven Ausgeben der demodulierten Basisbandsignale, der von den Phasenrotationsmitteln phasengedrehten Basisbandsignale, der aus den ersten Phasenumkehrmitteln ausgegebenen Basisbandsignale, und der aus den zweiten Phasenumkehrmitteln ausgegebenen Basisbandsignale, in Übereinstimmung mit dem Empfangssignalphasenrotationswinkel in Bezug auf die Übertragungssignalphase, wobei die höchstwertigen Bits aus den demodulierten Basisbandsignalen und aus den von den Phasenrotationsmitteln phasengedrehten Basisbandsignalen extrahiert werden, und das Rahmensynchronisationssignal unter Verwendung der extrahierten höchstwertigen Bits erfasst wird.
Gemäß der Absoluteinphasungssynchronisationserfassungsschaltung dieser Erfindung werden die demodulierten Basisbandsignale, die von den Phasenrotationsmitteln phasengedrehten Basisbandsignale, die aus den ersten Phasenumkehrmitteln ausgegebenen Basisbandsignale, und die aus den zweiten Phasenumkehrmitteln ausgegebenen Basisbandsignale selektiv ausgegeben in Übereinstimmung mit dem Empfangssignalphasenrotationswinkel in Bezug auf die Übertragungssignalphase, um dadurch die Absoluteinphasung des Empfangssignals durchzuführen. Die höchstwertigen Bits werden aus den demodulierten Basisbandsignalen und aus den von den Phasenrotationsmitteln phasengedrehten Basisbandsignalen extrahiert, und das Rahmensynchronisationssignal wird durch Verwenden der extrahierten höchstwertigen Bits erfasst.
Die Phasenrotationsmittel nehmen eine Phasenrotation um einen festgelegten Winkel vor, so dass ihre Struktur vereinfacht werden kann, und zudem können die Phasenrotationsmittel unter Verwendung einer Speicherschaltung und einer logischen Schaltung gestaltet werden. Im Vergleich zur Tabellenkonvertierung mit Speicherschaltung, die von einem herkömmlichen erforderlichen Remapper durchgeführt wird, lässt sich die notwendige Speicherkapazität um 1/8 der herkömmlichen Speicherkapazität von 2¹⁹ × 16 Bits senken. Ein herkömmlich benötigter BPSK-Demapper ist nicht notwendig. Gegenüber der Tabellenkonvertierung mit Speicherschaltung, die durch einen PSK-Demapper erfolgt, kann eine Speicherkapazität von 2¹⁶ × 16 Bits verringert werden.
Anstatt die höchstwertigen Bits aus den demodulierten Basisbandsignalen und aus den von den Phasenrotationsmitteln phasengedrehten Basisbandsignalen zu extrahieren, können diese aus den Basisbandsignalen extrahiert werden, die aus den ersten und zweiten Phasenumkehrmitteln ausgegeben werden.
Die Absoluteinphasungssynchronisationserfassungsschaltung dieser Erfindung zum Absoluteinphasen, das einen Empfangssignalphasenwinkel in Übereinstimmung mit einem Übertragungssignalphasenwinkel bringt, und zwar durch Erfassen eines Rahmensynchronisationssignals und durch Ermitteln des Empfangssignalphasenwinkels in Bezug auf den Übertragungssignalphasenwinkel anhand des erfassten Rahmensynchronisationssignals, umfasst Folgendes: eine Synchronismuserfassungsschaltung zum Erfassen eines Bitstroms eines ersten Rahmensynchronisationssignals, das alternierend aus demodulierten Basisbandsignalen extrahiert wird, einen Bitstrom eines zweiten Rahmensynchronisationssignals, das durch Umkehren von Bit-Strings der letzten Hälfte Bits des Bitstroms des ersten Rahmensynchronisationssignals erhalten wird, einen Bitstroms eines dritten Rahmensynchronisationssignals, das durch Umkehren eines Zeichens jedes Bits des Bitstroms des ersten Rahmensynchronisationssignals erhalten wird, und einen Bitstrom eines vierten Rahmensynchronisationssignals, das durch Umkehren eines Zeichens jedes Bits des Bitstroms des zweiten Rahmensynchronisationssignals erhalten wird, wobei das Rahmensynchronisationssignal in Übereinstimmung mit einem Output aus der Synchronismuserfassungsschaltung erfasst wird.
In der Absoluteinphasungssynchronisationserfassungsschaltung weisen die Outputs für die Empfangssignalphasenrotationswinkel θ = 0° und 180°, θ = 45° und 225°, θ = 90° und 270° und ferner für θ = 135° und 315° ein logisches Umkehrverhältnis auf. Deshalb erfasst die Synchronismuserfassungsschaltung der Absoluteinphasungssynchronisationserfassungsschaltung nur die Bitströme des extrahierten ersten und zweiten Rahmensynchronisationssignals, den Bitstrom des dritten Rahmensynchronisationssignals, das durch Umkehren des Zeichens jedes Bits des Bitstroms des ersten Rahmensynchronisationssignals erhalten wird, und den Bitstrom des vierten Rahmensynchronisationssignals, das durch Umkehren des Zeichens jedes Bits des Bitstroms des zweiten Rahmensynchronisationssignals erhalten wird. Die Anzahl der erforderlichen Synchronismuserfassungsschaltungen ist ebenso wie jene der notwendigen Schieberegister halb so groß wie bei der herkömmlichen Schaltung. Deshalb kann der Schaltungsumfang verringert werden.
Die Absoluteinphasungssynchronisationserfassungsschaltung dieser Erfindung zum Absoluteinphasen, das einen Empfangssignalphasenwinkel in Übereinstimmung mit einem Übertragungssignalphasenwinkel bringt, und zwar durch Erfassen eines Rahmensynchronisationssignals und durch Ermitteln des Empfangssignalphasenrotationswinkels in Bezug auf den Übertragungssignalphasenwinkel anhand des erfassten Rahmensynchronisationssignals, umfasst Folgendes: Akkumulations-, Additions-, Subtraktions-, Durchschnittsberechnungsmittel zum Extrahieren eines Bitstroms eines Rahmensynchronisationssignals aus demodulierten Basisbandsignalen über einer Rahmensynchronisationssignalsektion, zum Durchführen eines Additionsvorgangs, wenn der extrahierte Bitstrom des Rahmensynchronisationssignals einen logischen Level „1" aufweist, zum Durchführen eines Subtraktionsvorgangs, wenn der extrahierte Bitstrom des Rahmensynchronisationssignals einen logischen Level „0" aufweist, und zum Berechnen des Durchschnitts von Additions-/Subtraktionsvorgangsergebnissen, wobei eine Phase eines Empfangssignals in Übereinstimmung mit einem Output aus den Akkumulations-, Additions-, Subtraktions-, Durchschnittsberechnungsmitteln bestimmt wird, und Phasen der demodulierten Basisbandsignale um einen Betrag der bestimmten Phase gedreht werden.
Eine herkömmliche 0°/180°-Phasenrotationsschaltung, welche Tabellenkonvertierung durch eine Speicherschaltung oder eine arithmetische Schaltung nutzt, ist nicht notwendig, so dass sich der Schaltungsumfang verkleinern lässt. Falls die herkömmliche 0°/180°-Phasenrotationsschaltung Tabellenkonvertierung durch eine Speicherschaltung verwendet, kann die Speicherkapazität von 2¹⁶ × 16 Bits gesenkt und der Schaltungsumfang verkleinert werden.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockdiagramm, das die Struktur einer Absoluteinphasungssynchronisationserfassungsschaltung gemäß einer ersten Ausführungsform der Erfindung veranschaulicht.
2 zeigt eine Wahrheitstabelle einer Schaltung zur logischen Transformation der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der ersten Ausführungsform der Erfindung.
3 veranschaulicht eine Wahrheitstabelle der Schaltung zur logischen Transformation der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der ersten Ausführungsform der Erfindung.
4 ist ein Blockdiagramm, das die Struktur der Schaltung zur logischen Transformation der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der ersten Ausführungsform der Erfindung darstellt.
5 ist ein Blockdiagramm, das die Struktur einer Synchronismuserfassungsschaltung der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der ersten Ausführungsform der Erfindung veranschaulicht.
6 stellt eine Wahrheitstabelle dar, welche logische Operationen auflistet, die von der Synchronismuserfassungsschaltung der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der ersten Ausführungsform der Erfindung auszuführen sind.
7 zeigt eine Wahrheitstabelle, welche logische Operationen aufführt, die von der Synchronismuserfassungsschaltung der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der ersten Ausführungsform der Erfindung vorzunehmen sind.
8 ist ein Blockdiagramm, das die Struktur eines Abschnitts einer Rahmensynchronisationsschaltung der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der ersten Ausführungsform der Erfindung veranschaulicht.
9 zeigt eine Wahrheitstabelle der Schaltung zur logischen Transformation der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der ersten Ausführungsform der Erfindung.
10 zeigt eine Wahrheitstabelle der Schaltung zur logischen Transformation der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der ersten Ausführungsform der Erfindung.
11 ist ein Blockdiagramm, das die Struktur einer Absoluteinphasungssynchronisationserfassungsschaltung gemäß einer zweiten Ausführungsform der Erfindung veranschaulicht.
12 ist ein Blockdiagramm, das die Struktur eines BPSK-Demappers der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der zweiten Ausführungsform der Erfindung erläutert.
13 ist ein Blockdiagramm, das die Struktur der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der zweiten Ausführungsform der Erfindung darstellt.
14 ist ein Blockdiagramm, das die Struktur einer herkömmlichen Absoluteinphasungssynchronisationserfassungsschaltung zeigt.
15 ist ein Diagramm, das eine Signalpunktanordnung darstellt, welche BPSK-Mapping erläutert.
16 ist ein Diagramm, welches BPSK-Demapping erläutert.
17 ist ein Blockdiagramm, das die Struktur eines Abschnitts einer Synchronismuserfassungsschaltung der herkömmlichen Absoluteinphasungssynchronisationserfassungsschaltung darstellt.
18 ist ein Blockdiagramm, das die Struktur eines BPSK-Demappers der herkömmlichen Absoluteinphasungssynchronisationserfassungsschaltung veranschaulicht.
19 ist ein Blockdiagramm, das die Struktur eines Abschnitts einer Rahmensynchronisationsschaltung der herkömmlichen Absoluteinphasungssynchronisationserfassungsschaltung erläutert.
20 zeigt eine Signalpunktanordnung eines Rahmensynchronisationssignals nach Bearbeitung mittels einer 0°/180°-Phasenrotationsschaltung der herkömmlichen Absoluteinphasungssynchronisationserfassungsschaltung.
21 ist ein Diagramm, das den Inhalt einer Tabelle zur Phasenbestimmung eines empfangenen Signals veranschaulicht.
AUSFÜHRUNGSFORMEN DER ERFINDUNG
Nun erfolgt eine Beschreibung der Absoluteinphasungssynchronisationserfassungsschaltung gemäß den Ausführungsformen der Erfindung. Bei 1 handelt es sich um ein Blockdiagramm, das die Struktur einer Absoluteinphasungssynchronisationserfassungsschaltung gemäß einer ersten Ausführungsform der Erfindung veranschaulicht.
Die Absoluteinphasungssynchronisationserfassungsschaltung gemäß der ersten Ausführungsform der Erfindung verfügt über eine Demodulationsschaltung 1, einen Remapper 11 in Form eines ROM, eine Schaltung 12 zur logischen Transformation, einen Rahmensynchronismuserfassungsblock 2A, einen Rahmensynchronisationssignalgenerator 6 und einen Phasenerfassungsblock 8A für empfangene Signale. Der Rahmensynchronismuserfassungsblock 2A weist die Synchronismuserfassungsschaltungen 40A bis 43A und eine Rahmensynchronisationsschaltung 5A auf. Der Phasenerfassungsblock 8A für empfangene Signale besitzt die Verzögerungsschaltungen 81 und 82, die Akkumulations-/Additions-/Subtraktions-/Durchschnittsberechnungsschaltungen 85A und 86A und eine Phasenbestimmungsschaltung 87 für empfangene Signale.
Von der Demodulationsschaltung 1 demodulierte Basisbandsignale I(8) und Q(8) werden dem Remapper 11 zugeführt, der die Basisbandsignale I(8) und Q(8) um eine Phase von θ = 45° dreht und die Basisbandsignale i(8) und q(8) ausgibt.
Zunächst erfolgt eine Beschreibung des Remappers 11. Der Remapper 11 besteht aus einem ROM und dreht die ihm zugeführten Basisbandsignale I(8) und Q(8) um eine Phase von θ = 45°, woraufhin er die Basisbandsignale i(8) und q(8) ausgibt.
Insbesondere wird φ = -45° in die Gleichungen (2) und (3) zwecks Berechnung der folgenden Gleichungen (4) und (5) eingesetzt, woraus sich die nachstehenden Gleichungen (6) und (7) ergeben: i(8) = I cos(–45°) – Q sin(–45°) (4) q(8) = I sin(–45°) + Q cos(–45°) (5) i(8) = I(1/√2) – Q(–1/√2) =(1/√2) (I + Q) (6) q(8) = I(–1/√2) + Q(1/√2) = (1/√2) (–I + Q) (7)
Im Remapper 11 wird an den Eingangsbasisbandsignalen I(8) und Q(8) ein Remapping zu Basisbandsignalen vorgenommen, die im Uhrzeigersinn um einen Phasenwinkel von 45° gedreht sind. Bei diesem Remapper 11 ist ein Input des Phasenrotationswinkelsignals RT(3) nicht erforderlich, so dass sich die Speicherkapazität des ROM auf 1/8 der Speicherkapazität des herkömmlichen Remappers 7 senken lässt.
Das Phasenrotationswinkelsignal RT(3), das aus dem Phasenerfassungsblock 8A für empfangene Signale ausgegeben wird, die durch die Demodulationsschaltung 1 demodulierten Basisbandsignale I(8) und Q(8) und ferner die Basisbandsignale i(8) und q(8), an denen durch den Remapper 11 ein Remapping erfolgt ist, werden in die Schaltung 12 zur logischen Transformation eingegeben.
Nun erfolgt eine Erläuterung der logischen Transformation, die mittels der Schaltung 12 zur logischen Transformation durchgeführt wird, in welche vorgenannte Signale eingegeben werden. 2(a) und 2(b) und 3 zeigen Wahrheitstabellen, welche die Funktionsweise der Schaltung 12 zur logischen Transformation erläutern. Die in 2(a) dargestellte Wahrheitstabelle wird verwendet, wenn n = gerade, d.h. wenn θ = 45° × n (n = 0, 2, 4, 6), und die Wahrheitstabelle aus 2(b) wird benutzt, wenn n = ungerade, d.h. wenn θ = 45° × n (n = 1, 3, 5, 7). Die in 2 dargestellte Wahrheitstabelle zeigt Outputs des BPSK-Demapping für θ = 45° × n (n = 0, 1, 2, 3, 4, 5, 6, 7).
In Übereinstimmung mit dem Phasenrotationswinkelsignal RT(3) werden die Eingangsbasisbandsignale I(8) und Q(8) logisch zu absoluteingephasten Basisbandsignalen I'(8) und Q'(8) transformiert, und zwar unter Verwendung der Wahrheitstabelle aus 2(a), falls n = gerade. Wenn beispielsweise das Phasenrotationswinkelsignal RT(3) „000" ist, bedeutet dies den Empfang an der Absolutphase. Deshalb ist das Basisbandsignal I'(8) das Basisbandsignal I(8), und das Basisbandsignal Q'(8) ist das Basisbandsignal Q(8). Wenn das Phasenrotationswinkelsignal RT(3) „010" ist, bedeutet es den Phasenrotationswinkel θ = 90°. In diesem Fall wurden herkömmlich die Gleichungen (2) und (3) zur Konvertierung eingesetzt, wie in den folgenden Gleichungen (8) und (9): I'(8) = I cos(–90°) – Q sin(–90°) = Q(8) (8) Q'(8) = I sin(–90°) + Q cos(–90°) = –I(8) (9)
Diese Konvertierung lässt sich jedoch einfach Ausführen durch Umkehren des Vorzeichens des in die Schaltung 12 zur logischen Transformation eingegebenen Basisbandsignals I(8) und durch Ersetzen des Basisbandsignals Q(8) durch Basisbandsignal I(8) mit umgekehrtem Vorzeichen. In ähnlicher Weise lässt sich die Konvertierung für die Phasenrotationswinkelsignale RT(3) = „100" und RT(3) = „110" durchführen, indem die in 2(a) dargestellte Wahrheitstabelle verwendet wird.
In Übereinstimmung mit dem Phasenrotationswinkelsignal RT(3) werden die Eingangsbasisbandsignale i(8) und q(8) logisch zu den Absolutphasenbasisbandsignalen I'(8) und Q'(8) transformiert, und zwar durch Verwendung der in 2(b) dargestellten Wahrheitstabelle, wenn n = ungerade. Falls beispielsweise das Phasenrotationswinkelsignal RT(3) „001" ist, bedeutet dies einen Phasenrotationswinkel von θ = 45°. Deshalb ist das Basisbandsignal I'(8) das Basisbandsignal i(8), und das Basisbandsignal Q'(8) ist das Basisbandsignal q(8). Folglich ist es ausreichend, wenn die Basisbandsignale i(8) und q(8), welche ihrerseits aus dem Remapper 11 ausgegeben werden, als die Basisbandsignale I'(8) und Q'(8) benutzt werden.
Wenn das Phasenrotationswinkelsignal RT(3) „011" ist, bedeutet dies den Phasenrotationswinkel θ = 135°. In diesem Fall werden die Basisbandsignale i(8) und q(8), deren Phasen um den Phasenrotationswinkel θ = 45° gedreht sind, um einen Phasenrotationswinkel θ = 90° weiter gedreht. Deshalb werden die nachstehenden Gleichungen (10) und (11) folgendermaßen berechnet: I' = i cos(–90°) – q sin(–90°) = q(8) (10) Q' = i sin(–90°) + q cos(–90°) = i(8) (11)
Darum lässt sich diese Konvertierung in einfacher Weise ausführen, indem das Vorzeichen des in die Schaltung 12 zur logischen Transformation eingegebenen Basisbandsignals i(8) umgekehrt und das Basisbandsignal q(8) durch das Basisbandsignal i(8) mit umgekehrtem Vorzeichen ersetzt wird. In ähnlicher Weise kann die Konvertierung für die Phasenrotationswinkelsignale RT(3) = „101" und RT(3) = „111" durch Verwendung der in 2b dargestellten Wahrheitstabelle vorgenommen werden.
Die Schaltung 12 zur logischen Transformation erhält das Phasenrotationswinkelsignal RT(3), das dem Phasenrotationswinkel θ entspricht, die Basisbandsignale I(8) und Q(8) und die Basisbandsignale i(8) und q(8), deren Remapping durch den Remapper 11 vorgenommen wurde, und führt die logische Transformation unter Verwendung der in 3 dargestellten Wahrheitstabelle aus, um die Outputs, an denen ein BPSK-Demapping erfolgt ist, an die Synchronismuserfassungsschaltungen 40A, 41A, 42A und 43A auszugeben.
Die Funktionsweise der Schaltung 12 zur logischen Transformation einschließlich des BPSK-Demapping wird anhand 4 genau beschrieben. Die Inverter 121 bis 124 der Schaltung 12 zur logischen Transformation kehren die Vorzeichen der Basisbandsignale I(8) und Q(8) und der Basisbandsignale i(8) und q(8) um, deren Phasen vom Remapper 11 um den Winkel θ = 45° gedreht wurden. In Übereinstimmung mit dem Phasenrotationswinkelsignal RT(3) wählt ein Multiplexer 125 die geeigneten Basisbandsignale aus den zugeführten Basisbandsignalen I(8), Q(8), i(8) und q(8) und den zugeführten Basisbandsignalen I(8), Q(8), i(8) und q(8) mit umgekehrtem Vorzeichen aus und gibt die ausgewählten Basisbandsignale als Ausgangsbasisbandsignale I'(8) und Q'(8) aus. Diese Auswahl der Ausgangsbasisbandsignale I'(8) und Q'(8) wird vom Multiplexer 125 in Entsprechung zu den in 2(a) und 2(b) dargestellten Wahrheitstabellen vorgenommen.
Wie durch durchgezogene Linien in 4 angezeigt, wird aus den in den Multiplexer 125 eingehenden Basisbandsignalen ein MSB von I(8) extrahiert, um es als Output B0 zu nutzen, ein MSB von i(8) wird extrahiert, um es als Output B1 zu nutzen, ein MSB von Q(8) wird extrahiert, um es als Output B2 zu nutzen, und ein MSB von q(8) wird extrahiert, um es als Output B3 zu nutzen, wobei die Outputs jeweils den Synchronismuserfassungsschaltungen 40A bis 43A zugeführt werden. Dadurch wird eine auf BPSK-Demapping spezialisierte Schaltung überflüssig, und auf den herkömmlich eingesetzten BPSK-Demapper 3 kann verzichtet werden. Wenn ein ROM zur Tabellenkonvertierung durch den BPSK-Demapper 3 genutzt wird, ist dieses ROM nicht erforderlich, und auf den Speicher mit einer Kapazität von 2¹⁶ × 8 Bits kann verzichtet werden.
Dies lässt sich anhand des in 16 veranschaulichten BPSK-Demapping verdeutlichen. In 16(a) ist nämlich das Beurteilungsergebnis, dass der Signalpunkt des Basisbandsignals das Bit „1" oder „0" ist, gleich den I-Achsen des Signalpunkts, d.h. dem MSB des Basisbandsignals I(8). Das in 16(b) angeführte Beurteilungsergebnis für θ = 45° ist gleich dem MSB des aus dem Remapper 11 ausgegebenen Basisbandsignals i(8). Dies ist ebenso auf die Beurteilungsergebnisse für andere Phasenrotationswinkel anwendbar. Aus diesem Grund ist der herkömmlich verwendete BPSK-Demapper 3 verzichtbar.
Wie die durchbrochenen Linien in 4 anzeigen, kann von den in den Multiplexer 125 eingehenden Basisbandsignalen ein MSB eines invertierten I(8) extrahiert werden, um dieses als Output B4 zu nutzen, ein MSB eines invertierten i(8) kann extrahiert werden, um dieses als Output B5 zu nutzen, ein MSB eines invertierten Q(8) kann extrahiert werden, um dieses als Output B6 zu nutzen, und ein MSB eines invertierten q(8) kann extrahiert werden, um dieses als Output B7 zu nutzen, wobei die Outputs jeweils den Synchronismuserfassungsschaltungen 40A bis 43A zugeführt werden.
Dies geht hervor aus den logischen Umkehrverhältnissen zwischen den Outputs für θ = 0° und θ = 180°, zwischen den Outputs für θ = 45° und θ = 225°, zwischen den Outputs für θ = 90° und θ = 270° und zwischen den Outputs für θ = 135° und θ = 315°.
Als Nächstes erfolgt die Beschreibung der Synchronismuserfassungsschaltungen 40A bis 43A anhand der Synchronismuserfassungsschaltung 40A als repräsentatives Beispiel. Außerdem werden für die Synchronismuserfassung mittels der Synchronismuserfassungsschaltung die logischen Umkehrverhältnisse zwischen den Outputs für θ = 0° und θ = 180°, zwischen den Outputs für θ = 45° und θ = 225°, zwischen den Outputs für θ = 90° und θ = 270° und zwischen den Outputs für θ = 135° und θ = 315° genutzt. Die Synchronismuserfassungsschaltung ist so ausgeführt, dass sie „SYNCPAT", „nSYNCPAT" und diese logisch invertierten Bitströme erfassen kann.
5 zeigt eine Ausführungsform der Synchronismuserfassungsschaltung 40A, die sich folgendermaßen zusammensetzt: Schieberegister D0 bis D15, ein Und-Gatter 55, in das Outputs aus den Schieberegistern D15, D10 und D8 eingehen, ein Und-Gatter 55A, in das invertierte Outputs aus den Schieberegistern D15, D10 und D8 eingehen, ein Und-Gatter 56, in das Outputs aus den Schieberegistern D14 bis D11 und D9 eingehen, ein Und-Gatter 56A, in das invertierte Outputs aus den Schieberegistern D14 bis D11 und D9 eingehen, ein Und-Gatter 57, in das Outputs aus den Schieberegistern D7, D6 und D3 eingehen, ein Und-Gatter 57A, in das invertierte Outputs aus den Schieberegistern D7, D6 und D3 eingehen, ein Und-Gatter 58, in das Outputs aus den Schieberegistern D5, D4 und D2 bis D0 eingehen, und ein Und-Gatter 58A, in das invertierte Outputs aus den Schieberegistern D5, D4 und D2 bis D0 eingehen.
Bei den Bitströmen der Rahmensynchronisationssignale, die von der Synchronismuserfassungsschaltung 40A erfasst werden können, handelt es sich sowohl um „SYNCPAT" und „nSYNCPAT" als auch um die logisch invertierten Bitströme der Rahmensynchronisationssignale, d.h. um (1, 1, 1, 0, 1, 1, 0, 0, 1, 0, 1, 0, 0, 0, 0, 1) und um einen Bitstrom, bei dem die letzten 8 Bits invertiert sind (1, 1, 1, 0, 1, 1, 0, 0 0, 1, 0, 1, 1, 1, 1, 0), welche jeweils auch als „SYNCNPAT" und „nSYNCNPAT" bezeichnet werden.
Die letzten 8 Bits von „SYNCPAT" sind gleich den letzten 8 Bits von „nSYNCNPAT", und die letzten 8 Bits von „nSYNCPAT" sind gleich den letzten 8 Bits von „nSYNCNPAT". Das Rahmensynchronisationssignal wird in die ersten 8 Bits und die letzten 8 Bits geteilt. Die Synchronismuserfassungsschaltung 40A kann die Bitströme der Rahmensynchronisationssignale „SYNCPAT", „nSYNCPAT", „SYNCNPAT" und „nSYNCNPAT" erfassen, indem sie Und-Operationen mit den Outputs RRL0, RFH0, FRH0 und FFL0 aus den Und-Gattern 55 bis 58 und den Outputs RRH0, RFL0, FRL0 und FFH0 aus den Und-Gattern 55A bis 58A vornimmt, wie in 6 dargestellt.
Die in 6 veranschaulichten logischen Operationen erfolgen in Übereinstimmung mit den Outputs der Und-Operationen. Deshalb können die Bitströme der Rahmensynchronisationssignale „SYNCPAT", „nSYNCPAT", „SYNCNPAT" und „nSYNCNPAT" erfasst werden. Überdies lässt sich, wie 7 zeigt, der Synchronisationserfassungs-Output SYNA0 durch die Oder-Operation mit „SYNCPAT" und „SYNCNPAT" erhalten, und der Synchronisationserfassungs-Output SYNB0 kann durch die Oder-Operation mit „nSYNCPAT" und „nSYNCNPAT" gewonnen werden.
Die obige Beschreibung ist auch auf die Synchronismuserfassungsschaltungen 41A, 42A und 43A anwendbar. Die Outputs der Und-Gatter der Synchronismuserfassungsschaltungen 41A, 42A und 43A werden als die Outputs RRH1 bis RRH3, RFL1 bis RFL3, FRL1 bis FRL3 und FFH1 bis FFH3 verwendet, und die Und-Operationen und Oder-Operationen aus 6 und 7 werden vorgenommen. Daher ist es möglich, die Synchronisationserfassungs-Outputs SYNA1, SYNB1, SYNA2, SYNB2, SYNA3 und SYNB3 zu gewinnen.
Wie obig erläutert, ist die Synchronismuserfassungsschaltung 40A in der Lage, die Funktionen beider herkömmlichen Synchronismuserfassungsschaltungen 40 und 44 zu bieten. Deshalb können die Synchronismuserfassungsschaltungen 40A bis 43A, denen die Outputs B0 bis B3 des BPSK-Demapping aus der Schaltung 12 zur logischen Transformation übereinstimmend mit den Winkeln θ = 0°, 45°, 90° und 135° eingegeben werden, die Rahmensynchronisationssignale entsprechend allen Phasenrotationswinkeln von empfangenen Signalen erfassen.
Die Anzahl der Synchronismuserfassungsschaltungen und der Schieberegister verringert sich gegenüber der herkömmlichen Schaltung um die Hälfte. Daher kann der Schaltungsumfang verkleinert werden.
Die Outputs der Synchronismuserfassungsschaltungen 40A bis 43A werden der Rahmensynchronisationsschaltung 5A zugeführt, die über die in 8 dargestellten Oder-Gatter 61 und 62 verfügt. Wenn bestätigt wird, dass ein Oder-Output SYNA mit SYNAα (α = 0 bis 3) und ein Oder-Output SYNB mit SYNBα (α = 0 bis 3) in einem vorgegebenen Rahmenabstand alternierend empfangen wird, erfolgt die Feststellung, dass eine Rahmensynchronisation vorhanden ist, und ein Rahmensynchronisationspuls wird bei jeder Rahmenperiode ausgegeben. Dieser Vorgang ähnelt jenem der herkömmlichen Schaltung.
Als Nächstes werden die Rahmensynchronisationsschaltung 5A, der Rahmensynchronisationssignalgenerator 6 und der Phasenerfassungsblock 8A für empfangene Signale beschrieben. Die demodulierten Basisbandsignale I(8) und Q(8) werden dem Phasenerfassungsblock 8A für empfangene Signale zwecks Ermittlung des Phasenrotationswinkelsignals RT(3) zugeführt.
Nach Empfang des aus der Rahmensynchronisationsschaltung 5A ausgegebenen Rahmensynchronisationspulses führt der Rahmensynchronisationssignalgenerator 6 ein wiederhergestelltes Rahmensynchronisationssignal und ein Rahmensynchronisationssignalsektionssignal dem Phasenerfassungsblock 8A für empfangene Signale zu.
Die Symbolströme der Rahmensynchronisationssignale in den demodulierten Basisbandsignalen I(8) und Q(8) werden über die Verzögerungsschaltungen 81 und 82 den Akkumulations-, Additions-, Subtraktions-, Durchschnittsberechnungsschaltungen 85A und 86A zugeführt. In diesem Fall sind die Verzögerungsschaltungen 81 und 82 in Betrieb, um das Eingangs-Timing der Akkumulations-, Additions-, Subtraktions-, Durchschnittsberechnungsschaltungen 85A und 86A in Übereinstimmung mit dem Eingangs-Timing des wiederhergestellten Rahmensynchronisationssignals zu bringen, das aus dem Rahmensynchronisationssignalgenerator 6 ausgegeben wird. Die Eingangsgatter der Akkumulations-, Additions-, Subtraktions-, Durchschnittsberechnungsschaltungen 85A und 86A werden in Reaktion auf das Rahmensynchronisationssignalssektionssignal, das aus dem Rahmensynchronisationssignalgenerator 6 ausgegeben wird, geöffnet, so dass die Symbolströme DI(8) und DQ(8) der Rahmensynchronisationssignale, die aus den Verzögerungsschaltungen 81 und 82 ausgegeben werden, von den Akkumulations-, Additions-, Subtraktions-, Durchschnittsberechnungsschaltungen 85A und 86A einem Additions-/Subtraktionsprozess unterzogen werden.
Für den Additions-, Subtraktionsvorgang mittels der Akkumulations-, Additions-, Subtraktions-, Durchschnittsberechnungsschaltungen 85A und 86A wird ein Additionsvorgang durchgeführt, wenn der Bitstrom „1" ist, wohingegen ein Subtraktionsvorgang vorgenommen wird, falls der Bitstrom „0" ist. Nach dem Additions-, Subtraktionsvorgang für eine vorgegebene Anzahl von Sektionen erfolgt ein Durchschnittsberechnungsvorgang, um durchschnittliche Empfangspunktsignale AVI(8) und AVQ(8) aus den Akkumulations-, Additions-, Subtraktions-, Durchschnittsberechnungsschaltungen 85A und 86A auszugeben.
Die aus den Akkumulations-, Additions-, Subtraktions-, Durchschnittsberechnungsschaltungen 85A und 86A ausgegebenen Empfangspunktsignale AVI(8) und AVQ(8) werden der aus einem ROM bestehenden Phasenbestimmungsschaltung 87 für empfangene Signale eingegeben. Durch Bezugnahme auf die Phasenbestimmungstabelle für empfangene Signale wird das Phasenrotationswinkelsignal RT(3) aus drei Bits in Entsprechung zu dem Phasenrotationswinkel des empfangenen Signals an die Schaltung 12 zur logischen Transformation ausgegeben. Nach Empfang des Phasenrotationswinkelsignals RT(3) arbeitet die Schaltung 12 zur logischen Transformation in der bereits beschriebenen Weise.
Der Phasenerfassungsblock 8A für empfangene Signale nutzt Akkumulations-, Additions-, Subtraktions-, Durchschnittsberechnungsschaltungen 85A und 86A anstelle der 0°/180°-Phasenrotationsschaltung 83 und der Akkumulations-, Additions-, Durchschnittsberechnungsschaltungen 85 und 86, die jeweils zum Phasenerfassungsblock 8 für empfangene Signale gehören. Die 180°-Phasenrotation, die von der 0°/180°-Phasenrotationsschaltung 83 durchgeführt wird, ist gleich der Vorzeichenumkehrung jeder Achse. Deshalb ist der Akkumulations-/Additionsvorgang für das um 180° phasengedrehte Empfangssymbol an jeder Achse gleich dem Akkumulations-/Subtraktionsvorgang an jeder Achse. Es ist daher möglich, die 0°/180°-Phasenrotationsschaltung 83 und die Akkumulations-, Additions-, Durchschnittsberechnungsschaltungen 85 und 86 durch die Akkumulations-, Additions-, Subtraktions-, Durchschnittsberechnungsschaltungen 85A und 86A zu ersetzen. Falls die 0°/180°-Phasenrotationsschaltung 83 aus einem ROM besteht, lässt sich eine Speicherkapazität von 128 k Bytes ( = 21⁶ × 16 Bits) verringern. Der Phasenerfassungsblock 8A für empfangene Signale kann anstatt des Phasenerfassungsblocks 8 für empfangene Signale der herkömmlichen Absoluteinphasungssynchronisationserfassungsschaltung aus 14 eingesetzt werden. Darüber hinaus lässt sich in diesem Fall die Speicherkapazität verringern, wenn ein ROM für die Tabellenkonvertierung durch die 0°/180°-Phasenrotationsschaltung 83 benutzt wird.
In der obig erläuterten Absoluteinphasungssynchronisationserfassungsschaltung der ersten Ausführungsform kann der Remapper 11 die Phase um θ = 135°, 225° oder 315° drehen, obgleich er die Phasen der Basisbandsignale i(8) und q(8) um θ = 45° dreht.
Obwohl die Schaltung 12 zur logischen Transformation die gleiche logische Transformation ausführt, wie in 2(a) dargestellt, nimmt sie in diesem Fall, um die Outputs des BPSK-Demapping zu erhalten, eine in 9(a) veranschaulichte logische Transformation anstelle der in 2(b) gezeigten logischen Transformation vor, falls die Phasenrotation um θ = 135° aus θ = 45° × n (1, 3, 5, 7) durchzuführen ist. Wenn die Phasenrotation um θ = 225° zu erfolgen hat, findet die logische Transformation aus 9(b) statt, und wenn die Phasenrotation um θ = 315° auszuführen ist, wird die logische Transformation aus 9(c) vorgenommen. Überdies erfolgt anstelle der logischen Transformation aus 3 die in 10(a), 10(b) oder 10(c) veranschaulichte logische Transformation jeweils in Entsprechung zu der in 9(a), 9(b) oder 9(c) gezeigten logischen Transformation.
Nun wird die Absoluteinphasungssynchronisationserfassungsschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung beschrieben. Bei 11 handelt es sich um ein Blockdiagramm, das die Struktur der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der zweiten Ausführungsform der Erfindung veranschaulicht.
In der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der zweiten Ausführungsform der Erfindung wird ein Rahmensynchronisationserfassungsblock 2' anstelle des Rahmensynchronisationserfassungsblocks 2 der herkömmlichen Absoluteinphasungssynchronisationserfassungsschaltung aus 14 genutzt. Die anderen Strukturen sind die gleichen wie jene der herkömmlichen Absoluteinphasungssynchronisationserfassungsschaltung.
Nun wird der Rahmensynchronisationserfassungsblock 2' erläutert. Wie aus 12 hervorgeht, umfasst ein BPSK-Demapper 3A die BPSK-Demapper 30, 31, 32 und 33, die jeweils B0, B1, B2 und B3 ausgeben. Diese Outputs werden den Synchronismuserfassungsschaltungen 40A, 41A, 42A und 43A zugeführt. Die Synchronismuserfassungsschaltungen besitzen die in 5 veranschaulichte Struktur und nehmen die in 6 und 7 dargestellte logische Operation vor. Die Outputs SYNA0 und SYNB0 der Synchronismuserfassungsschaltung 40A, die Outputs SYNA1 und SYNB1 der Synchronismuserfassungsschaltung 41A, die Outputs SYNA2 und SYNB2 der Synchronismuserfassungsschaltung 42A und die Outputs SYNA3 und SYNB3 der Synchronismuserfassungsschaltung 43A werden einer Rahmensynchronisationserfassungsschaltung 5A zugeführt, welche über die in 8 gezeigte Oder-Gatterschaltung verfügt.
In der Absoluteinphasungssynchronisationserfassungsschaltung, die wie oben beschrieben gemäß der zweiten Ausführungsform der Erfindung konstruiert ist, erhält der Rahmensynchronisationserfassungsblock 2' die demodulierten Basisbandsignale I(8) und Q(8), und der BPSK-Demapper 3A nimmt ein BPSK-Demapping vor, um die Outputs B0, B1, B2 und B3 zu erhalten. Ähnlich der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der ersten Ausführungsform der Erfindung führen die Synchronismuserfassungsschaltungen 40A bis 43A die Outputs SYNAα und SYNBα der Rahmensynchronisationsschaltung 5A zu, die ihrerseits den Rahmensynchronisationspuls ausgibt.
Entsprechend der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der zweiten Ausführungsform der Erfindung beläuft sich der Schaltungsumfang des BPSK-Demappers 3A auf die Hälfte des Umfangs des BPSK-Demappers 3, die Anzahl der Synchronismuserfassungsschaltungen beschränkt sich auf lediglich vier, einschließlich der Synchronismuserfassungsschaltungen 40A bis 43A, und der Schaltungsumfang der Synchronismuserfassungsschaltungen wird gegenüber der herkömmlichen Schaltung halbiert.
Als Nächstes erfolgt die Beschreibung der Absoluteinphasungssynchronisationserfassungsschaltung gemäß einer dritten Ausführungsform der Erfindung. Bei 13 handelt es sich um ein Blockdiagramm, das die Struktur der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der dritten Ausführungsform der Erfindung veranschaulicht.
Bei der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der dritten Ausführungsform der Erfindung wird ein Rahmensynchronisationserfassungsblock 2A' anstelle des Rahmensynchronisationserfassungsblocks 2A der Absoluteinphasungssynchronisationserfassungsschaltung gemäß der ersten Ausführungsform der Erfindung genutzt. Der Phasenerfassungsblock für empfangene Signale ist der gleiche wie jener der herkömmlichen Schaltung.
Der Rahmensynchronisationserfassungsblock 2A' verwendet die herkömmlichen Synchronismuserfassungsschaltungen 40 bis 47 anstatt der Synchronismuserfassungsschaltungen 40A bis 43A. Ein MSB eines invertierten I(8), ein MSB eines invertierten i(8), ein MSB eines invertierten Q(8) und ein MSB eines invertierten q(8), die jeweils in 4 mittels durchbrochener Linien angegeben sind, werden aus der in 4 dargestellten Schaltung 12 zur logischen Transformation weiter extrahiert zwecks Verwendung als Outputs B4, B5, B6 und B7, die den Synchronismuserfassungsschaltungen 40 bis 47 zugeführt werden. Die Outputs SYNA0 bis SYNA7 und SYNB0 bis SYNB7 aus den Synchronismuserfassungsschaltungen 40 bis 47 werden der Rahmensynchronisationsschaltung 5 zugeführt.
Die Rahmensynchronisation wird in Übereinstimmung mit den Outputs B0 bis B7 des BPSK-Demapping erfasst, die durch die Schaltung 12A zur logischen Transformation erzeugt werden. Der herkömmlich eingesetzte BPSK-Demapper 3 ist nicht erforderlich, und nur die Schaltung 12A zur logischen Transformation, bei der es sich um eine kleine und einfache Schaltung handelt, findet Anwendung. Deshalb lässt sich der Schaltungsumfang der Absoluteinphasungssynchronisationserfassungsschaltung verringern.
Wie soweit erläutert, kann gemäß der Absoluteinphasungssynchronisationserfassungsschaltung dieser Erfindung der Schaltungsumfang beträchtlich reduziert werden und der Chip-Bereich einer IC, welche die Absoluteinphasungssynchronisationserfassungsschaltung auf derselben hervorbringt, kann effizient genutzt werden.

Claims

Absoluteinphasungssynchronisationserfassungsschaltung zum Absoluteinphasen, das einen Empfangssignalphasenwinkel mit einem Übertragungssignalphasenwinkel in Übereinstimmung bringt, und zwar durch Erfassen eines Rahmensynchronisationssignals und durch Ermitteln des Empfangssignalphasenrotationswinkels in Bezug auf den Übertragungssignalphasenwinkel anhand des erfassten Rahmensynchronisationssignals, wobei diese Schaltung Folgendes umfasst: Synchronismuserfassungsmittel (40A, 41A, 42A, 43A) zum Erfassen des Rahmensynchronisationssignals; Phasenrotationsmittel zum Drehen von Phasen demodulierter Basisbandsignale um 45° × n (n = 1, 3, 5 oder 7); erste Phasenumkehrmittel (121, 122) zum Umkehren der Phasen der demodulierten Basisbandsignale; zweite Phasenumkehrmittel (123, 124) zum Umkehren von Phasen von Basisbandsignalen, welche durch die Phasenrotationsmittel phasengedreht werden; und Auswahlmittel (125) zum selektiven Ausgeben der demodulierten Basisbandsignale, der durch die Phasenrotationsmittel phasengedrehten Basisbandsignale, der aus den ersten Phasenumkehrmitteln ausgegebenen Basisbandsignale, und der aus den zweiten Phasenumkehrmitteln ausgegebenen Basisbandsignale, und zwar in Übereinstimmung mit dem Empfangssignalphasenrotationswinkel in Bezug auf die Übertragungssignalphase, wobei die Auswahlmittel (125) geeignet sind, um vorgegebene Bits aus den demodulierten Basisbandsignalen zu extrahieren, und die Synchronisationsmittel geeignet sind, um extrahierte vorgegebene Bits zur Erfassung des Rahmensynchronisationssignals zu nützen.
Schaltung nach Anspruch 1, wobei die Auswahlmittel (125) geeignet sind, um die maßgeblichsten Bits aus den demodulierten Basisbandsignalen und aus den Basisbandsignalen, die durch die Phasenrotationsmittel phasengedreht werden, zu extrahieren, und die Synchronisationsmittel geeignet sind, um die extrahierten maßgeblichsten Bits zur Erfassung des Rahmensynchronisationssignals zu nützen.
Schaltung nach Anspruch 2, wobei die Auswahlmittel (125) geeignet sind, um die maßgeblichsten Bits zumindest aus den Basisbandsignalen, die von den ersten und den zweiten Phasenumkehrmitteln ausgegeben werden, zu extrahieren, und die Synchronisationsmittel geeignet sind, um die extrahierten maßgeblichsten Bits zur Erfassung des Rahmensynchronisationssignals zu nützen.
Absoluteinphasungssynchranisationserfassungsschaltung zum Absoluteinphasen, das einen Empfangssignalphasenwinkel mit einem Übertragungssignalphasenwinkel in Übereinstimmung bringt, und zwar durch Erfassen eines Rahmensynchronisationssignals und durch Ermitteln des Empfangssignalphasenrotationswinkels in Bezug auf den Übertragungssignalphasenwinkel anhand des erfassten Rahmensynchronisationssignals, wobei diese Schaltung Folgendes umfasst: eine Synchronismuserfassungsschaltung (40A, 41A, 42A, 43A) zum Erfassen eines Bitstroms eines ersten Rahmensynchronisationssignals (SYNCPAT), das alternierend aus demodulierten Basisbandsignalen (I(8), Q(8)) extrahiert wird, eines Bitstroms eines zweiten Rahmensynchronisationssignals (nSYNCPAT), das durch Umkehren der letzten Hälfte Bits des Bitstroms des ersten Rahmensynchronisationssignals erhalten wird, eines Bitstroms eines dritten Rahmensynchronisationssignals (SYNCNPAT), das durch Umkehren jedes Bits des Bitstroms des ersten Rahmensynchronisationssignals erhalten wird, und eines Bitstroms eines vierten Rahmensynchronisationssignals (nSYNCNPAT), das durch Umkehren jedes Bits des Bitstroms des zweiten Rahmensynchronisationssignals erhalten wird, und eine Rahmensynchronisationsschaltung (5A) zum Erfassen des Rahmensynchronisationssignals in Übereinstimmung mit einer Ausgabe aus der Synchronismuserfassungsschaltung.
Absoluteinphasungssynchronisationserfassungsschaltung zum Absoluteinphasen, das einen Empfangssignalphasenwinkel mit einem Übertragungssignalphasenwinkel in Übereinstimmung bringt, und zwar durch Erfassen eines Rahmensynchronisationssignals und durch Ermitteln des Empfangssignalphasenwinkels in Bezug auf den Übertragungssignalphasenrotationswinkel anhand des erfassten Rahmensynchronisationssignals, wobei diese Schaltung Folgendes umfasst: Akkumulations-, Additions-, Subtraktions-, Durchschnittsberechnungsmittel (85A, 86A) zur Herstellung von Empfangspunktsignalen (AVI(8), AVQ(8)) eines Rahmensynchronisationssignals aus demodulierten Basisbandsignalen während einer Rahmensynchronisationssignalsektion, zum Empfang eines Bitstroms eines wiederhergestellten Rahmensynchronisationssignals und zur Durchführung eines Additionsvorgangs, wenn der Bitstrom einen logischen Level „1" aufweist, zur Durchführung eines Subtraktionsvorgangs, wenn der Bitstrom einen logischen Level „0" aufweist, und zur Durchschnittsberechnung von Additions- bzw. Subtraktionsvorgangsergebnissen, und eine Empfangssignalphasenbestimmungsschaltung (87) zum Bestimmen einer Phase eines Empfangssignals (RT(3)) in Übereinstimmung mit einer Ausgabe (AVI(8), AVQ(8)) aus den Akkumulations-, Additions-, Subtraktions-, Durchschnittsberechnungsmitteln, und Phasenrotationsmittel (11), die geeignet sind, um Phasen demodulierter Basisbandsignale (I(8), Q(8)) um einen Betrag der bestimmten Phase (RT(3)) zu drehen.