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Technisches Gebiet
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Die
vorliegende Erfindung bezieht sich auf eine Schaltung zum Detektieren
der Phase eines empfangenen Signals und insbesondere auf eine Schaltung
zum Detektieren der Phase eines empfangenen Signals, welche in einem
Empfänger
zum Einsatz kommt, der eine digital modulierte Welle empfängt, die
unter einer Mehrzahl von Modulationen mit jeweiligen unterschiedlichen
CNRs übertragen
wird, die erforderlich sind, und welche einen Phasenwinkel eines
empfangenen Signals detektiert.
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Stand der Technik
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In
einem Rundfunkempfänger,
der eine digital modulierte Welle empfängt, die in einem hierarchischen Übertragungssystem
verwendet wird, in dem eine Mehrzahl von Modulationen mit jeweiligen
unterschiedlichen und erforderlichen CNRs, z.B. 8PSK-Modulation, QPSK-Modulation
und BPSK-Modulation, in Bezug auf das Timing kombiniert wird und eine
digital modulierte Welle unter solchen Modulationen wiederholt in
aufeinanderfolgenden Rahmen übertragen
wird, werden Rahmensynchronisationssignale aus demodulierten Basisbandsignalen
(nachstehend auch als Symbolstrom bezeichnet) erfasst, ein Phasendrehwinkel
eines empfangenen Signals zum gegenwärtigen Zeitpunkt wird anhand
einer Signalpunktanordnung des erfassten Rahmensynchronisationssignals
gewonnen, und die demodulierten Basisbandsignale werden einer entgegengesetzten Phasendrehung
basierend auf dem gewonnenen Phasendrehwinkel des empfangenen Signals
unterzogen, wodurch die demodulierten Basisbandsignale mit dem Phasenwinkel
des übertragenen
Signals zusammenfallen, so dass sie in absoluter Phase sind.
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Eine
herkömmliche
Schaltung zum Detektieren der Phase eines empfangenen Signals, wie
in 1 dargestellt, umfasst Folgendes: eine Demodulationsschaltung 1;
eine Rahmensynchronisationserfassungsschaltung 2; und einen
Rahmensynchronisationssignalgenerator 3; und zusätzlich dazu
die Verzögerungsschaltungen 41 und 42,
die einen Block zum Detektieren einer Phase eines empfangenen Signals
bilden; eine 0°/180°-Phasendrehschaltung 43; Kumulativdurchschnittsberechnungsschaltungen 45 und 46;
und eine Schaltung 47 zum Bestimmen der Phase eines empfangenen
Signals, die unter Anwendung einer Konvertierungstabelle mittels
ROM eine Phasenbestimmung an einem empfangenen Signal vornimmt.
Die Rahmensynchronisationserfassungsschaltung 2 und der
Rahmensynchronisationssignalgenerator 3 entsprechen der
Rahmensynchronisationssignalerfassungseinrichtung zum Erfassen eines Rahmensynchronisationssignals
aus den demodulierten Basisbandsignalen, und die Verzögerungsschaltungen 41 und 42 entsprechen
einer Extraktionseinrichtung zum Extrahieren von Symbolströmen in der
Periode eines Rahmensynchronisationssignals aus den demodulierten
Basisbandsignalen zu dem Zeitpunkt, zu dem die Symbolströme mit einem
Bitstrom des von der Rahmensynchronisationssignalerfassungseinrichtung
erfassten und wiederhergestellten Synchronisationssignals zusammenfallen.
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Die
herkömmliche
Schaltung zum Detektieren der Phase eines empfangenen Signals, dargestellt
in 1, nimmt eine Frequenzwandlung einer empfangenen
digital modulierten Welle zu einem zuvor bestimmten Zwischenfrequenzsignal
vor, leitet das der Frequenzwandlung unterzogene Zwischenfrequenzsignal
zwecks Demodulation der Demodulationsschaltung 1 zu, und
die Demodulationsschaltung 1 sendet beispielsweise die
demodulierten Basisbandsignale I(8) und Q(8) mit 8 Bits, die quantisiert werden
(nachstehend auch als Basisbandsignale I und Q bezeichnet unter
Verzicht auf die Ziffern in jeder der Klammern, welche die Anzahl
der Bits angeben, und auf die Klammern selbst). Die demodulierten
Basisbandsignale I(8) und Q(8) werden ebenfalls zur Rahmensynchronisationserfassungsschaltung 2 gesendet,
um z.B. ein Rahmensynchronisationssignal zu erfassen, welches BPSK-moduliert
worden ist.
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Nun
erfolgt anhand der 2(a) bis (c) eine Beschreibung
des Mappings für
jedes Modulationsverfahren auf der Übertragungsseite. 2(a) zeigt die Signalpunktanordnung für einen
Fall, wo 8PSK-Modulation als Modulationsverfahren eingesetzt wird.
Beim 8PSK-Modulationsverfahren
kann ein digitales Signal aus 3 Bits (a, b, c) als 1 Symbol übertragen
werden, wobei es sich bei den Bitkombinationen, die 1 Symbol darstellen,
um (0, 0, 0), (0, 0, 1) bis (1, 1, 1) handelt, also um insgesamt
acht Kombinationsmöglichkeiten.
Die digitalen Signale, von denen jedes aus 3 Bits besteht, werden
auf der Übertragungsseite
zu den Signalpunktanordnungen 0 bis 7 auf der in 2(a) veranschaulichten I-Q-Vektorebene gewandelt,
und diese Wandlung wird gemeinhin als 8PSK-Mapping bezeichnet.
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Beim
in 2(a) aufgeführten Beispiel wird die Bitsequenz
(0, 0, 0) zur Signalpunktanordnung „0" gewandelt, die Bitsequenz (0, 0, 1)
zur Signalpunktanordnung „1", die Bitsequenz
(0, 1, 1) zur Signalpunktanordnung „2", die Bitsequenz (0, 1, 0) zur Signalpunktanordnung „3", die Bitsequenz
(1, 0, 0) zur Signalpunktanordnung „4", die Bitsequenz (1, 0, 1) zur Signalpunktanordnung „5", die Bitsequenz
(1, 1, 1) zur Signalpunktanordnung „6" und die Bitsequenz (1, 1, 0) zur Signalpunktanordnung „7".
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2(b) zeigt Signalpunktanordnungen für einen
Fall, wo QPSK-Modulation als Modulationsverfahren eingesetzt wird,
und beim QPSK-Modulationsverfahren kann ein digitales Signal aus
2 Bits (d, e) als 1 Symbol übertragen
werden, wobei es sich bei den Bitkombinationen, die das Symbol darstellen,
um (0, 0), (0, 1), (1, 0) und (1, 1) handelt, also um insgesamt
vier Kombinationsmöglichkeiten.
Im Beispiel aus 2(b) wird z.B. die Bitsequenz
(1, 1) zu „1" gewandelt, die Bitsequenz
(0, 1) zu „3", die Bitsequenz (0,0)
zu „5" und die Bitsequenz
(1, 0) zu „7". Es sollte beachtet
werden, dass das Verhältnis
zwischen einer Signalpunktanordnung und einer Anordnungsziffer bei
jedem anderen Modulationsverfahren in gleicher Weise als Standard
aufrecherhalten wird wie das Verhältnis im Fall der 8PSK-Modulation.
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2(c) zeigt Signalpunktanordnungen für einen
Fall, wo BPSK-Modulation als Modulationsverfahren eingesetzt wird,
und beim BPSK-Modulationsverfahren wird ein digitales Signal (f)
aus 1 Bit als 1 Symbol übertragen.
Die Wandlung des digitalen Signals (f) geht dergestalt vonstatten,
dass beispielsweise (1) zur Signalpunktanordnung „0" und (0) zur Signalpunktanordnung „4" gewandelt wird.
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Nun
erfolgt die Beschreibung eines Rahmensynchronisationssignals. Beim
hierarchischen Übertragungssystem
wird ein Rahmensynchronisationssignal übertragen, nachdem es einer
BPSK-Modulation mit dem niedrigsten CNR unterzogen worden ist, der
erforderlich ist. Wenn eine Anordnung so ausfällt, dass es sich bei einem
Bitstrom eines aus 16 Bits bestehenden Rahmensynchronisationssignals
um (S0, S1, ... S14, S15) handelt, wobei der Bitstrom ausgehend
von SO sequentiell gesendet wird, werden eine Bitsequenz (0, 0,
0, 1, 0, 0, 1, 1, 0, 1, 0, 1, 1, 1, 1, 0) oder eine Bitsequenz (0,
0, 0, 1, 0, 0, 1, 1, 1, 0, 1, 0, 0, 0, 0, 1), wobei die letztere
der ersteren Sequenz mit den letzten 8 Bits in umgekehrter Reihenfolge entspricht,
alternierend in aufeinanderfolgenden Rahmen gesendet. Nachstehend
wird der Symbolstrom eines Rahmensynchronisationssignals auch „SYNCPAT" oder „nSYNCPAT" genannt, wobei letztere
Bezeichnung den vorgenannten Symbolstrom meint, bei dem die 8 Bits
der letzteren Hälfte
umgekehrt sind. Die Symbolströme
werden auf der Übertragungsseite
mit dem in 2(c) veranschaulichten BPSK-Mapping
zu einer Signalpunktanordnung „0" oder „4" gewandelt, und der
gewandelte Symbolstrom wird übertragen.
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Wenn
durch ein demoduliertes Basisbandsignal in der Rahmensynchronisationserfassungsschaltung 2 bestätigt wird,
dass Symbolströme
der Rahmensynchronisationssignale „SYNCPAT" und „nSYNCPAT", welche, wie oben erläutert, BPSK-gemappt
werden, alternierend und wiederholt in konstanten Rahmenintervallen
empfangen werden, wird die Beurteilung getroffen, dass eine Rahmensynchronisation
hergestellt ist, und in jeder Rahmenperiode wird ein Rahmensynchronisationsimpuls
ausgegeben.
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Bei
einem hierarchischen Übertragungssystem,
in dem normalerweise eine Mehrzahl von Modulationsverfahren mit
jeweiligen unterschiedlichen CNRs, die erforderlich sind, hinsichtlich
des Timings kombiniert werden und eine digital modulierte Welle wiederholt
in aufeinanderfolgenden Rahmen übertragen
wird, werden Header-Daten, welche die multiplen Kombinationen anzeigen,
gemultiplext, und Header-Daten, welche die multiplen Kombinationen
anzeigen, werden extrahiert in Reaktion auf ein Timingsignal, das
durch einen Rahmensynchronisationsimpuls erzeugt wird, der aus der Rahmensynchronisationserfassungsschaltung 2 ausgegeben
wird, nachdem die Beurteilung getroffen worden ist, dass die Rahmensynchronisation
hergestellt ist. Als Ergebnis davon werden Bearbeitungsvorgänge für verschiedene
Modulationstypen separat aktiviert, nachdem eine Rahmenmehrfachkombination
bekannt ist.
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Mit
anderen Worten werden, da die Demodulationsschaltung 1 zu
dem Zeitpunkt, zu dem die Beurteilung getroffen wird, dass eine
Rahmensynchronisation hergestellt worden ist, als 8PSK-Demodulationsschaltung
arbeitet, die I- und Q-Achse der I-Q-Vektorebene auf der Empfangsseite
einer Phasendrehung um θ =
45° × n mit
n als einer der ganzen Zahlen von n = 0 bis 7 unterzogen, und zwar
im Vergleich zu jenen auf der Übertragungsseite
in Übereinstimmung
mit einem Phasenzustand einer demodulierten Trägerwelle, die in einer Trägerwellenwiederherstellungsschaltung
der Demodulationsschaltung 1 wiederhergestellt wird. Beispielsweise
weisen, in einem Fall eines nach seiner BPSK-Modulation übertragenen
Rahmensynchronisationssignals, Symbolströme des Rahmensynchronisationssignals,
die BPSK-gemappt werden, um ein Bit „1" und ein Bit „0" zu einer Signalpunktanordnung „0" und einer Signalpunktanordnung „4" zu wandeln, jeweils
8 demodulierte Phasen des Rahmensynchronisationssignals auf in Entsprechung
zu einem Phasenzustand einer demodulierten Trägerwelle: Es gibt einen Fall,
wo ebenso wie auf der Übertragungsseite
ein Anordnen an den Signalpunktanordnungen „0" und „4" erfolgt, einen Fall, wo ein Anordnen
an den Signalanordnungen „1" und „5" erfolgt, die eine
Phasendrehung um θ =
45° in Bezug
auf die Signalpunktanordnungen auf der Übertragungsseite erhalten,
und einen Fall, wo ein Anordnen an den Signalpunktanordnungen „2" und „6" erfolgt, die eine
Phasendrehung um θ =
90° in Bezug
auf die Signalpunktanordnungen auf der Übertragungsseite erhalten.
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Signale,
die übertragen
werden, nachdem sie mittels QPSK-Modulation und 8PSK-Modulation moduliert
worden sind, werden in ähnlicher
Weise wie bei einer BPSK-Modulation
durch eine Phasendrehung beeinflusst. Bei Betrachtung eines Falles, wo
die maximale Anzahl von Phasen einer PSK-Modulation, bei der eine
digital modulierte Welle wiederholt in aufeinanderfolgenden Rahmen
mit Bitkombinationen übertragen
wird, in Bezug auf das Timing 8 beträgt ist, also in einem Fall
der 8PSK-Modulation, sind 8 Phasen eines empfangenen Signals vorhanden,
von denen jede gegenüber
dem Stadium der benachbarten Phase um 45° verlagert wird.
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Allerdings
kann ein Phasendrehwinkel eines empfangenen Signals durch Vergleich
einer Signalpunktanordnung eines Rahmensynchronisationssignals,
das auf der Übertragungsseite
bereits bekannt ist, mit einer Signalpunktanordnung eines empfangenen
Rahmensynchronisationssignals gewonnen werden. Nachstehend erfolgt
die Beschreibung des Verfahrens zur Gewinnung des Phasendrehwinkels.
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In
der Demodulationsschaltung 1 (siehe 1) handelt
es sich bei einem Symbolstrom eines zu Basisbandsignalen demodulierten
Rahmensynchronisationssignals um einen Symbolstrom, der erhalten
wird durch BPSK-Mapping von „SYNCPAT" oder „nSYNCPAT", bestehend aus einem
Bit „1" oder „0" auf der Übertragungsseite,
und es ist anhand der jeweiligen Signalpunktanordnungen offensichtlich, dass
sich eine Phasendifferenz zwischen den Symbolen des Bits „1" und des Bits „0" auf 180° beläuft. Deshalb
wird, wenn alle Symbole des Bits „0", die in einem Symbolstrom eines empfangenen
Rahmensynchronisationssignals enthalten sind, einer Phasendrehung
um 180° unterzogen
werden, ein aus 16 Symbolen, alle mit Bit „1 ", bestehender Strom erhalten.
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Der
Durchschnittswert des erhaltenen Stroms wird erfasst, und der Wert
wird als eine Punktanordnung eines empfangenen Signals für das Bit „1" angenommen. Nun
wird, da eine Signalpunktanordnung für das Bit „1" bei BPSK „0" ist, ein Phasendrehwinkel θ eines empfangenen
Signals erhalten durch einen Vergleich der Signalpunktanordnung
des BSPK-Bits mit
der Punktanordnung des empfangenen Signals.
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Hier
wird eine Definition bezüglich
eines Verhältnisses
zwischen einem Phasendrehwinkel θ eines
empfangenen Signals und einem Phasendrehwinkelsignal RT (3), das
eine Ausgangsgröße der Schaltung
zum Detektieren der Phase eines empfangenen Signals darstellt, gegeben,
wie die folgende Gleichung (1) zeigt: RT(3)
= θ/45 (1),in der θ = n × 45° und n eine
der ganzen Zahlen von n = 0 bis 7 ist.
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Die
weitere Beschreibung erfolgt basierend auf dem herkömmlichen
Beispiel aus
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1.
Der Rahmensynchronisationssignalgenerator 3 erzeugt einen
Bitstrom eines wiederhergestellten Rahmensynchronisationssignals,
das den Mustern „SYNCPAT" oder „nSYNCPAT" eines Rahmensynchronisationssignals
entspricht, das der Generator 3 in Reaktion auf den Empfang
eines aus der Rahmensynchronisationserfassungsschaltung 2 ausgegebenen
Rahmensynchronisationsimpulses erfasst hat, und der Bitstrom eines
wiederhergestellten Rahmensynchronisationssignals wird in die 0°/180°-Phasendrehschaltung 43 geleitet.
Der Rahmensynchronisationssignalgenerator 3 erzeugt ein Rahmensynchronisationssignal-Sektionssignal
basierend auf der Sektion eines Rahmensynchronisationssignals, das
der Rahmensynchronisationssignalgenerator 3 erfasst hat,
und das Rahmensynchronisationssignal-Sektionssignal wird zu den
Verzögerungsschaltungen 41 und 42 geleitet.
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Die
Verzögerungsschaltungen 41 und 42,
die das Rahmensynchronisationssignal-Sektionssignal empfangen haben, verzögern einen
Symbolstrom eines Rahmensynchronisationssignals, das in Basisbandsignale
gemultiplext wird, so dass der Symbolstrom eines Rahmensynchronisationssignals,
das in durch die Demodulationsschaltung 1 demodulierte Basisbandsignale
gemultiplext wird, und ein Bitstrom eines wiederhergestellten Rahmensynchronisationssignals,
gesendet aus dem Rahmensynchronisationssignalgenerator 3,
im Timing an der Eingangsendposition der 0°/180°-Phasendrehschaltung 43 miteinander
zusammenfallen.
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Durch
die Verzögerungsschaltungen 41 und 42 verzögerte Basisbandsignale
DI(8) und DQ(8) werden in die 0°/180°-Phasendrehschaltung 43 eingegeben.
Die Ausgangsgatter der Verzögerungsschaltungen 41 und 42 werden
nur während
einer Symbolstromsektion eines Rahmensynchronisationssignals mit
16 Symbolen durch ein aus dem Rahmensynchronisationssignalgenerator 3 ausgegebenes
Rahmensynchronisationssignal-Sektionssignal geöffnet. Am
Eingang der 0°/180°-Phasendrehschaltung 43 werden
ein wiederhergestelltes Rahmensynchronisationssignal, ausgegeben
aus dem Rahmensynchronisationssignalgenerator 3, und der
Symbolstrom des Rahmensynchronisationssignals durch die Verzögerungsschaltungen 41 und 42,
wie oben beschrieben, dazu gebracht, dass sie im Timing miteinander übereinstimmen.
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An
diesem Punkt gibt die 0°/180°-Phasendrehschaltung 43 im
Falle einer logischen „0" basierend darauf,
ob ein Bit in einem Bitstrom des zugeführten wiederhergestellten Rahmensynchronisationssignals
logisch „0" oder logisch „1" ist, ein entsprechendes
Symbol in einem Symbolstrom eines Rahmensynchronisationssignals
aus, das in demodulierte Basisbandsignale gemultiplext wird, die durch
die Verzögerungsschaltungen 41 und 42 zugeleitet
werden, nachdem eine Phasendrehung um 180° an ihnen durchgeführt worden
ist, wohingegen im Fall von logisch „1" die 0°/180°-Phasendrehschaltung 43 ein
entsprechendes Symbol in einem Symbolstrom eines Rahmensynchronisationssignals
ausgibt, das in demodulierte Basisbandsignale gemultiplext wird,
die durch die Verzögerungsschaltungen 41 und 42 zugeführt werden,
ohne dass irgendeine Phasendrehung an ihnen vorgenommen wird.
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Am
Eingang der 0°/180°-Phasendrehschaltung 43 werden
ein Symbolstrom eines Rahmensynchronisationssignals, das in demodulierte
Basisbandsignale gemultiplext wird, und ein Bitstrom eines wiederhergestellten
Rahmensynchronisationssignals, gesendet aus dem Rahmensynchronisationssignalgenerator 3,
durch die Verzögerungsschaltungen 41 und 42 dazu
gebracht, hinsichtlich des Timings miteinander übereinzustimmen. Die Symbolströme DI(8)
und DQ(8) eines Rahmensynchronisationssignals, die aus den Verzögerungsschaltungen 41 und 42 ausgegeben
werden, deren Ausgangsgatter durch ein aus dem Rahmensynchronisationssignalgenerator 3 gesendetes
Rahmensynchronisationssignal-Sektionssignal geöffnet werden, erhalten in jenem
Fall, wo ein Bitstrom des wiederhergestellten Rahmensynchronisationssignals
logisch „0" ist, eine Phasendrehung
um 180° und
werden jeweils zu den Kumulativdurchschnittsberechnungsschaltungen 45 und 46 gesendet.
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3(a) zeigt Signalpunktanordnungen eines Rahmensynchronisationssignals,
wenn der Empfang bei einem Phasendrehwinkel θ = 0° eines empfangenen Signals (absolute
Phase) erfolgt, und 3(b) veranschaulicht,
wie Signalpunktanordnungen der Symbolströme VI(8) und VQ(8) nach ihrer Wandlung
in der 0°/180°-Phasendrehschaltung 43 angeordnet
sind. Die Symbolströme
VI(8) und VQ(8) werden jeweils zu den Kumulativdurchschnittsberechnungsschaltungen 45 und 46 gesendet,
die Kumulativdurchschnittsberechnung erfolgt in einer zuvor bestimmten
Sektion, und Symbolströme
AVI(8) und AVQ(8), die summiert werden und deren Durchschnitt in
jeder zuvor bestimmten Sektion berechnet wird, werden ausgegeben.
Die Kumulativdurchschnittsberechnung wird an den Symbolströmen VI(8)
und VQ(8) vorgenommen, damit eine Signalpunktanordnung in stabiler
Weise erhalten wird, selbst wenn eine winzige Veränderung
der Phase und/oder eine Veränderung
der Amplitude eines empfangenen Basisbandsignals durch eine Verschlechterung
des CNR beim Empfang auftritt bzw. auftreten.
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Die
Punkte empfangener Signale (AVI(8) und AVQ(8)) eines BPSK-gemappten
Signals für
ein Bit „1" werden in den Kumulativdurchschnittsberechnungsschaltungen 45 und 46 gewonnen.
Dann werden die Punkte empfangener Signale AVI(8) und AVQ(8) in
die Schaltung 47 zur Bestimmung der Phase empfangener Signale
eingeben, und ein Phasendrehwinkelsignal RT(3) mit drei Bits, entsprechend einem
durch die Gleichung (1) definierten Phasendrehwinkel, wird basierend
auf einer Tabelle zur Bestimmung der Phase eines empfangenen Signals
erhalten, die in 4 dargestellt ist. Beispielsweise
beläuft
sich im Fall des Phasendrehwinkels θ = 0° eines empfangenen Signals ein
Phasendrehsignal, das unter Verwendung der Tabelle zur Bestimmung
der Phase eines empfangenen Signals mit Bezug auf die Signalpunkte
von AVI(8) und AVQ(8) bestimmt worden ist, auf „0". Deshalb wird eine Bitsequenz (0, 0, 0)
als Phasendrehwinkelsignal RT(3) gesendet. Ferner ist in einem Fall
des Phasendrehwinkels θ =
45° eines
empfangenen Signals ein Phasendrehsignal gleichermaßen „1", und deshalb wird
die Bitsequenz (0, 0, 1) als das Phasendrehwinkelsignal RT(3) gesendet.
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Des
Weiteren wird bei einem Rundfunkempfänger, der eine digital modulierte
Welle empfängt, die
beim hierarchischen Übertragungssystem
verwendet wird, in dem eine digital modulierte Welle, die durch
eine Mehrzahl von Modulationsverfahren mit jeweiligen unterschiedlichen
CNRs, die erforderlich sind, übertragen
wird, welche Modulationsverfahren in Bezug auf das Timing kombiniert
sind, besagte Welle wiederholt in aufeinanderfolgenden Rahmen übertragen;
ein Phasendrehwinkelsignal RT(3) wird in der Schaltung zum Detektieren
der Phase eines empfangenen Signals erhalten, und demodulierte Basisbandsignale
I(8) und Q(8) werden einer entgegengesetzten Phasendrehung unterzogen
unter Verwendung eines Phasendrehwinkelsignals RT(3), so dass sie
in absoluter Phase sind.
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Allerdings
beträgt
bei Einsatz der oben beschriebenen herkömmlichen Schaltung zum Detektieren
der Phase eines empfangenen Signals die erforderliche Speicherkapazität 128 kBytes
(= 216 × 16 Bits),
falls die 0°/180°-Phasendrehschaltung 43 in
einer Tabellenkonvertierung besteht, und falls die Schaltung zum
Bestimmen der Phase eines empfangenen Signals in einer Tabellenkonvertierung
besteht, beläuft
sich überdies
die erforderliche Speicherkapazität auf 216 × 3 Bits.
Demnach ist der Umfang der Schaltungen groß, wenn die 0°/180°-Phasendrehschaltung 43 und
die Schaltung 47 zur Bestimmung der Phase eines empfangenen
Signals in Tabellekonvertierung bestehen, und durch einen derartig
großen
Umfang ist ein Problem bei der Schaltungsintegration entstanden.
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DE 34 21 084 A1 bezieht
sich auf einen Demodulator für
orthogonale Amplitudenmodulation mit dem folgenden Aufbau: Eine
Referenzsignalerzeugungssektion erzeugt den um einen vorgeschriebenen
Winkel gedrehten Referenzsignalraum. Ein empfangenes Signal, das
einer aus einem Equalizer ausgegebenen Leitungsentzerrung unterzogen
ist, wird mit dem Referenzsignal aus der Erzeugungssektion verglichen,
um einen Schätzwert
für das
empfangene Signal zu bestimmen. Angewandt wird eine einfache Grenzbestimmungsformel,
da der Code des empfangenen Signals unter Verwendung des auf diese
Weise phasengedrehten Referenzsignalraums bestimmt wird, und ferner
ist das komplizierte Erzeugen des Drehens der Phase des empfangenen
Signals nicht erforderlich, wodurch sich der Aufbau des Demodulators
vereinfacht.
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Offenbarung der Erfindung
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Der
vorliegenden Erfindung liegt die Aufgabe zugrunde eine Schaltung
zum Detektieren der Phase eines empfangenen Signals zu bieten, deren
Schaltungsumfang klein ausfällt.
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Erfindungsgemäß wird die
obige Aufgabe durch die Schaltungen zum Detektieren der Phase eines
empfangenen Signals nach den Ansprüchen 1 bis 4 erfüllt.
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Eine
Schaltung zum Detektieren der Phase eines empfangenen Signals, wie
in Anspruch 1 der vorliegenden Erfindung wiedergegeben, umfasst
Folgendes:
eine Rahmensynchronisationssignalerfassungseinrichtung
zum Erfassen eines Rahmensynchronisationssignals aus einem demodulierten
Basisbandsignal;
eine Extraktionseinrichtung zum Extrahieren
eines Symbolstroms in der Periode eines Rahmensynchronisationssignals
aus einem demodulierten Basisbandsignal zu dem Zeitpunkt, zu dem
der Symbolstrom mit einem Bitstrom des von der Rahmensynchronisationssignalerfassungseinrichtung
erfassten und wiederhergestellten Synchronisationssignals zusammenfällt;
eine
0°/180°-Phasendreheinrichtung,
in die der von der Extraktionseinrichtung extrahierte Symbolstrom eingegeben
wird, zum Ausgeben eines entsprechenden Symbols des von der Extraktionseinrichtung
extrahierten Symbolstroms nach Durchführung einer Phasendrehung um
180° an
dem entsprechenden Symbol, wenn ein Bit eines Bitstroms des wiederhergestellten
Synchronisationssignals logisch „0" ist, und zum Ausgeben eines entsprechenden
Symbols des von der Extraktionseinrichtung extrahierten Symbolstroms
nach Durchführung
keiner Phasendrehung an dem entsprechenden Symbol, wenn das Bit
eines Bitstroms des wiederhergestellten Synchronisationssignals
logisch „1" ist;
eine Kumulativdurchschnittsberechnungsschaltung zum
Summieren von Ausgangsgrößen aus
der 0°/180°-Phasendreheinrichtung über einen
zuvor bestimmten Zeitraum;
eine Phasendrehschaltung zum Durchführen einer Phasendrehung
einer Ausgangsgröße der Kumulativdurchschnittsberechnungsschaltung
um (22.5° + 45° × n), wobei
n eine aus n = 0 bis 7 gewählte
ganze Zahl ist; und
eine Phasenbestimmungsschaltung zum Bestimmen einer
Phase einer Ausgangsgröße der Phasendrehschaltung.
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Gemäß der Schaltung
zum Detektieren der Phase eines empfangenen Signals nach Anspruch
1 der vorliegenden Erfindung wird ein Rahmensynchronisationssignal
aus einem demodulierten Basisbandsignal durch die Synchronisationssignalerfassungseinrichtung
erfasst, und ein Symbolstrom in der Periode eines Rahmensynchronisationssignals
wird aus einem demodulierten Basisbandsignal von der Extraktionseinrichtung
zu dem Zeitpunkt extrahiert, zu dem der Symbolstrom mit einem Bitstrom
des von der Rahmensynchronisationssignalerfassungseinrichtung erfassten
Synchronisationssignals zusammenfällt. Mit dem Empfang des von
der Extraktionseinrichtung extrahierten Bitstroms erhält ein entsprechendes
Bit des von der Extraktionseinrichtung extrahierten Symbolstroms
eine Phasendrehung um 180°,
wenn ein Bit des erfassten Synchronisationssignals logisch „0" ist, und wird aus
der 0°/180°-Phasendreheinrichtung
ausgegeben, und ein entsprechendes Symbol des von der Extraktionseinrichtung extrahierten
Symbolstroms erhält
keine Phasendrehung, wenn das Bit des Bitstroms des erfassten Synchronisationssignals
logisch „1" ist, und wird aus
der 0°/-180°-Phasendreheinrichtung
ausgegeben. Ausgangsgrößen aus
der 0°/180°-Phasendreheinrichtung
werden einer Kumulativdurchschnittsberechnung über einen vorbestimmten Zeitraum
in der Kumulativdurchschnittsberechnungsschaltung unterzogen und
aus derselben ausgegeben, eine Ausgangsgröße aus der Kumulativdurchschnittsberechnungsschaltung
erhält
in der Phasendrehschaltung eine Phasendrehung von (22.5° + 45° × n), wobei
n eine ganze Zahl ist, gewählt
aus n = 0 bis 7, und eine Phase einer Ausgangsgröße der Phasendrehschaltung wird
durch die Phasenbestimmungsschaltung bestimmt.
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In
diesem Fall verringert sich ein Schaltungsumfang, da eine herkömmliche
Schaltung zur Bestimmung der Phase eines empfangenen Signals, die über Tabellenkonvertierung
mittels ROM verfügt, durch
eine 0°/180°-Phasendreheinrichtung,
die sich aus einem Multiplizierer und einem Addierer zusammensetzt,
und durch eine Phasenbestimmungsschaltung mit einfacher Konfiguration
ersetzt wird.
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Eine
Schaltung zum Detektieren der Phase eines empfangenen Signals nach
Anspruch 2 der vorliegenden Erfindung umfasst Folgendes:
eine
Rahmensynchronisationssignalerfassungseinrichtung zum Erfassen eines
Rahmensynchronisationssignals aus einem demodulierten Basisbandsignal;
eine
Extraktionseinrichtung zum Extrahieren eines Symbolstroms in der
Periode eines Rahmensynchronisationssignals aus einem demodulierten
Basisbandsignal zu dem Zeitpunkt, zu dem der Symbolstrom mit einem
Bitstrom eines von der Rahmensynchronisationssignalerfassungseinrichtung
erfassten und wiederhergestellten Synchronisationssignals zusammenfällt;
eine
Kumulativ-Additions-/Subtraktions-Durchschnittsberechnungsschaltung,
in die der von der Extraktionseinrichtung extrahierte Symbolstrom
eingegeben wird und in der, wenn ein Bit in einem Bitstrom des wiederhergestellten
Synchronisationssignals logisch „1" ist, ein entsprechendes Symbol im von
der Extraktionseinrichtung extrahierten Symbolstrom addiert wird,
und wenn das Bit in einem Bitstrom des wiederhergestellten Synchronisationssignals
logisch „0" ist, ein entsprechendes
Symbol im von der Extraktionseinrichtung extrahierten Symbolstrom
subtrahiert wird und Ergebnisse kumulativer Addition/Subtraktion über einen
vorbestimmten Zeitraum im Durchschnitt berechnet werden;
eine
Phasendrehschaltung zum Durchführen
einer Phasendrehung einer Ausgangsgröße der Kumulativ-Additions-/Subtraktions-Durchschnittsberechnungsschaltung
um (22.5° +
45° × n), wobei
n eine aus n = 0 bis 7 gewählte
ganze Zahl ist; und
eine Phasenbestimmungsschaltung zum Bestimmen einer
Phase einer Ausgangsgröße der Phasendrehschaltung.
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Gemäß der Schaltung
zum Detektieren der Phase eines empfangenen Signals nach Anspruch
2 der vorliegenden Erfindung wird ein Rahmensynchronisationssignal
aus einem demodulierten Basisbandsignal durch die Synchronisationssignalerfassungseinrichtung
erfasst, und ein Symbolstrom in der Periode eines Rahmensynchronisationssignals
wird aus einem demodulierten Basisbandsignal durch die Extraktionseinrichtung
zu dem Zeitpunkt extrahiert, zu dem das Symbol mit einem Bitstrom
des von der Rahmensynchronisationssignalerfassungseinrichtung erfassten
Synchronisationssignals zusammenfällt. In der Kumulativ-Additions-/Subtraktions-Durchschnittsberechnungsschaltung
wird, wenn ein Bit in einem Bitstrom des erfassten Synchronisationssignals
logisch „1" ist, ein entsprechendes
Symbol im von der Extraktionseinrichtung extrahierten Symbolstrom
addiert, und wenn das Bit in einem Bitstrom des erfassten Synchronisationssignals
logisch „0" ist, wird ein entsprechendes
Symbol im von der Extraktionseinrichtung extrahierten Symbolstrom
subtrahiert, und der Durchschnitt von Ergebnissen der kumulativen
Addition/Subtraktion wird über
einen zuvor bestimmten Zeitraum berechnet. Eine Ausgangsgröße der Kumulativdurchschnittsberechnungsschaltung erhält in der
Phasendrehschaltung eine Phasendrehung von (22.5° + 45° × n), wobei n eine aus n =
0 bis 7 gewählte
ganze Zahl ist, und eine Phase einer Ausgangsgröße der Phasendrehschaltung
wird durch die Phasenbestimmungsschaltung bestimmt.
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Gemäß der Schaltung
zum Detektieren der Phase eines empfangenen Signals nach Anspruch
2 der vorliegenden Erfindung werden die 0°/180°-Phasendreheinrichtung und die
Kumulativdurchschnittsberechnungsschaltung, die in der Schaltung
zum Detektieren der Phase eines empfangenen Signals nach Anspruch
1 der vorliegenden Erfindung genutzt werden, durch die Kumulativ-Additions-/Subtraktions-Durchschnittsberechnungsschaltung
ersetzt, und die 0°/180°-Phasendrehschaltung
ist überflüssig, wodurch
sich der Umfang einer Schaltung reduziert.
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In
der Schaltung zum Detektieren der Phase eines empfangenen Signals
nach Anspruch 2 der vorliegenden Erfindung kann eine Phase eines
empfangenen Signals in einer Phasenbestimmungsschaltung, die in
einer Stufe angeordnet ist, die der Extraktionseinrichtung vorangeht,
basierend auf einer Ausgangsgröße einer
Kumulativ-Additions-/Subtraktions-Durchschnittsberechnungsschaltung
bestimmt werden.
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Die
Schaltung zum Detektieren der Phase eines empfangenen Signals nach
Anspruch 4 der vorliegenden Erfindung umfasst Folgendes:
eine
Rahmensynchronisationssignalerfassungseinrichtung zum Erfassen eines
Rahmensynchronisationssignals aus einem demodulierten Basisbandsignal;
eine
Phasendrehschaltung zum Durchführen
einer Phasendrehung eines demodulierten Basisbandsignals um (22.5° + 45° × n), wobei
n eine aus n = 0 bis 7 gewählte
ganze Zahl ist;
eine Extraktionseinrichtung zum Extrahieren
eines Symbolstroms in der Periode eines Rahmensynchronisationssignals
aus einem Basisbandsignal, das von der Phasendrehschaltung phasengedreht
ist, zu dem Zeitpunkt, zu dem der Symbolstrom mit einem Bitstrom
des von der Rahmensynchronisationssignalerfassungseinrichtung erfassten
und wiederhergestellten Synchronisationssignals zusammenfällt;
eine
Codeinvertiereinrichtung, in die der von der Extraktionseinrichtung
extrahierte Symbolstrom eingegeben wird, zum Invertieren eines Codes
eines entsprechenden Symbols im von der Extraktionseinrichtung extrahierten
Symbolstrom, um das entsprechende Symbol nach der Inversion nur
dann auszugeben, wenn ein Bit in einem Bitstrom des wiederhergestellten
Synchronisationssignals logisch „0" ist;
eine Phasenbestimmungsschaltung,
die eine Phase einer Ausgangsgröße der Codeinvertierschaltung
bestimmt;
einen Gray-Code-Wandler, der eine Gray-Code-Wandlung
einer Ausgangsgröße der Phasenbestimmungsschaltung
durchführt;
eine
Mehrheitsbestimmungseinrichtung zum Empfangen einer Ausgangsgröße des Gray-Code-Wandlers
und zum Durchführen
von Mehrheitsbestimmung; und
einen Binärcodewandler, der eine Binärcodewandlung
einer Ausgangsgröße der Mehrheitsbestimmungseinrichtung
durchführt,
wobei
eine Ausgangsgröße des Binärcodewandlers als
ein Phasendrehwinkelsignal des empfangenen Signals übernommen
wird.
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Gemäß der Schaltung
zum Detektieren der Phase eines empfangenen Signals der vorliegenden Erfindung
wird ein Rahmensynchronisationssignal aus einem demodulierten Basisbandsignal
durch die Synchronisationssignalerfassungseinrichtung erfasst, das
demodulierte Basisbandsignal erhält
durch die Phasendrehschaltung eine Phasendrehung um (22.5° + 45° × n), wobei
n eine ganze Zahl ist, die aus n = 0 bis 7 gewählt wird, und ein Symbolstrom
in der Periode eines Rahmensynchronisationssignals wird aus dem
Basisbandsignal, das die Phasendrehung erhalten hat, durch die Extraktionseinrichtung
zu dem Zeitpunkt extrahiert, zu dem der Symbolstrom mit einem Bitstrom
des von der Rahmensynchronisationssignalerfassungseinrichtung erfassten
Synchronisationssignals zusammenfällt. Wenn das Bit eines Bitstroms
des erfassten Synchronisationssignals logisch „0" ist, wird ein entsprechendes Symbol
im von der Extraktionseinrichtung extrahierten Symbolstrom von der
Codeinvertiereinrichtung invertiert, eine Phase einer Ausgangsgröße der Codeinvertiereinrichtung
wird durch die Phasenbestimmungsschaltung bestimmt, eine Ausgangsgröße der Phasenbestimmungsschaltung
erhält
vom Gray-Code-Wandler eine Codewandlung zu einem Gray-Code, eine Mehrheitsbestimmung
wird an einer Ausgangsgröße des Gray-Code-Wandlers
durch die Mehrheitsbestimmungseinrichtung vorgenommen, welche die Ausgangsgröße des Gray-Code-Wandlers
erhält, eine
Ausgangsgröße der Mehrheitsbestimmungseinrichtung
erhält
eine Codewandlung durch den Binärcodewandler,
und schließlich
wird ein Phasendrehwinkel eines empfangenen Signals basierend auf
einer Ausgangsgröße des Binärcodewandlers
bestimmt.
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Gemäß einer
Schaltung zum Detektieren der Phase eines empfangenen Signals der
vorliegenden Erfindung werden eine 0°/180°-Phasendrehschaltung und eine
Kumulativdurchschnittsberechnungsschaltung, die herkömmlich zum
Einsatz kommen, durch die 22.5°-Phasendrehschaltung
und die Codeinvertiereinrichtung ersetzt, und die 0°/180°- Phasendrehschaltung
und die Kumulativdurchschnittsberechnungsschaltung sind überflüssig, wodurch
sich der Schaltungsumfang verringert.
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Da
gemäß einer
Schaltung zum Detektieren der Phase eines empfangenen Signals der
vorliegenden Erfindung zusätzlich
der Schaltungsumfang durch die Verwendung von Mehrheitsbestimmungsschaltungen
reduziert werden kann und sich ein Unterschied zweier zueinander
benachbarter Phasenbestimmungswerte durch Gray-Kodierung auf ein
Bit beschränkt,
können
selbst in einem Fall, wo eine winzige Veränderung der Phase und eine
Veränderung der
Amplitude eines empfangenen Basisbandsignals bedingt durch die Verschlechterung
des CNR beim Empfang auftreten, was wiederum eine falsche Phasenbestimmung
nach sich zieht, die Auswirkungen davon minimiert und die Zuverlässigkeit
verbessert werden.
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Kurzbeschreibung der Zeichnungen
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1 ist
ein Blockdiagramm, das eine Konfiguration einer herkömmlichen
Schaltung zum Detektieren der Phase eines empfangenen Signals zeigt;
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2(a) bis 2(c) sind
bildliche Darstellungen von Signalpunktanordnungen, die zur Beschreibung
von BPSK-Mapping benutzt werden;
-
3(a) und 3(b) sind
bildliche Darstellungen von Signalpunktanordnungen eines Rahmensynchronisationssignals
nach Durchlaufen einer 0°/180°-Phasendrehschaltung
in einer Schaltung zum Detektieren der Phase eines empfangenen Signals;
-
4 ist
eine bildliche Darstellung, die zur Beschreibung einer Bestimmungstabelle
für die
Phase eines empfangenen Signals verwendet wird;
-
5 ist
ein Blockdiagramm, das die Konfiguration einer Schaltung zum Detektieren
der Phase eines empfangenen Signals veranschaulicht, die einer Ausführungsform
der vorliegenden Erfindung entspricht;
-
6 ist
eine bildliche Darstellung, die zur Beschreibung der Funktionsweise
einer Schaltung zum Detektieren der Phase eines empfangenen Signals
genutzt wird, die der Ausführungsform
der vorliegenden Erfindung entspricht;
-
7 ist
eine Tabelle, die zur Beschreibung der Funktionsweise einer Schaltung
zum Detektieren der Phase eines empfangenen Signals verwendet wird,
die der Ausführungsform
der vorliegenden Erfindung entspricht;
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8 ist
ein Blockdiagramm, das die Konfiguration einer ersten Modifikation
einer Schaltung zum Detektieren der Phase eines empfangenen Signals
zeigt, die der Ausführungsform
der vorliegenden Erfindung entspricht;
-
9 ist
ein Blockdiagramm, das eine Konfiguration einer zweiten Modifikation
einer Schaltung zum Detektieren der Phase eines empfangenen Signals
veranschaulicht, die der Ausführungsform
der vorliegenden Erfindung entspricht;
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10 ist
eine Tabelle, die zur Beschreibung der Funktionsweise benutzt wird,
wenn es sich bei einem Phasendrehwinkel einer Phasendrehschaltung in
einer Schaltung zum Detektieren der Phase eines empfangenen Signals,
die der Ausführungsform
der vorliegenden Erfindung entspricht, um einen anderen Drehwinkel
handelt;
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11 ist
ein Blockdiagramm, das die Konfiguration einer Schaltung zum Detektieren
der Phase eines empfangenen Signals zeigt, die einer zweiten Ausführungsform
der vorliegenden Erfindung entspricht;
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12(a) und 12(b) sind
Tabellen, die zur Beschreibung von Operationen mit Gray-Code-Wandlung und
Binärcodewandlung
in einer Schaltung zum Detektieren der Phase eines empfangenen Signals
gebraucht werden, die der zweiten Ausführungsform der vorliegenden
Erfindung entspricht; und
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13 ist
eine Tabelle, die zur Beschreibung des Vorgangs der Phasenbestimmung
in einer Schaltung zum Detektieren der Phase eines empfangenen Signals
dient, die der zweiten Ausführungsform
der vorliegenden Erfindung entspricht.
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Detaillierte Beschreibung
der bevorzugten Ausführungsformen
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Nachstehend
wird eine Schaltung zum Detektieren der Phase eines empfangenen
Signals gemäß der vorliegenden
Erfindung basierend auf einer Ausführungsform derselben beschrieben.
Bei 5 handelt es sich um ein Blockdiagramm, das eine Konfiguration
einer Schaltung zum Detektieren der Phase eines empfangenen Signals
veranschaulicht, die der Ausführungsform
der vorliegenden Erfindung entspricht.
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Eine
Schaltung zum Detektieren der Phase eines empfangenen Signals gemäß der Ausführungsform
der vorliegenden Erfindung umfasst Folgendes: eine Demodulationsschaltung 1;
eine Rahmensynchronisationserfassungsschaltung 2; einen Rahmensynchronisationssignalgenerator 3;
und zusätzlich
dazu Verzögerungsschaltungen 41 und 42, aus
denen sich ein Block zur Detektion der Phase eines empfangenen Signals
zusammensetzt; eine 0°/180°-Phasendrehschaltung 43;
Kumulativdurchschnittsberechnungsschaltungen 45 und 46;
eine 22.5°-Phasendrehschaltung 48;
und eine Phasenbestimmungsschaltung 49.
-
Dies
bedeutet, dass in der Schaltung zum Detektieren der Phase eines
empfangenen Signals, die der Ausführungsform der vorliegenden
Erfindung entspricht, Ausgangsgrößen AVI(8)
und AVQ(8) aus den Kumulativdurchschnittsberechnungsschaltungen 45 und 46 zur
22.5°-Phasendrehschaltung 48 geleitet
werden, damit an ihnen eine Phasendrehung vorgenommen wird; und
die Phasendrehungsausgangsgrößen RVI(8)
und RVQ(8) werden der Phasenbestimmungsschaltung 49 zugeführt, um
ein Phasedrehwinkelsignal RT(3) zu erhalten. Hierbei wird die Schaltung 47 zur
Bestimmung der Phase eines empfangenen Signals mittels Tabellenkonvertierung
unter Verwendung eines ROM in einem herkömmlichen Beispiel durch die
22.5°-Phasendrehschaltung 48,
die aus einem Multiplizierer, einem Addierer oder dergleichen aufgebaut
ist, und eine Phasenbestimmungsschaltung 49 ersetzt, die
aus einer Bestimmungsschaltung oder Ähnlichem, wie z.B. einem Komparator
oder dergleichen, besteht. Die übrigen
Teile der Konfiguration sind die gleichen wie beim herkömmlichen
Beispiel.
-
Mithilfe
einer solchen Konfiguration werden in der Schaltung zum Detektieren
der Phase eines empfangenen Signals, die der Ausführungsform
der vorliegenden Erfindung entspricht, Ausgangsgrößen AVI(8)
und AVQ(8) aus den Kumulativdurchschnittsberechnungsschaltungen 45 und 46 zur
22.5°-Phasendrehschaltung 48 geleitet,
und eine Phasendrehung um einem Winkel von 22.5° wird nach den folgenden Gleichungen
(2) und (3) durchgeführt.
Es sollte beachtet werden, dass Operationen der Demodulationsschaltung 1,
der Rahmensynchronisationserfassungsschaltung 2, eines
Rahmensynchronisationssignalgenerators 3, der Verzögerungsschaltungen 41 und 42,
aus denen ein Block zur Detektion der Phase eines empfangenen Signals
aufgebaut ist, der 0°/180°-Phasendrehschaltung 43 und
der Kumulativdurchschnittsberechnungsschaltungen 45 und 46 jeweils
die gleichen sind wie jene im herkömmlichen Fall und deswegen
auf ihre Beschreibung verzichtet wird. RVI
= AVIcos(22.5°) – AVQsin(22.5°) (2) RVQ = AVIsin(22.5°) + AVQcos(22.5°) (3)
-
Ausgangsgrößen der
Phasendrehung in Übereinstimmung
mit den Gleichungen (2) und (3) werden in die Phasenbestimmungsschaltung 49 eingegeben;
ihre Phasendrehwinkel werden in der Phasenbestimmungsschaltung 49 bestimmt;
und schließlich
wird ein Phasendrehwinkelsignal RT(3) ausgegeben. Nun erfolgt eine
Beschreibung der Phasendrehung und der Phasenbestimmung mittels
der 22.5°-Phasendrehschaltung 48 und
der Phasenbestimmungsschaltung 49 anhand von 6 und 7.
Herkömmlicherweise
wird ein Phasenwinkel eines empfangenen Signals anhand (AVI(8) und AVQ(8))
bestimmt, die unter Verwendung der Schwellenwinkel Φ = 22.5° + 45° × n eingegeben werden,
wobei n eine ganze Zahl ist, die aus n = 0 bis 7 gewählt wird,
was aus einer in 4 gezeigten Tabelle zur Bestimmung
der Phase eines empfangenen Signals hervorgeht; dadurch wird ein
Drehphasensignal RT(3) erhalten.
-
Da
die Ausgangsgrößen (AVI(8)
und AVQ(8)) um 22.5° phasengedreht
werden, kann jedoch bei der Schaltung zum Detektieren der Phase
eines empfangenen Signals gemäß der Ausführungsform der
vorliegenden Erfindung offensichtlich Φ = 22.5° + 45° × n angewandt werden, wobei
n eine ganze Zahl ist, die aus n = 0 bis 7 gewählt wird, während an einem Schwellenwinkel
eine Phasendrehung von 22.5° vorgenommen
wird, was in 6 veranschaulicht ist. Als Ergebnis
davon werden die Ausgangsgrößen (RVI
und RVQ) der 22.5°-Phasendrehschaltung 48 in die
Phasenbestimmungsschaltung 49 eingegeben, und daraufhin
muss nur noch bestimmt werden, in welchen der in 6 gezeigten
Phasenbereiche sich die Eingangsgrößen (RVI und RVQ) befinden.
-
Deshalb
kann die Bestimmung eines Phasenwinkels eines empfangenen Signals
einfach unter Verwendung der Eingangssignale (RVI und RVQ) mit einem
Komparator oder Ähnlichem
und ohne Einsatz von Tabellenkonvertierung erfolgen. Die Bestimmung,
in welchem der 4 Quadranten auf der I-Q-Vektorebene aus 6 sich
der Phasenwinkel des empfangenen Signals befindet, lässt sich
anhand eines Vorzeichens eines Signals (RVI und RVQ) vornehmen.
Ferner werden Größen absoluter
Werte der jeweiligen Signale (RVI und RVQ) benutzt zwecks Durchführung der
Bestimmung in Verbindung mit Schwellenwinkeln von 45° × n, mit
n als ganzer, aus n = 1, 3, 5, 7 gewählter Zahl, wobei jeder Quadrant beispielsweise
durch zwei geteilt wird, der Bestimmung auf einem Phasendrehwinkelsignal
RT(3) = 0 oder einem Phasendrehwinkelsignal RT(3) = 1. Eine Bestimmung
auf einem in 6 gezeigten Phasenwinkel kann
mittels der Phasenbestimmungsschaltung 49 realisiert werden,
welche die in 7 veranschaulichte Bestimmung
basierend auf den oben erläuterten
Verhältnissen
vornimmt.
-
In Übereinstimmung
mit den oben dargelegten Verfahren wird die Schaltung 47 zum
Bestimmen der Phase eines empfangenen Signals, die herkömmlich so
gestaltet ist, dass eine Tabellenkonvertierung mittels eines ROM
erfolgt, durch die 22.5°-Phasendrehschaltung 48,
die sich aus einem Multiplizierer und einem Addierer zusammensetzt, und
durch die Phasenbestimmungsschaltung 49 ersetzt, die aus
einer einfachen Bestimmungsschaltung aufgebaut ist, wodurch sich
der Umfang einer Schaltung bei Eingliederung in eine integrierte
Schaltungsanordnung erheblich verringert.
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Nun
erfolgt eine Beschreibung einer ersten Modifikation der Schaltung
zum Detektieren der Phase eines empfangenen Signals, die der Ausführungsform
der vorliegenden Erfindung entspricht.
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Bei
der ersten Modifikation der Schaltung zum Detektieren der Phase
eines empfangenen Signals gemäß der Ausführungsform
der vorliegenden Erfindung ersetzen, wie aus 8 hervorgeht,
die Kumulativ-Additions-/Subtraktions-Durchschnittsberechnungschaltungen 45A und 46A die
0°/180°-Phasendrehschaltung 43 und
die Kumulativdurchschnittsberechungsschaltungen 45 und 46 in
der Schaltung zum Detektieren der Phase eines empfangenen Signals
gemäß der Ausführungsform
der vorliegenden Erfindung, und Ausgangsgrößen DI(8) und DQ(8) der Verzögerungsschaltungen 41 und 42 werden
zu den Kumulativ-Additions-/Subtraktions-Durchschnittsberechnungsschaltungen 45A und 46A geleitet.
Wenn ein Bitstrom eines wiederhergestellten Rahmensynchronisationssignals,
ausgegeben aus dem Rahmensynchronisationssignalgenerator 3,
logisch „1" ist, werden entsprechende
Symbole in Symbolströmen,
ausgegeben aus den Verzögerungsschaltungen 41 und 42,
jeweils in kumulativer Addition über
der Sektion eines Rahmensynchronisationssignal-Sektionssignals bearbeitet;
wenn der Bitstrom eines wiederhergestellten Rahmensynchronisationssignals,
ausgegeben aus dem Rahmensynchronisationssignalgenerator 3 logisch „0" ist, werden entsprechende
Symbole in Symbolströmen,
ausgegeben aus den Verzögerungsschaltungen 41 und 42,
jeweils in kumulativer Subtraktion über der Sektion eines Rahmensynchronisationssignal-Sektionssignals
bearbeitet. In den selben Schaltungen 45A und 46A wird,
im Anschluss an den Vorgang der kumulativen Addition oder den Vorgang
der kumulativen Subtraktion, eine Durchschnittsberechnungsbearbeitung
durchgeführt,
und Ausgangsgrößen AVI(8)
und AVQ(8) aus den Kumulativ-Additions-/Subtraktions-Durchschnittsberechungsschaltungen 45A und 46A werden
zur 22.5°-Phasendrehschaltung 48 geleitet.
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An
diesem Punkt ist, bei Betrachtung einer Operation der 0°/180°-Phasendrehschaltung 43 in der
Schaltung zum Detektieren der Phase eines empfangenen Signals gemäß der Ausführungsform der
vorliegenden Erfindung, eine 180°-Phasendrehung äquivalent
zur Umkehrung eines Codes auf jeder der jeweiligen Achsen. Deshalb
ist die kumulative Addition eines empfangenen Symbols, phasengedreht
um 180° auf
jeder Achse, gleich der kumulativen Subtraktion desselben auf jeder
Achse. Folglich können
die 0°/180°-Phasendrehschaltung 43 und
die Kumulativdurchschnittsberechnungsschaltungen 45 und 46 durch
die Kumulativ-Additions-/Subtraktions-Durchschnittsberechnungsschaltungen 45A und 46A ersetzt
werden. Der Grund dafür,
warum an den Ergebnissen aus kumulativer Addition und Subtraktion
eine Durchschnittsberechnungsbearbeitung vorgenommen wird, besteht
darin, dass sich eine Signalpunktanordnung in stabiler Weise erhalten
lässt, selbst
wenn eine winzige Veränderung
der Phase oder eine Veränderung
der Amplitude eines empfangenen Basisbandsignals aufgrund der Verschlechterung
des CNR beim Empfang auftritt.
-
Deswegen
kann, falls die 0°/180°-Phasendrehschaltung 43 in
der Tabellenkonvertierung mittels eines ROMs besteht, eine Speicherkapazität von 128
kBytes (= 216 × 16 Bits) des die 0°/180°-Phasendrehschaltung 43 bildenden
ROMs eingespart werden, und der Schaltungsumfang lässt sich
bei der ersten Modifikation im Vergleich zur Schaltung zum Detektieren
der Phase eines empfangenen Signals gemäß der Ausführungsform der vorliegenden
Erfindung weiter reduzieren.
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Als
Nächstes
erfolgt eine Beschreibung einer zweiten Modifikation der Schaltung
zum Detektieren der Phase eines empfangenen Signals, die der Ausführungsform
der vorliegenden Erfindung entspricht.
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Bei
der zweiten Modifikation der Schaltung zum Detektieren der Phase
eines empfangenen Signals gemäß der Ausführungsform
der vorliegenden Erfindung, wie in 9 veranschaulicht,
wird an Phasen demodulierter Basisbandsignalausgangsgrößen der Demodulationsschaltung 1 eine
Phasendrehung um 22.5° durch
die 22.5°-Phasendrehschaltung 48 aus
der ersten Modifikation der Schaltung zum Detektieren der Phase
eines empfangenen Signals gemäß der Ausführungsform
der vorliegenden Erfindung vorgenommen, Phasendrehungsausgangsgrößen der
22.5°-Phasendrehschaltung 48 werden
den Verzögerungsschaltungen 41 und 42 gesendet,
Ausgangsgrößen der
Verzögerungsschaltungen 41 und 42 werden
zu den Kumulativ-Additions-/Subtraktions-Durchschnittsberechnungsschaltungen 45A und 46A geleitet,
und Ausgangsgrößen der
Kumulativ-Additions-/Subtraktions-Durchschnittsberechnungsschaltungen 45A und 46A werden
der Phasenbestimmungsschaltung 49 gesendet. Dies bedeutet, dass
bei der zweiten Modifikation der Schaltung zum Detektieren der Phase
eines empfangenen Signals gemäß der Ausführungsform
der vorliegenden Erfindung die 22.5°-Phasendrehschaltung 48 aus
der ersten Modifikation der Schaltung zum Detektieren der Phase
eines empfangenen Signals gemäß der Ausführungsform
der vorliegenden Erfindung zu einer Stufe verlagert wird, die den
Verzögerungsschaltungen 41 und 42 vorangeht.
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Da
bei der zweiten Modifikation der Schaltung zum Detektieren der Phase
eines empfangenen Signals gemäß der Ausführungsform
der vorliegenden Erfindung, die oben erläuterte Konfiguration Anwendung
findet, sind die Ausgangsgrößen RVI(8) und
RVQ(8), die dadurch erhalten werden, dass in der 22.5°-Phasendrehschaltung 48 an
Ausgangsgrößen der
Kumulativ-Additions-/Subtraktions-Durchschnittsberechnungsschaltungen 45A und 46A aus der
in 8 dargestellten ersten Modifikation der Schaltung
zum Detektieren der Phase eines empfangenen Signals gemäß der Ausführungsform
der Erfindung eine Phasendrehung um 22.5° vorgenommen wird, gleich den
Ausgangsgrößen AVI
und AVQ, die gewonnen werden, indem eine Kumulativ-Additions-/Subtraktions-Durchschnittsberechnungsoperation
in den Kumulativ-Additions-/Subtraktions-Durchschnittsberechnungsschaltungen 45A und 46A an um
22.5° phasengedrehten
Rahmensignalen durchgeführt
wird, die dadurch erhalten wurden, dass in der 22.5°-Phasendrehschaltung 48 eine
Phasendrehung um 22.5° an
demodulierten Basisbandsignalen I(8) und Q(8) erfolgt ist.
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Folglich
kann die in 8 veranschaulichte 22.5°-Phasendrehschaltung 48 problemlos
so angeordnet werden, dass se sich in einer Stufe befindet, die
den Verzögerungsschaltungen 41 und 42 vorangeht,
wie 9 zeigt.
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Es
gibt jenen Fall, bei dem eine Schaltung, die eine Phasendrehung
um 22.5° an
demodulierten Basisbandsignalen I(8) und Q(8) durchführt, in
der Demodulationsschaltung 1 aus 9 enthalten
ist, und in diesem Fall können
Ausgangsgrößen aus
dieser verwendet werden, wodurch die Konfiguration aus 9 weiter
vereinfacht wird.
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Entsprechend
der zweiten Modifikation der Schaltung zum Detektieren der Phase
eines empfangenen Signals gemäß der Ausführungsform
der vorliegenden Erfindung werden die 0°/180°-Phasendrehschaltung 43 und
die Kumulativdurchschnittsberechnungsschaltungen 45 und 46,
die herkömmlich zum
Einsatz kommen, durch die Kumulativ-Additions-/Subtraktions-Durchschnittsberechnungsschaltungen 45A und 46A ersetzt.
Falls außerdem
die 0°/180°-Phasendrehschaltung 43 über Tabellenkonvertierung
mittels ROM verfügt,
kann eine Speicherkapazität
von 128 kBytes (= 216 × 16 Bits) eingespart werden,
wodurch ein geringerer Schaltungsumfang ermöglicht wird.
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Es
sollte beachtet werden, dass bei der Schaltung zum Detektieren der
Phase eines empfangenen Signals gemäß der Ausführungsform der vorliegenden
Erfindung und in der ersten und der zweiten Modifikation derselben
exemplifiziert ist, dass sich eine Bestimmung bei einer einfachen
Schaltungskonfiguration vornehmen lässt, indem die 22.5°-Phasendrehschaltung 48 anstelle
der Tabellenkonvertierung eingesetzt wird, welche die Bestimmung
an einer Phase eines aktuellen empfangenen Signals vornimmt, während ein
Winkel, um den eine Phasendrehung erfolgt, sich nicht nur auf 22.5°, sondern
auch auf die folgenden Winkel belaufen kann: 67.5°, 112.5°, 157.5°, 202.5°, 247.5°, 292.5° und 337.5°.
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In
jenen Fällen
muss ein Phasendrehwinkelsignal RT(3) in der Schaltung zum Bestimmen
der Phase eines empfangenen Signals lediglich entsprechend einem
Phasendrehwinkel verändert
werden, dessen Implementierung erwünscht ist. Phasendrehwinkelsignale
RT(3) für
Drehungen um die obengenannten 67.5°, 112.5°, 157.5°, 202.5°, 247.5°, 292.5° und 337.5° sind in 10 dargestellt.
Bei 11 handelt es sich um ein Blockdiagramm, das die
Konfiguration einer Schaltung zum Detektieren der Phase eines empfangenen
Signals gemäß einer
zweiten Ausführungsform
der vorliegenden Erfindung veranschaulicht.
-
Eine
Schaltung zum Detektieren der Phase eines empfangenen Signals gemäß der zweiten
Ausführungsform
der vorliegenden Erfindung umfasst Folgendes: eine Demodulationsschaltung 1;
eine Rahmensynchronisationserfassungsschaltung 2; und einen
Rahmensynchronisationssignalgenerator 3 und zusätzlich dazu
eine 22.5°-Phasendrehschaltung 48,
die einen Block für
die Detektion der Phase eines empfangenen Signals bilden; Verzögerungsschaltungen 41 und 42;
einen Code-Inverter 59; eine Phasenbestimmungsschaltung 49;
einen Gray-Code-Wandler 51; Mehrheitsbestimmungsschaltungen 52A bis 52C;
und einen Binärcodewandler 53.
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Das
bedeutet, dass in der Schaltung zum Detektieren der Phase eines
empfangenen Signals gemäß der zweiten
Ausführungsform
der vorliegenden Erfindung in der Demodulationsschaltung 1 demodulierte
Basisbandsignale der Rahmensynchronisationserfassungsschaltung 2 zugeführt werden, dass
ein Rahmensynchronisationssignal in der Rahmensynchronisationserfassungsschaltung 2 erfasst wird
und ein auf dem Rahmensynchronisationssignal basierender Rahmensynchronisationsimpuls
dem Rahmensynchronisationssignalgenerator 3 zugeleitet
wird. Ein Rahmensynchronisationssignal-Periodensignal und ein wiederhergestelltes
Rahmensynchronisationssignal werden jeweils aus dem Rahmensynchronisationssignalgenerator 3,
der den Rahmensynchronisationsimpuls erhalten hat, an die Verzögerungsschaltungen 41 und 42 und
den Code-Inverter 59 gesendet.
-
Demgegenüber werden
in der Demodulationsschaltung 1 demodulierte Basisbandsignale
I(8) und Q(8) zur 22.5°-Phasendrehschaltung 48 geleitet, wo
an den Signalen eine Phasendrehung um 22.5° vorgenommen wird. Die Phasendrehungsausgangsgrößen RI(8)
und RQ(8) der 22.5°-Phasendrehungsschaltung 48 werden
den Verzögerungsschaltungen 41 und 42 zugeführt.
-
Zunächst erfolgt
die Beschreibung der Phasendrehung der Basisbandsignale I(8) und
Q(8) um 22.5°.
Die Phasendrehung in der 22.5°-Phasendrehungsschaltung 48 wird
nach den folgenden Gleichungen (4) und (5) durchgeführt: RI = Icos(22.5°) – Qsin(22.5°) (4) RQ = Isin(22.5°)
+ Qcos(22.5°) (5)
-
Die
Verzögerungsschaltungen 41 und 42,
die ein Rahmensynchronisationssignal-Sektionssignal empfangen haben, verzögern einen
Symbolstrom eines Rahmensynchronisationssignals, das in Basisbandsignale
gemultiplext wird, die eine Phasendrehung um 22.5° ausgehend
von Ausgangsgrößen RI(8)
und RQ(8) erhalten haben, die nach den Gleichungen (4) und (5) in
der 22.5°-Phasendrehungsschaltung 48 phasengedreht
sind, so dass der Symbolstrom eines Rahmensynchronisationssignals,
das in Basisbandsignale gemultiplext wird, und ein Bitstrom eines
wiederhergestellten Rahmensynchronisationssignals, das aus dem Rahmensynchronisationssignalsgenerator 3 gesendet
wird, hinsichtlich des Timings an der Eingangsendposition des Code-Inverters 59 zusammenfallen.
-
Die
Basisbandsignale DI(8) und DQ(8), die von den Verzögerungsschaltungen 41 und 42 verzögert worden
sind, werden in den Code-Inverter 59 eingegeben. Die Ausgangsgatter
der Verzögerungsschaltungen 41 und 42 werden
nur während
einer Symbolstromsektion eines Rahmensynchronisationssignals mit
16 Symbolen durch ein Rahmensynchronisationssignal-Sektionssignal
geöffnet,
das aus dem Rahmensynchronisationssignalgenerator 3 ausgegeben
wird. Überdies
werden ein wiederhergestelltes Rahmensynchronisationssignal, ausgegeben aus
dem Rahmensynchronisationssignalgenerator 3, und der Symbolstrom
des Synchronisationssignals, wie oben beschrieben, hinsichtlich
des Timings durch die Verzögerungsschaltungen 41 und 42 am
Eingang des Code-Inverters 59 miteinander in Übereinstimmung
gebracht.
-
Dann
werden aus dem Code-Inverter 59 in jenem Fall, wo ein Bit
des wiederhergestellten Rahmensynchronisationssignals logisch „0" ist, die entsprechenden
Symbole der Symbolströme
DI(8) und DQ(8) des in den Code-Inverter 59 eingegebenen Rahmensynchronisationssignals
nach ihrer jeweiligen Inversion ausgegeben, wohingegen in jenem Fall,
wo das Bit des wiederhergestellten Rahmensynchronisationssignals
logisch „1" ist, die entsprechenden
Symbole der Symbolströme
DI(8) und DQ(8) des in den Code-Inverter 59 eingegebenen
Rahmensynchronisationssignals ohne Inversion, also unverändert, ausgegeben
werden.
-
Während herkömmlich die
0°/180°-Phasendrehschaltung 43 mit
Tabellenkonvertierung mittels ROM eingesetzt wird, besteht nun die
Möglichkeit, die
Schaltung durch den Code-Inverter 59 zu ersetzen, weil
eine Operation der 0°/180°-Phasendrehschaltung 43 einer
Codeinvertieroperation auf jeder der Achsen entspricht.
-
Die
Ausgangsgrößen RVI
und RVQ aus dem Code-Inverter 59 werden in die Phasenbestimmungsschaltung 49 eingegeben,
und eine Phasenbestimmung wird unter Verwendung von Schwellenwinkeln
vorgenommen, wie aus 6 ersichtlich. Die Phasenbestimmung
in dieser Schaltung unterscheidet sich von der herkömmlichen,
in 4 dargestellten Phasenbestimmung, und da zu bestimmende Eingangssignale
in der 22.5°-Phasendrehschaltung 48,
die in einer vorangehenden Stufe eingerichtet ist, eine Phasendrehung
um 22.5° erhalten
haben, ist es offensichtlich, dass Schwellenwinkel, die zur Empfangsphasenbestimmung
genutzt werden, ebenfalls um 22.5° phasengedreht
und danach so eingerichtet werden können, dass die Winkel Φ = 45° × n sind
mit n als ganzer, aus n = 0 bis 7 gewählter Zahl. Dies ist in 6 veranschaulicht.
Als Ergebnis davon muss bezüglich
der Eingangsgrößen RVI
und RVQ in der Phasenbestimmungsschaltung 49 lediglich
bestimmt werden, auf welcher der in 6 gezeigten
Phasenbereiche sich die Eingangsgrößen befinden.
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Deshalb
wird, ähnlich
wie bei der Ausführungsform
aus 5, die herkömmliche
Schaltung 47 zur Bestimmung der Phase eines empfangenen Signals
mit Tabellenkonvertierung mittels ROM durch die Phasenbestimmungsschaltung 49 ersetzt,
welche die 22.5°-Phasendrehschaltung 48,
die sich aus einem Multiplizierer und einem Addierer zusetzt, und eine
einfache Bestimmungsschaltung umfasst, wodurch der Umfang einer
Schaltung bei Eingliederung in eine integrierte Schaltungsanordnung
um ein beachtliches Maß verringert
wird.
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Ein
Phasendrehwinkelsignal R(3), das auf einem Phasendrehwinkel basiert,
dessen Bestimmung in der Phasenbestimmungsschaltung 49 erfolgt,
wird dem Gray-Code-Wandler 51 zugeführt, damit es entsprechend 12(a) Gray-kodiert wird. Die Bits G0 bis G2 einer
Gray-kodierten Ausgangsgröße werden jeweils
in die Mehrheitsbestimmungsschaltungen 52A, 52B und 52C eingegeben,
und Mehrheitsbestimmungen hinsichtlich dessen, ob ein Bit „0" oder „1" ist, werden während eines
zuvor bestimmten Zeitraums in den Schaltungen vorgenommen.
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Derartige
Bearbeitungsvorgänge
ersetzen die an den Symbolströmen
VI(8) und VQ(8) vorgenommene Kumulativdurchschnittsberechnung aus dem
herkömmlichen
Beispiel, die so durchgeführt wird,
dass Signalanordnungen in stabiler Weise gewonnen werden können, selbst
wenn eine winzige Veränderung
der Phase oder eine Veränderung
der Amplitude eines empfangenen Basisbandsignals aufgrund einer
Verschlechterung des CNR beim Empfang auftritt. Die Ausgangsgrößen G00
bis G02 der Mehrheitsbestimmungsschaltungen 52A, 52B und 52C werden
in den Binärcodewandler 53 eingegeben,
und eine Inversion der durch den Gray-Code-Wandler 51 erfolgten
Wandlung wird entsprechend 12(b) durchgeführt. Eine
Ausgangsgröße des Binärcodewandlers 53 wird
als Phasendrehwinkelsignal RT(3) ausgegeben.
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Jede
der Mehrheitsbestimmungsschaltungen 52A bis 52C kann
beispielsweise aus nur einem 4-Bit-Zähler aufgebaut sein, wenn es
sich bei einer Sektion zur Mehrheitsbestimmung um eine Rahmensynchronisationssymbolperiode,
also um 16 Symbole handelt. Wenn z.B. ein Eingangssignal G0 eingegeben
wird, um den Anschluss eines Zählers
zu aktiveren, und eine Ausgangsgröße QD an der höchsten Stelle
des Zählers
als Mehrheitsbestimmungsausgangsgröße G00 verwendet wird, wird
eine Mehrheitsausgangsgröße von „1" erhalten, falls
die Anzahl an „1" Bits in einem Bitstrom
G0 acht überschreitet. Allerdings
sind der Bearbeitungsvorgang bei gleicher Anzahl von „0" Bits und „1" Bits und andere
Bearbeitungsvorgänge
separat durchzuführen,
aber der Schaltungsumfang nimmt infolge der Erfordernisse für solche
separaten Bearbeitungsvorgänge
nicht zu. Bei den Mehrheitsbestimmungsschaltungen in den Schaltungen
zum Detektieren der Phase eines empfangenen Signals gemäß der zweiten
Ausführungsform
der vorliegenden Erfindung sind, da Bestimmungsoperationen an jeweiligen
Bits der 3-Bit-Phasenbestimmungsausgangsgröße R(3) durchgeführt werden,
drei 4-Bit-Zähler
und periphere Schaltungen für
die oben erläuterten
Bearbeitungsvorgänge zweckgemäß ausreichend.
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Der
Begriff „Sektion
für Mehrheitsbestimmung" bezeichnet eine
Gruppe von Symbolen eines Rahmensynchronisationssignals. Das heißt, dass
die zu diesem Begriff gehörende
obige Beschreibung so ausgefallen ist, dass 16 Symbole eine Basis
bilden und die Mehrheitsbestimmung während eines zuvor bestimmten
Zeitraums stattfindet. Allerdings können anderen Überlegungen
zufolge verschiedene Arten von Bearbeitungsmethoden zur Verfügung stehen: Aus
den 16 Symbolen jedes Rahmensynchronisationssignals wird ein beliebiges
Symbol herausgenommen, und solche beliebigen Symbole werden über mehrere
Rahmen (zuvor bestimmte Rahmen) Mehrheitsbestimmungen unterzogen;
mehrere beliebige Bits werden anstelle eines beliebigen Symbols
herausgenommen, und gleichfalls werden Mehrheitsbestimmungen über mehrere
Rahmen (zuvor bestimmte Rahmen) vorgenommen; und um den in 11 dargestellten
Code-Inverter 59 zu entfernen, werden die Ausgangsgatter
nur dann geöffnet,
wenn ein Bit eines wiederhergestellten Rahmensignals „1" ist, und ein Abschnitt
eines „0" Bits wird vernachlässigt.
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Dagegen
sind beim herkömmlichen
Beispiel die Basisbandsignale I und Q mit jeweils 8 Bits notwendig,
um eine kumulative Addition jeweils 16 Mal zu erhalten. Wenn Gruppen
von 8 Bits summiert werden, um insgesamt 16 Mal eine kumulative
Addition durchzuführen,
besitzt eine sich daraus ergebende Zahl eine Breite von maximal
12 Bits, was einen Addierer mit 12 Bits als der niedrigsten Stellenzahl
und mindestens 12 Latch-Schaltungen erforderlich macht. Die Gruppe
ist für
jedes der Basisbandsignale I und Q erforderlich, wodurch der Schaltungsumfang zunimmt.
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Ebenso
wie bei der herkömmlichen
Methode werden die Basisbandsignale I(8) und Q(8) bei Signalbearbeitungen
in Stufen nach dem Binärcodewandler 53 einer
entgegengesetzten Phasendrehung unterzogen, so dass sie in absoluter
Phase sind, und zwar basierend auf einem Phasendrehwinkelsignal RT(3),
das eine Ausgangsgröße des Binärcodewandlers 53 ist.
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Bezüglich der
obigen Beschreibung ist es ebenfalls akzeptabel, dass die Ausgangsgröße R(3) der
Phasenbestimmungsschaltung direkt in die Mehrheitsbestimmungsschaltungen
eingegeben wird und Ausgangsgrößen der
Mehrheitsbestimmungsschaltungen als das Phasendrehwinkelsignal RT(3) angenommen
werden. Da sich jedoch der Unterschied an Bits zwischen zwei benachbarten
Phasenbestimmungswerten bei einer Gray-Kodierung auf 1 Bit beläuft, können, selbst
wenn bei der Phasenbestimmung aufgrund einer winzigen Veränderung
der Phase oder einer Veränderung
der Amplitude eines empfangenen Basisbandsignals infolge der Verschlechterung
des CNR beim Empfang eine falsche Bestimmung erfolgt, die Auswirkungen
davon auf ein Minimum beschränkt
werden. Dies bedeutet, dass sich mit einer Kombination aus dem Gray-Code-Wandler 51 und
den Mehrheitsbestimmungsschaltungen 52A, 52B und 52C eine
größere Verbesserung
hinsichtlich der Zuverlässigkeit
eines Vorgangs erzielen lässt.
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Ferner
gibt es auch jenen Fall, dass eine Schaltung, in der demodulierte
Basisbandsignale I(8) und Q(8) um 22.5° phasengedreht werden, in der
Demodulationsschaltung 1 enthalten ist, und in diesem Fall
können
Ausgangsgrößen aus
der Schaltung verwendet werden, und die Konfiguration der Schaltung zum
Detektieren der Phase eines empfangenen Signals gemäß der zweiten
Ausführung
der vorliegenden Erfindung vereinfacht sich.
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Während die
Ausgangsgröße R(3)
der Phasenbestimmungsschaltung 49 im Gray-Code-Wandler 51 zu
G0 bis G2 gewandelt wird, können
die Ausgangsgrößen der Phasenbestimmungsschaltung 49 direkt
G0 bis G2 sein. Bei der in diesem Fall von der Phasenbestimmungsschaltung 49 vorgenommenen Phasenbestimmung
kann es sich um die in 13 gezeigte handeln.
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Es
sollte beachtet werden, dass, während
in der Schaltung zum Detektieren der Phase eines empfangenen Signals
gemäß der zweiten
Ausführungsform
der vorliegenden Erfindung exemplifiziert wird, dass die Bestimmung
durch eine einfache Schaltungskonfiguration anstatt durch eine Tabellenkonvertierung
ermöglicht
wird, bei der eine Phase eines aktuellen empfangenen Signals mithilfe
der 22.5°-Phasendrehschaltung 48 bestimmt
wird, Winkel, um welche eine Phasendrehung erfolgt, in diesem Fall
nicht nur 22.5° sondern
auch 67.5°,
112.5°, 157.5°, 202.5°, 247.5°, 292.5° und 337.5° betragen können.
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In
diesen Fällen
ist lediglich die Veränderung eines
Phasendrehwinkelsignals R(3) in der Phasenbestimmungsschaltung 49 erforderlich.
Phasendrehwinkelsignale R(3) sind in 10 für jene Fälle dargestellt,
wo die obengenannten 67.5°,
112.5°,
157.5°, 202.5°, 247.5°, 292.5° und 337.5° bei der
Phasendrehung verwendet werden.
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Entsprechend
der Schaltung zum Detektieren der Phase eines empfangenen Signals
gemäß der zweiten
Ausführungsform
der vorliegenden Erfindung wird die Phasenbestimmungsschaltung 49, welche
die 22.5°-Phasendrehschaltung
48, die sich aus einem Multiplizierer und einem Addierer zusammensetzt,
und eine einfache Bestimmungsschaltung umfasst, anstelle der Phasenbestimmungsschaltung mit
Tabellenkonvertierung mittels ROM eingesetzt, wodurch eine beachtliche
Verringerung des Schaltungsumfangs bei Eingliederung in eine integrierte Schaltungsanordnung
ermöglicht
wird.
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Da
die herkömmlich
eingesetzte 0°/180°-Phasendrehschaltung 43 durch
den Code-Inverter 59 ersetzt
wird, wenn die 0°/180°-Phasendrehschalfung 43 über eine
Tabellenkonvertierung mittels ROM verfügt, lässt sich eine Speicherkapazität von 128
kBytes (= 216 × 16 Bits) einsparen. Außerdem werden
die Mehrheitsbestimmungsschaltungen 52A bis 52C,
die jeweils eine Breite von 3 Bits besitzen, anstelle der Kumulativdurchschnittsberechnungsschaltungen 45 und 46 benutzt,
die jeweils eine Breite von 8 Bits aufweisen und ihre Funktion auf
den jeweiligen Achsen erfüllen;
dadurch wird eine beachtliche Verringerung des Schaltungsumfangs
realisiert.
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Vorteile der Erfindung
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Wie
oben dargelegt, besitzt eine Schaltung zum Detektieren der Phase
eines empfangenen Signals gemäß der vorliegenden
Erfindung die vorteilhaften Wirkungen, dass im Fall einer Eingliederung der
Schaltung zum Detektieren der Phase eines empfangenen Signals in
eine integrierte Schaltungsanordnung der Umfang der Schaltung verringert
und ein Chipbereich effizient genutzt werden kann.